CN1380699A - 电可擦可编程的内存装置及其制造方法 - Google Patents
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Abstract
一种存储单元,有三个第一型区域于第二型基底上,一第一绝缘层于基底上方,一浮置栅极于第一绝缘层上方,一第二绝缘层于浮置栅极及第一绝缘层上方,一控制栅极于第二绝缘层上方且部分延伸至该浮置栅极上方,及一选择栅极于第二绝缘层上方。存储单元可以有四种方式结构。当位于内存矩阵时,预先定义数目的存储单元可分成数个区块。利用位(区块)选择晶体管,内存以区块为单位进行存取及改变。该存储单元不增加工艺步骤,可撇开快闪存储单元需要的工艺步骤。
Description
本发明是有关于电可编程的非挥发性存储单元及矩阵，且特别是有关于电可擦可编程的非挥发性存储单元及矩阵，其中，内存矩阵的存储单元可以位-区块为单位而选择性地改变。
非挥发性内存具有数种存储单元结构。
一种非挥发性内存便使用具有所谓浮置栅极的储存晶体管。通常，浮置栅极制作于控制栅极及基底间，且不直接连至任何结构的任何端。若浮置栅极为中性(不储存电荷或储存最少电荷)，其不会影响控制栅极(其影响源极及漏极间的沟道区)产生的电场。实际上，储存晶体管的操作与正常的MOS晶体管类似。若浮置栅极充电(储存电子)，则浮置栅极的电子会与控制栅极产生的电场反应，并在沟道区产生电场，其极性与控制栅极产生的电场相反。由这种技术，非挥发性内存装置已发展出电可擦可编程的只读存储器(EEPROM)。
请参考第1a图，一种EEPROM储存晶体管单元结构是FLOTOX(浮置栅极隧道氧化物)单元结构。这里，控制电压VCG施加的多晶硅控制栅极10，多晶硅浮置栅极12，具有源极电压VS的源极端，具有漏极电压VD的漏极端，及两n型区16、18上方的另一多晶硅14是形成选择晶体管。内多晶介电区域16定义于两多晶硅片10、12(控制栅极及浮置栅极)之间；两栅介电区域28、32以各别多晶硅区域定义；而隧道介电区域则以复芯片12(浮置栅极)的隧道窗口区域22定义。根据控制栅极10及浮置栅极12的独特形状，隧道窗口区域22是定以允许电子的隧通。这种单元结构可图标于第1b图，其中，FLOTOX晶体管36耦合于选择晶体管38。另外，选择晶体管必须开启以操作FLOTOX晶体管36。
FLOTOX存储单元的编程是在选定栅极端14为高电压时，施加高压脉冲于控制栅极10及漏极端18之间。高压脉冲开始在基底中产生载流子，并使电子穿透隧道介电区30并聚集于浮置栅极12。同样地，存储单元的擦除是在栅极及漏极端之间施加反向电压。如此，浮置栅极内的负电子可经过薄隧道氧化层而拉至漏极。
擦除及编程动作是利用Flowler-Nordheim隧道效应以达成，其经过称为隧道氧化物30的薄氧化层而发生于浮置栅极12及硅基底24之间。隧道窗口22是定义隧道氧化物的面积，其中，大隧道窗口可以改善擦除/编程动作，但亦会增加单元尺寸。较薄的隧道氧化物区域30则可以降低隧通电压的要求及降低擦除/编程动作时间。然而，这种内存单元却更难以制造且可能具有更大的可靠度问题。
FLOTOX存储单元有几个问题。存储单元要求p型基底24中的导电n型区直接位于隧道窗口面积22内。由于这种n型区无法以自动对齐方法制造，需要的额外步骤便会提高成本并降低产量。因此，必需使用约10MV/mm电场以达成穿透氧化物的隧通，并导致控制电极及漏极端间16~20V的电压差。这是相当高的电压，且必需形成特别的漏极及源极(在选择晶体管的漏极端18及源极端34及在FLOTOX晶体管的漏极端34)。这些高压接面随后会要选择晶体管具有较长的沟道或较大的面积。传统FLOTOX的擦除及编程动作通常是施加18~20V约1~3ms。这种存储单元10的整体写入时间则最大10ms。
请参考第2a图，另一种重要的非挥发性内存是闪存。在闪存中，基底44上沉积有漏极(40或42)及源极(40或42)区。绝缘层沉积于基底及漏极源极区50、52上方。在绝缘层上方，浮置栅极48是沉积以部分覆盖区域之一。第二绝缘层则随后沉积于浮置栅极48上方。控制栅极46然后沉积于浮置栅极48上方且部分垂叠其它区域。
动作中，快闪存储单元的擦除是将漏极源极端接地及施加高压至控制栅极46，使浮置栅极48内电子隧通至控制栅极46。与FLOTOX存储单元的隧通过程比较，这里的电子随通是较快且在各端间需要较低的电压。另外，快闪存储单元的擦除时间在施加14V时通常小于1ms。擦除时间及/或电压亦可调整及最佳化存储单元尺寸以进一步改善。
欲编程存储单元，控制电极46是设为略开(约2V)，连接区域40端，远离浮置栅极46，则接地，且连接区域42端，较接近浮置栅极46，是提供高压(通常约12V)。以这种方法，电场会产生在区域40方向，其远离浮置栅极，使电子通过沟道区并注入浮置栅极48，并对栅极充电及编程存储单元。在这种方法中称为热电子注入的电子流是以箭头表示。相较于传统FLOTOX编程动作，热电子注入的编程动作提供较快的编程时间。闪存的典型编程时间会因工艺、装置尺寸、施加电压而介于1~100μs之间，而FLOTOX存储单元的典型编程时间则约3ms。闪存是较快的装置，其中，将资料写入存储单元的时间(Twrite)等于自存储单元擦除资料的时间(Terase)，其约为1ms加上编程存储单元(Tprog)的100μs时间。这个时间远快于FLOTOX存储单元的写入时间。另外，从工艺的角度看，闪存的主要优点是，快闪存储单元需要更少的困难步骤，因为自动对齐的方法可以使用。第2b图为第2a图快闪存储单元的电路符号。
不过，当快闪存储单元位于内存矩阵时，其必须以特定方式操作。请参考第3a图，内存矩阵60具有复数交互连接的快闪存储单元，以行列排列。这里，快闪存储单元的连接方法是，较接近浮置栅极的端是用作源极端且连接至单一接面。存储单元沿相同列的控制栅极则连接相同的字线，如WL0，WL1，…。字线是由列地址译码器62根据一给定列地址以控制及操作。同样地，存储单元沿相同行的漏极端则连接相同的位线，如BL0，BL1，…。位线是由行地址译码器64根据一给定行地址以控制及操作(Y-MUX是行地址线多任务器)。在读取动作时，信号是由感应放大器66放大且放入输出缓冲器68。在编程动作时，资料，在送至行地址译码器64储存前，首先存在输入缓冲器70。为将资料适当地编程于存储单元，存放在相同列存储单元的资料必须在编程动作前擦除。其理由是，相同列存储单元的控制栅极是连接相同字线，故会成群受到影响。比较可知，在使用快闪存储单元的内存矩阵中，存储单元必须以大区块为单位(整列)地改变，而在使用FLOTOX存储单元的内存矩阵中，存储单元则可以位为单位地改变。当内存矩阵以区块为单位地改变时，不可避免地，部分不需要改变的资料也要重新写入内存矩阵，导致时间及功率的浪费。
以下定义及符号是用于说明书中，用以解释不同存储单元及矩阵的操作特性：
Vs当低压为0V时，读取或擦除动作时的源极电压；
Ve F-N隧通的控制栅极(CG)擦除电压，根据使用过程约为15V；
Vp施加于存储单元漏极(或接近FG侧源极)的编程电压，根据使用过程约为12V；
Vcgp CG编程电压，高于擦除单元Vte(通常1.5V)以开启选定单元；Vcgp约2V；
Vte擦除单元的临界电压；
Vdp0以逻辑资料值″0″编程选定单元的漏极编程电压，表示储存电子于FG，Vdp0可根据矩阵及单元结构而为Vp(12V)或Vs(0V)；
Vdp1以逻辑资料值″1″编程选定单元的漏极编程电压，其相同于″编程禁止″或不储存电子于FG，Vdp1可根据矩阵及单元结构而为Vs(0V)或Vcc(5V)；
Vcgr CG读取偏移电压，根据工艺及设计通常为4V；
Vdr漏极读取偏移电压，通常为1.5~2V；
Vcc电源电压，根据产品及设计通常为5V；
Vwle擦除字线(WL)电压，其＞＝Ve+Vt(字节选择晶体管)且约为17V(设Vt约2V)；注意Vwle及Ve可以相同(Vwle＝Ve＝17V)，如此，存储单元CG的实际电压为Vwle-Vt，其适于F-N隧通；
Vwlp部分EEPROM(在选定BL’s需要Vp＝12V)的编程WL电压，Vwlp＞＝Vp+Vt或约15V；
Vt晶体管临界电压。
要操作第3a图存储单元，其中，闪存(第2a图)是使用且结构成接近浮置栅极端为源极端，第1a表即各操作的电压值：
第1a表
| 漏极(BL) | 控制栅极CG(WL) | 源极 | |||
| 选定 | 未选定 | 选定 | 未选定 | ||
| 擦除 | Vs(~0V) | Vs(~0V) | Ve(~15V) | Vs(~0V) | Vs(~0V) |
| 编程 | Vdp0/Vdp1(~Vs/~Vcc) | Vcc(~5V) | Vcgp(~2V) | Vs(~0V) | Vs(~0V) |
| 读取 | Vdr(~2V) | Vs(~0V) | Vcgr(~4V) | Vs(~0V) | Vs(~0V) |
同样地，为操作第3b图存储单元，闪存(第2a图)是使用且结构成接近浮置栅极端为漏极端，第1b表即各操作的电压值：
| 漏极(BL) | 控制栅极CG(WL) | 源极 | |||
| 选定 | 未选定 | 选定 | 未选定 | ||
| 擦除 | Vs(~0V) | Vs(~0V) | Ve(~15V) | Vs(~0V) | Vs(~0V) |
| 编程 | Vdp0/Vdp1(~Vp/~Vs) | Vs(~0V) | Vcgp(~2V) | Vs(~0V) | Vs(~0V) |
| 读取 | Vdr(~2V) | Vs(~0V) | Vcgr(~4V) | Vs(~0V) | Vs(~0V) |
第1b表
在制造过程中需要较少困难步骤且具有较快擦除及编程时间的快闪存储单元结构为较好的非挥发性存储单元。不过，当位于矩阵中，快闪存储单元必须以大区块为单位地改变，即使部分资料不需要改变。因此，即使未改变资料必须写回内存，在制造过程中仍会消耗功率及时间。
因此，存储单元最好能具有快闪存储单元的所有优点，其以区块为单位地改变，且区块尺寸可以预定。
本发明的目的便是提供一种电可擦可编程的内存装置及其制造方法，该内存装置具有快操作时间的存储单元。
本发明的另一目的是提供一种电可擦可编程的内存装置及其制造方法，该存储装置可以最少制造过程步骤完成的存储单元。
本发明的又一目的是提供一种电可擦可编程的内存装置及其制造方法，该存储装置的存储单元及矩阵，其中，内存矩阵的存储单元可以区块为单位地改变，且区块尺寸可以预定。
本发明的目的可以通过以下措施来达到：
一种电可擦可编程的内存装置，包括：
一第一型材料的基底；
第二型材料的第一、第二、第三区域，位于该基底内且彼此隔离；
一第一绝缘层，位于该基底上方；
一浮置栅极，位于该第一绝缘层上方且延伸至这些区域之一的一部分上方；
一第二绝缘层，位于该第一绝缘层及该浮置栅极上方；
一选择栅极，位于该第二绝缘层上方且延伸至这些区域之二的部分上方；以及
一阶梯状控制栅极，具有一第一部及一第二部，该第一部位于该第二绝缘层上方且延伸至这些区域之一的部分上方，该第二部则位于该第一部及该第二绝缘层上方且延伸至该浮置栅极的一部分上方。
一种电可擦可编程的内存装置的制造方法，包括：
提供一掺杂第一型组件的基底；
沉积一第一绝缘层于该基底上；
形成一浮置栅极于该第一绝缘层上；
沉积一第二绝缘层于该浮置栅极及该第一绝缘层上方；
形成一选择栅极于该第二绝缘层上方；
形成一控制栅极于该第二绝缘层及上方且部分延伸至该浮置栅极上方；以及
在该基底中定义三个掺杂第二型组件的区域。
本发明相比现有技术具有如下优点：
简言之，根据本发明较佳实施例的存储单元，其具有三个第一型区域于第二型基底上，一第一绝缘层于该基底上方，一浮置栅极于该第一绝缘层上方，一第二绝缘层于该浮置栅极及该第一绝缘层上方，一控制栅极于该第二绝缘层上方且部分延伸至该浮置栅极上方，及一选择栅极于该第二绝缘层上方。该存储单元可以四种方式结构。当位于内存矩阵时，预先定义数目的存储单元可分成数个区块。利用位(区块)选择晶体管，内存可以区块为单位进行存取及改变。这种存储单元不需要增加制造过程步骤，可撇开快闪存储单元所需要的制造过程步骤，且其擦除及编程动作时间可相较于快闪存储单元。
本发明的优点是提供快操作时间的存储单元。
本发明的另一优点是提供可以最少制造过程步骤完成的存储单元。
本发明的又一优点是提供一存储单元及矩阵，其中，内存矩阵的存储单元可以区块为单位地改变，且区块尺寸可预定。
为让本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举一较佳实施例，并配合附图，作详细说明如下：
第1a图是现有FLOTOX型存储单元的剖面侧视图；
第1b图是现有FLOTOX型存储单元的图标符号；
第2a图是现有快闪存储单元的剖面侧视图；
第2b图是现有快闪存储单元的图标符号；
第3a图是具有现有快闪存储单元的内存矩阵的图标，其中，接近浮置栅极端连接作为源极端；
第3b图是具有现有快闪存储单元的内存矩阵的图标，其中，接近浮置栅极端连接作为漏极端；
第4a图是本发明一实施例的存储单元的剖面侧视图，其中，选择晶体管连接储存晶体管的非浮置侧；
第4b图是第4a图存储单元的图标符号；
第4c图是本发明另一实施例的存储单元的剖面侧视图，其中，选择晶体管连接储存晶体管的浮置侧；
第4d图是第4c图又一实施例的剖面侧视图，其中，接近浮置栅极的区域是调整形状以将选择晶体管尺寸最小化；
第4e图是第4c及4d图存储单元的图标符号；
第5a图是使用本发明存储单元的内存矩阵，其中，存储单元的选择晶体管是远离存储单元储存晶体管的浮置栅极，且在一接面连接作为漏极端；
第5b图是使用本发明存储单元的内存矩阵，其中，存储单元的选择晶体管是远离存储单元储存晶体管的浮置栅极，且在一接面连接作为源极端；
第5c图是使用本发明存储单元的内存矩阵，其中，存储单元的选择晶体管是接近存储单元储存晶体管的浮置栅极，且在一接面连接作为漏极端；
第5b图是使用本发明存储单元的内存矩阵，其中，存储单元的选择晶体管是接近存储单元储存晶体管的浮置栅极，且在一接面连接作为源极端；
第6图是层积的存储单元剖面图，用以表示其制造过程步骤；以及
第7图是本发明存储单元的顶视图。
请参考第4a图，此为一种成对晶体管非挥发性可电性选择及改变的半导体存储单元。此存储单元具有半导体基底100，其可以是典型掺杂浓度的p型基底。漏极区102(或104)、源极区104(或102)、中间区106则沉积于基底100，藉以根据各别源极/漏极区而形成源极/漏极。如同正常的对称MOS晶体管，漏极102及源极104端是可交换的。沉积于基底及区域上方则是具有浮置栅极介电区108、选择栅极介电区110、控制栅极介电区112的第一绝缘层。浮置栅极114沉积于第一绝缘层上方。浮置栅极114位于区域104的一部且由多晶材料制成。第二绝缘层则位于形成区域116(在其它区域中)的浮置栅极114的一部。阶梯状控制栅极118通常位于第二绝缘层上方且部分重叠浮置栅极114及区域106。选择栅极120则位于第二绝缘层上方且重叠于区域102及106。选择栅极亦可以多晶材料制成。存储单元中虚线框21部分的非挥发性储存晶体管与其它储存晶体管具有类似的结构及特性。存储单元其它部，特别是区域102及106，及选择栅极120则成选择晶体管以允许储存晶体管的选择动作。选择晶体管可视为串连储存晶体管，其中，两晶体管的相邻源极漏极区是组合为共同区106。
从工艺的角度来看，在这种存储单元的制作中，不需要加入制作储存晶体管以外的步骤。利用维持工艺步骤的数目，成本及可靠度便可以维持于同一水准。
存储单元可以两种方式结构。在一种方式中，区域102连接作为漏极端，且区域104连接作为源极端。在另一种方式中，区域102连接作为源极端，且区域104连接作为漏极端。不论那一种方式，区域106分别作为共同漏极及源极接面。
储存晶体管的动作与闪存类似。储存晶体管内资料(电荷)是以F-N隧道效应擦除，其中，充入浮置栅极114的电子是接地源极102及漏极104并施加高压于控制栅极118以得到。浮置栅极114中电子是产生以穿透第二绝缘层(区域116)至控制栅极118。
为编程储存晶体管，在一种结构中，存储单元首先以选择栅极120的正电压选择，临界电压施加于控制栅极118以适度开启储存晶体管，而高压(约12V)则施加于源极端。由漏极端流至源极端的电子，加速，并注入浮置栅极114。在另一种结构中，其中，漏极及源极是倒转，则高压是施加于漏极端，且由源极端流至漏极端的电流，加速，并注入浮置栅极114。电子的行进路径如图标。
在读取动作中，源极端是接地，现有晶体管读取电压，如2V及5V，则分别施加于漏极区及控制栅极。若浮置栅极未充电且控制栅极上升至读取电压，则沟道会导通，使电流由漏极区流至源极区，且这个动作可转换至第一逻辑状态。另外，若浮置栅极充电，则浮置栅极下方的沟道区会在电压施加于控制电极时轻微开启或中断。即使当控制栅极及漏极区上升至读取电压，仍只有少数或没有电流会通过浮置栅极下方的沟道区。这种情况下，电流是很小或根本不存在，且可以转换至第二逻辑状态。
第4b图是存储单元的图标，其中，选择晶体管122串连储存晶体管124，且远离储存晶体管的浮置栅极。
请参考第4c图，此为本发明的另一实施例。这里，三个区域132、134、136是扩散至基底130。第一绝缘层，包括区域144、146、148，则沉积于基底130上方。区域132及136是可以对调以作为漏极或源极。浮置栅极140则沉积于第一绝缘层上方。第二绝缘层是沉积于浮置栅极上方。控制栅极138是位于第二绝缘层上方且延伸至浮置栅极140一部分。选择晶体管亦位于第二绝缘层上方。实际上，在存储单元的实施例中，选择晶体管是串连于储存晶体管152。这种存储单元结构并不同于第4a图存储单元结构，其中，选择晶体管是连接储存晶体管的浮置电极端而非储存晶体管的控制栅极端。这种存储单元的操作方法与上述存储单元结构的操作方法类似。浮置栅极下方的区域通常较深，故经过横向扩散可与浮置栅极产生较大的重叠。
第4d图是第4c图存储单元的变化，其中，中间N+型掺杂区160是调整形状以得到浮置栅极162及选择栅极164的特性。由于只在浮置栅极下方需要较多的重叠，藉提供调整形状的区域，选择晶体管的沟道长度可降低以提供整体体积较小的存储单元尺寸。第4e图是第4c及4d图存储单元结构的图标。
如上述，本发明的存储单元可制成两种不同的存储单元结构，其主要是由选择晶体管相对于储存晶体管浮置栅极的位置以区别。各种存储单元结构均可以两种方式结构，也就是，漏极及源极端的设计。如此，两种存储单元结构的变化可得到四种排列。当用于内存矩阵时，各种排列的操作需求并不相同。第Sa~5d图便是这四种排列的内存矩阵。
在第5a图中，内存矩阵180具有复数个字节区块，如字节00、字节01、字节10、字节11等等。各字节区块具有数个本发明的存储单元(182)。在特殊的布局中，存储单元的选择晶体管是远离储存晶体管的浮置栅极，而接近浮置栅极端则设计为源极端且接近选择晶体管端则设计为漏极端。在各字节区块中，具有字节选择晶体管(如M00，M01，M10，M11)以操作字节区域内的存储单元。字节区块内存储单元的数目可根据但不限于任何特定的存储单元数目。这里，各区块具有对应八位资料的八个存储单元。
字节选择晶体管连接字节择线((如BS0，BS1等等)一端，字线(如WL0，WL1等等)栅极端，及区块内存储单元的储存电昌体的控制栅极端。字节区块内各存储单元是连接选择晶体管的位线(如BL0，BL1，BL2等等)漏极端。储存晶体管的源极端则彼此连接。另外，字节区块内选择晶体管的所有选择栅极连接区块的字线，而储存晶体管的所有控制栅极则一起连接至字节选择晶体管一端。
字线依序由列译码器190根据给定的列地址激活，而字节选择线及位线则以行地址译码器192根据给定的行地址激活。在读取动作中，存储单元读取的资料信号是由感应放大器194放大且置入输出缓冲器196。在写入动作中，欲写入资料则首先置入输入缓冲器198，然后送至行地址译码器192储存。
利用这种排列，矩阵中的存储单元可以字节区块为单位地存取，其中，地址组区块可具有任何数目的位(或存储单元)。
结构1：选择晶体管远离浮置栅极及其一端连接作为漏极端的存储单元结构
第2a表是操作第5a图内存矩阵的对应电压。
| 字节选择(BS) | 漏极位线(BL) | 选择栅极字线(WL) | 源极 | ||||
| 选定 | 未选定 | 选定 | 未选定 | 选定 | 未选定 | ||
| 擦除 | Ve(~15V) | Vs(~0V) | Vs(~0V) | Vs(~0V) | Vwle(~17V) | Vs(~0V) | Vs(~0V) |
| 编程 | Vcgp(~2V) | Vs(~0V) | Vdp0/Vdp1(~Vs/~Vcc) | Vcc(~0V) | Vcc(~5V) | Vs(~0V) | Vp(~12V) |
| 读取 | Vcgr(~4V) | Vs(~0V) | Vdr(~2V) | Vs(~0V) | Vcc(~5V) | Vs(~0V) | Vs(~0V) |
第2a表
由于至各字节区块有四个主要端，四字段分别对应于字节选择线，位线，选择栅极(字线)及源极端。各字段中，两个子字段分别对应于两种可能的操作，选定或未选定。″选定″表示特定字节区块是选取以动作，而″未选定″则表示特定字节区块未选取以动作。重要的是，未选定区块的电压值必须在选定区块动作时观察。
擦除动作
擦除动作中，对选定字节区块而言，字节选择线(BS)设为15V，位线(BL)设为0V，字线(WL)设为约17V，而源极端则设为0V。以这种方法，当选定时，字节选择晶体管是由WL电压激活以允许电流通过字节选择晶体管的两端间。约15V的BS因此施加于储存晶体管的控制栅极，使电子由浮置栅极至控制栅极隧通，且移除浮置栅极内电荷。
对选定字线上其它未选定的字节区块，BS设为地点或低电压，且不发生作何动作。对其他未选定的字节区块，由于所有端均为零电压，故不会发生作何动作。
编程动作
编程动作中，对选定字节区块而言，BS设为约2V，BL设为预定的电压值以储存″1″(Vdp1)或″0″(Vdp0)，WL设为约5V，而源极端则设为12V。以这种方法，字节选择晶体管是由WL激活以使BS电压施加于储存晶体管的控制栅极。因为WL约5V，BS约2V，且源极端约12V，由BL(约供应电压)至储存晶体管沟道区及由热载流子注入效应产生的电子，是注入浮置栅极。
对同WL上未选定的字节区块而言，BL约5V且源极约12V，故没有任何动作发生。对其他未选定区块而言，亦没有任何动作发生。
读取动作
读取动作中，对选定字节区块而言，BS设为约4V，BL设为约2V，WL设为约5V，而源极端则设为约0V。以这种方法，字节选择晶体管是由WL激活以使BS电压施加于储存晶体管的控制栅极。若存储单元先前是编程过，Vtp为高(Vcg＝4V＜Vtp＝7V)，故不会开启产生电流(漏电流除外)。电流的不足会解释成逻辑″0″状态。若存储单元是擦除，存储单元的Vte为低，且通常在~1.5至2v之间。由于Vcg＝4V＞Vte＝1.5V，存储单元会导通电流，并解释为逻辑″1″状态。
对所有其它未选定的字节区块而言，所有端均约0V，故没有任何动作发生。
结构2：选择晶体管远离浮置栅极及其一端连接作为源极端的存储单元结构
第2b表是操作第5b图内存矩阵的对应电压。
| 字节选择(BS) | 漏极(BL) | 选择栅极(WL) | 源极 | ||||
| 选定 | 未选定 | 选定 | 未选定 | 选定 | 未选定 | ||
| 擦除 | Ve(~15V) | Vs(~0V) | Vs(~0V) | Vs(~0V) | Vwle(~17V) | Vs(~0V) | Vs(~0V) |
| 编程 | Vcgp(~2V) | Vs(~0V) | Vdp0/Vdp1(~Vp＝12/Vs) | Vs(~0V) | Vwlp(~15V) | Vs(~0V) | Vs(~0V) |
| 读取 | Vcgr(~4V) | Vs(~0V) | Vdr(~2V) | Vs(~0V) | Vcc(~5V) | Vs(~0V) | Vs(~0V) |
第2b表
对擦除及读取动作而言，电压是与上述相同。对选定字节区块的编程动作而言，BS约2V，BL对应预定逻辑状态的编程电压，WL约15V，且源极接地。WL激活字节选择晶体管。约2V的BS约略开启储存晶体管。BL则对应预定逻辑状态的值。储存晶体管的源极及漏极端电压差会使热电子由沟道区注入储存晶体管的浮置栅极。
对所有其它未选定的字节区块而言，所有端圴约0V，故没有任何动作发生。
结构3：选择晶体管接近浮置栅极及其一端连接作为漏极端的存储单元结构
第2c表是操作第5c图内存矩阵的对应电压。
| 字节选择(BS) | 漏极(BL) | 选择栅极(WL) | 源极 | ||||
| 选定 | 未选定 | 选定 | 未选定 | 选定 | 未选定 | ||
| 擦除 | Ve(~15V) | Vs(~0V) | Vs(~0V) | Vs(~0V) | Vwle(~17V) | Vs(~0V) | Vs(~0V) |
| 编程 | Vcgp(~2V) | Vs(~0V) | Vdp0/Vdp1(~Vp＝12/Vs) | Vs(~0V) | Vwlp(~15V) | Vs(~0V) | Vs(~0V) |
| 读取 | Vcgr(~4V) | Vs(~0V) | Vdr(~2V) | Vs(~0V) | Vcc(~5V) | Vs(~0V) | Vs(~0V) |
第2c表
这种结构的擦除及读取动作与上述相同。对选定字节区块的编程动作而言，BS约2V，BL约12V或Vs，WL约15V，且源极为0V。WL激活字节选择晶体管。BS约略开启储存晶体管。BL则对应预定逻辑状态的值。源极及漏极端电压差会使储存晶体管沟道区的电子注入储存晶体管的浮置栅极。
对所有其它未选定的字节区块而言，所有端均约0V，故没有任何动作发生。
结构4：选择晶体管接近浮置栅极及其一端连接作为源极端的存储单元结构
第2d表是操作第5d图内存矩阵的对应电压。
| 字节选择(BS) | 漏极(BL) | 选择栅极(WL) | 源极 | ||||
| 选定 | 未选定 | 选定 | 未选定 | 选定 | 未选定 | ||
| 擦除 | Ve(~15V) | Vs(~0V) | Vs(~0V) | Vs(~0V) | Vwle(~17V) | Vs(~0V) | Vs(~0V) |
| 编程 | Vcgp(~2V) | Vs(~0V) | Vdp0/Vdp1(~Vs/~Vcc) | Vcc(~5V) | Vcc(~5V) | Vs(~0V) | Vp(~12V) |
| 读取 | Vcgr(~4V) | Vs(~0V) | Vdr(~2V) | Vs(~0V) | Vcc(~5V) | Vs(~0V) | Vs(~0V) |
第2d表
这种结构的擦除及读取动作与上述相同。对选定字节区块的编程动作而言，BS约2V，BL约Vs或Vcc，WL约15V，且源极约12V。WL激活字节选择晶体管以使BS施加于储存晶体管的控制栅极。BS约略开启储存晶体管。BL则对应预定逻辑状态的值。源极及漏极端电压差会使沟道区电子注入储存晶体管的浮置栅极。
对同字线的未选定字节区块而言，BL约5V且源极约12V。对所有其它非选定区块而言，因为所有端均接地，故没有任何动作发生。
制造方法
请参考第6图，此为本发明存储单元的层积剖面图，用以说明其制造方法。第一步骤是提供第一型材料的基底200。在第二步骤中，第一绝缘层202是沉积于基底200上。在第三步骤中，浮置栅极204是沉积于第一绝缘层202上。在第四步骤中，第二绝缘层206是沉积于第一绝缘层202及浮置栅极204上方。在第五步骤中，选择栅极208及控制栅极210是沉积于第二绝缘层206上方。在第六步骤中，标示为212的绝缘层是擦除，且标示为214的区域是经过扩散或其它方法产生。显然地，这个方法并不需要制作储存晶体管以外的工艺步骤。
请参考第7图，此为本发明实施例的存储单元布局。存储单元的x坐标是标示为220，而y坐标则标示为222。用作两存储单元间源极/漏极接面的N+深扩散区则标示为224。浮置栅极(多晶硅1)是标示为226，且控制栅极(多晶硅2)是标示为228。多晶-多晶间隔(Lps)是标示为230，且多晶宽度(Lpoly)是标示为232。选择栅极(多晶硅2)是标示为234。接触垫则标示为236及238。场氧化条则标示为240及242。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可做更动与润饰，因此本发明的保护范围当视所权利要求的保护范围为准。
Claims (15)
1.一种电可擦可编程的内存装置，其特征是：包括：
一第一型材料的基底；
第二型材料的第一、第二、第三区域，位于该基底内且彼此隔离；
一第一绝缘层，位于该基底上方；
一浮置栅极，位于该第一绝缘层上方且延伸至这些区域之一的一部分上方；
一第二绝缘层，位于该第一绝缘层及该浮置栅极上方；
一选择栅极，位于该第二绝缘层上方且延伸至这些区域之二的部分上方；以及
一阶梯状控制栅极，具有一第一部及一第二部，该第一部位于该第二绝缘层上方且延伸至这些区域之一的部分上方，该第二部则位于该第一部及该第二绝缘层上方且延伸至该浮置栅极的一部分上方。
2.如权利要求1所述的电可擦可编程的内存装置，其特征是：其中，该选择栅极位于该第一及第二区域上方，该控制栅极的该第一部位于该第二绝缘层上方且延伸至该第二区域的一部分上方，该浮置栅极位于该第一绝缘层上方且延伸至该第三区域的一部分上方。
3.如权利要求2所述的电可擦可编程的内存装置，其特征是：其中，该第一区域连接以作为一源极端，且该第三区域连接以作为一漏极端。
4.如权利要求2所述的电可擦可编程的内存装置，其特征是：其中，该第一区域连接以作为一漏极端，且该第三区域连接以作为一源极端。
5.如权利要求1所述的电可擦可编程的内存装置，其特征是：其中，该选择栅极位于该第二及第三区域上方，该控制栅极的该第一部位于该第二绝缘层上方且延伸至该第一区域的一部分上方，该浮置栅极位于该第一绝缘层上方且延伸至该第二区域的一部分上方。
6.如权利要求1所述的电可擦可编程的内存装置，其特征是：其中，该第一区域连接以作为一源极端，且该第三区域连接以作为一漏极端。
7.如权利要求1所述的电可擦可编程的内存装置，其特征是：其中，该第一区域连接以作为一漏极端，且该第三区域连接以作为一源极端。
8.如权利要求1所述的电可擦可编程的内存装置，其特征是：其中，该第一型是p型。
9.如权利要求1所述的电可擦可编程的内存装置，其特征是：其中，该第二型是n型。
10.如权利要求5所述的电可擦可编程的内存装置，其特征是：其中，该第二区域是修改形状以将存储单元尺寸最小化。
11.一种电可擦可编程的内存装置的制造方法，其特征是：包括：
提供一掺杂第一型组件的基底；
沉积一第一绝缘层于该基底上；
形成一浮置栅极于该第一绝缘层上；
沉积一第二绝缘层于该浮置栅极及该第一绝缘层上方；
形成一选择栅极于该第二绝缘层上方；
形成一控制栅极于该第二绝缘层及上方且部分延伸至该浮置栅极上方；以及
在该基底中定义三个掺杂第二型组件的区域。
12.如权利要求11所述的电可擦可编程的内存装置的制造方法，其特征是：其中，该选择栅极较该浮置栅极更接近该控制栅极。
13.如权利要求11所述的电可擦可编程的内存装置的制造方法，其特征是：其中，该选择栅极较该控制栅极更接近该浮置栅极。
14.如权利要求11所述的电可擦可编程的内存装置的制造方法，其特征是：其中，该第一型组件是p型。
15.如权利要求11所述的电可擦可编程的内存装置的制造方法，其特征是：其中，该第二型组件是n型。
Priority Applications (1)
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|---|---|---|---|
| CN 01110467 CN1208836C (zh) | 2001-04-11 | 2001-04-11 | 电可擦可编程的内存装置及其制造方法 |
Applications Claiming Priority (1)
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| CN 01110467 CN1208836C (zh) | 2001-04-11 | 2001-04-11 | 电可擦可编程的内存装置及其制造方法 |
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| Publication Number | Publication Date |
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| CN1208836C CN1208836C (zh) | 2005-06-29 |
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ID=4658610
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| CN 01110467 Expired - Lifetime CN1208836C (zh) | 2001-04-11 | 2001-04-11 | 电可擦可编程的内存装置及其制造方法 |
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Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1328794C (zh) * | 2003-08-29 | 2007-07-25 | 中芯国际集成电路制造(上海)有限公司 | 一种电可擦除可编程只读存储器的制造方法 |
| CN1329995C (zh) * | 2003-01-24 | 2007-08-01 | 三星电子株式会社 | 电可擦除可编程只读存储器单元及其制造方法 |
| US8004034B2 (en) | 2007-12-27 | 2011-08-23 | Dongbu Hitek Co., Ltd. | Single poly type EEPROM and method for manufacturing the EEPROM |
| CN101740576B (zh) * | 2008-11-27 | 2011-11-02 | 上海华虹Nec电子有限公司 | 一种sonos闪存单元及其制造方法 |
| CN108022930A (zh) * | 2016-10-28 | 2018-05-11 | 格芯公司 | 形成半导体器件结构的方法以及半导体器件结构 |
-
2001
- 2001-04-11 CN CN 01110467 patent/CN1208836C/zh not_active Expired - Lifetime
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