CN1359203A - 用于sonet的带内fec解码器 - Google Patents

Abstract

本发明实现了作为FEC解码器的技术优势。该FEC解码器由一个顶层控制器以及多个FEC位解码器构成。该顶层控制器具有解码器的状态机,并且向相应的位解码器发送启动信号。在优选实施例中,通过解码系统的总时延仅为大约14.6ms。每个位解码器优选地包括一个主控制器,3个校正子生成器块,一个用于校正子校验器的控制器,3个校正子校验块,一个计算sigma2的功能块,一个计算sigma3的功能块,一个Chien搜索块,一个存储块,一个纠错块,一个误差计数块,一个数据选择块,以及一个解码器状态块。这些功能块满足SONET标准T1X1.5/99－218R3以及SDH标准ITU－T.G.707/Y.1322,并且可以利用OC－48以及OC－192数据工作。

Description

用于SONET的带内FEC解码器

技术领域

本发明涉及光通信系统，尤其涉及在这些网络中的前向纠错(FEC)功能。

背景技术

由于SONET和SDH的数据率达到了2.5Gbps或更高，因此它们需要通过长光缆传输。这使得不仅检测传输中的误差，而且纠正这些误差以便防止要求保护倒换的频繁误差条件越来越重要。

在1998年，包括本发明的申请人在内的ANSI T1X1.5技术小组启动了一项开发一种带内前向纠错(FEC)算法的标准用于SONET传输设备的工作。(在本申请的下文中称这个标准为“标准”)。这个草案描述了在现有的SONET总开销内传输FEC校验位和状态/控制位的带内FEC标准。

SONET标准的范围包括OC-48和OC-192。对于一个STS-48分组，这个标准能提供每行每位片多达3个纠错。对于一个STS-48帧，能提供3×9行×8位＝216位纠错。整形(conforming)电路也应能检测无法纠正的误差条件(即，当每行每位片超过3个误差时)。从概念上讲，FEC层下降到低于线路层(line layer)，而且为线路层提供“纠正服务”。详情参见这个申请中包含的标准。

目前存在适用于SONET和SDH的预期的带内FEC电路和方法，它能满足所提出的这些标准的要求，而且在电路区域和编解码时间上能提供最佳性能。这个电路和方法应能工作于OC-48和OC-192数据率，禁止使用OC-12数据，还应满足这些标准的等待时间要求，而且最好应用于高数据率。

发明内容

本发明实现了作为FEC解码器的技术优势。该FEC解码器由一个顶层控制器以及多个FEC位解码器构成。该顶层控制器具有解码器的状态机，并且向相应的位解码器发送启动信号。在优选实施例中，通过解码系统的总时延仅为大约14.6ms。每个位解码器优选地包括一个主控制器，3个校正子生成器块，一个用于校正子校验器的控制器，3个校正子校验块，一个计算sigma 2的功能块，一个计算sigma 3的功能块，一个Chien搜索块，一个存储块，一个纠错块，一个误差计数块，一个数据选择块，以及一个解码器状态块。这些功能块满足SONET标准T1X1.5/99-218R3以及SDH标准ITU-T.G.707/Y.1322，并且可以利用OC-48以及OC-192数据工作。

附图说明

图1A为10Gbit/s SONET ADM(加/减MUX)的总体方框图，其中描述了本发明的FEC的存在；

图1B描述了FEC的生成；

图1C描述了FEC的终止；

图1D为根据本发明用于SONET的前向纠错(FEC)系统的总体方框图；

图2为FEC编码器的顶层方框图；

图3为FEC位片编码器的方框图；

图4为FEC编码器的方框图；

图5为FEC解码器的顶层方框图；

图6为位解码器的方框图；

图7为FEC位片解码器的方框图；

图8为校验位生成器电路的方框图；

图9为图8的校验位生成器的信号时序图；

图10A为校正子1计算电路的方框图；

图10B为校正子3计算电路的方框图；

图10C为校正子5计算电路的方框图；

图11示意了校正子G5(α⁵)计算电路的计算过程；

图12为校正子G3(α³)的计算过程；

图13示意了G3(x)校正子计算的计算过程；

图14为sigma 3计算电路的方框图；

图15为sigma 2计算电路的另一方框图；

图16A为Chien搜索顶层纠错电路的方框图；

图16B为CHIEN_SEARCH_1部件的方框图；

图16C为CHIEN_SEARCH_CB部件的方框图；

图18描述了平方电路的公式；

图17描述了图18的平方电路的计算过程；

图19描述了乘法器电路的计算过程；

图20描述了为G1(x)实现4位并行LFSR的电路；

图21描述了为G3(x)实现4位并行LFSR的电路；

图22描述了为G5(x)实现4位并行LFSR的电路；

图23描述了为G(x)实现4位并行LFSR的电路；

图24描述了图23电路的计算过程；

图25描述了加4的伽罗瓦域向量生成器电路的计算过程；以及

图26描述了用于FEC解码的反向GF(2¹³)串行向量生成器。

具体实现方式

下面为根据本发明的FEC编码器的详细描述和算法。前面提供了SONET标准的概述，因此，SONET标准的理解非常类似于SDH标准，而且本发明一般应用于虽然某些变量有别，但公式和算法在本质上相似的标准。FEC编码的描述和算法

该标准规定了用于编码任何循环码的生成器多项式：

  G(x)＝G1(x)G3(x)G5(x)，式中

     G1(x)＝x¹³+x⁴+x³+x+1

     G3(x)＝x¹³+x¹⁰+x⁹+x⁷+x⁵+x⁴+1

     G5(x)＝x¹³+x¹¹+x⁸+x⁷+x⁴+x+1

码字：C(x)＝I(x)+R(x)

信息位：I(x)＝a₄₃₅₈x₄₃₅₈+…+a₃₉x³⁹

校验位：R(x)＝I(x)modG(x)＝a₃₈x³⁸+…+a₀

缩短的BCH码源于a(8191，8152)母码。

该分组大小为STS-48的1行(位片)(每个分组4320个信息位加上39个校验位)。

最小码距d＝7，可纠正误差数t＝3。解码FEC描述和算法

 BCH码的FEC解码

 接收码为：r(x)＝C(x)+e(x)，式中

 C(x)＝传输的码字

 e(x)＝误差模式校正子计算校正子值S_k＝r(α^k)＝C(α^k)+e(α^k)＝e(α^k)        公式2.1

 由于C(α^k)＝0         因此α^k为BCH码的根。

 k＝1，3，5，…，2t-1(t为接收码字中的误差数，t≤3)

因此，校正子的每个元S_k只是在x＝α_k估计的误差模式多项式e(x)

  我们称第i个误差定位子为X_i，从公式2.1可得到：

        S₁＝X₁+X₂+…X_t

        S₂＝(X₁)²+(X₂)²+(X_t)²

  公式2.2

        S_2t＝(X₁)^2t+(X₂)^2t+(X_t)^2tPeterson直接求解方法

Peterson表明，利用误差定位子多项式σ(x)可求解S_k，因为在每个误差定位子估计的σ(x)等于0。

公式2.3        σ(X)＝X_t+σ₁X^t-1+…σ_t

公式2.4        

     i＝1，2，...，t

利用二元码的牛顿识别(Newton’s identites)，可得到

公式2.5         S₁+σ₁＝0

     S₃+S₂σ₁+S₁σ₂+σ₃＝0

     S₅+S₄σ₁+S₃σ₂+S₂σ₃+S₁σ₄+σ₅＝0，等等。Chien搜索

为找到误差定位子多项式σ(x)的根，即误差定位子，以及纠正所指示的误差，使用Chien搜索。Chien搜索顺序地通过所有可能的误差定位子值，并在发现误差定位子时纠正相应位。

通过公式2.5除以X^t，满足σ(x)＝0的x值满足公式σ₁x^-1+σ₂X^-2+…σ_tx^-t＝1

测试误差定位子α^n-j等效于寻求σ^j是否满足

  公式2.6           ∑σ_tα^ij＝α⁰＝1，j＝0，0，2，…，n-1本发明中的FEC解码

从公式2.2

    S₁＝X₁+X₂+X₃

     S₃＝(X₁)³+(X₂)³+(X₃)³

    S₅＝(X₁)⁵+(X₂)⁵+(X₃)⁵

对于本发明：

    S₁＝r(α)mod G1(α)

    S₃＝r(α³)mod G3(α³)

    S₅＝r(α⁵)mod G5(α⁵)

从公式2.5求解d1，d2，d3

 σ₁＝S₁

 σ₂＝(S₁ ²S₃+S₅)/(S₁ ³+S₃)

 σ₃＝(S₁ ³+S₃)+S₁σ₂

只使用S₁，S₃，S₅项是因为对二元码，S_2k＝S_k ²，因此：

 (S₁)²＝S₂，(S₁)⁴＝S₄

利用2^m元GF(2^m)的伽罗瓦域特性。在本应用中m＝13。

从公式2.6，Chien搜索j，j＝3833，3834，...，8189

公式2.7       σ₁(α^j)+σ₂(α^j)²+σ₃(α^j)³＝？1

如果公式2.7＝1，则将位置8192-j的位逆转。FEC系统顶层设计

参考图1B，一般在10示意一种根据本发明优选实施例的用于SONET的带内FEC系统和方法。系统10包括FEC编码器12和FEC解码器11。编码器12还包括校验位生成器14和线性反馈移位寄存器(LFSR)G(x)16。解码器11包括校正子生成器20、sigma计算22以及纠错电路24。还提供无法校正误差的检测电路26。校正子生成器20进一步包括3个LFSR用于FEC解码，在图中表示为27、28和30。乘法器32和平方器34可同时被sigma计数22和纠错电路24使用。纠错电路24包括4个加4LFSR 36和一个串行LFSR 38。

通过示意但并不局限于此，在一个实施例中，本发明10的电路控制4位并行电路工作于78MHz。编码器12的电路降低了系统10的等待时间，而且适合一般的STS-48和STS-192 SONET接收机/发射机系统。另外，使用串行电路互补并行电路来完成编码和解码。

本发明相比现有技术具有多种优势。例如，FEC解码器14中的解码电路使用离散数学器件计算GF(2^m)，而不是象现有技术一样使用ROM表。诸如平方器34和乘法器32的数学器件计算一个时钟周期而不是多个时钟周期。这样就提高了解码速度，而且减轻了路由拥塞。这些功能块被分割以利用离散数学电路和并行电路提供短等待时间(或小时延)。

在STS-48应用中，如图1A所示，使用4个独立的FEC编码块和4个FEC解码块处理字节中的每个位。这些功能块并行工作而且拥有自己的控制器和帧计数器，这使得每个STS-48行能提供多达24个突发纠错。对解码器，每个STS-48提供另一顶层控制块。

在STS-192应用中，使用16个独立的FEC编码块和16个FEC解码块处理字节中的每个位。这些功能块并行工作而且拥有自己的控制器和帧计数器。对解码器，每个STS-192提供另一顶层控制块。

对于更高的数据率，如STS-768，使用与STS-48和STS-192相同的方法。FEC编码器顶层设计

参考图2，FEC编码器12由多个位FEC编码器40组成。每个位编码器40的设计相同。编码器40由8个位片编码器42构成。

参考图3，每个位片编码器42由校验位生成器44、开销插入电路46、行数据存储器48以及FEC开/关延迟电路50构成。

参考图4，每个位片编码器42还包括具有控制器状态机块54的控制器块52，校验位生成器块44，FEC状态指示(FSI)位插入块55，用于插入校验位的2个不同块58，以及选择块60。这些功能块实现和满足了该标准的要求。通过编码系统12的总时延约为14ms。控制器52发送信号到校验位生成器44以移入信息位，移入0，移出校验位，以及禁止编码某些位。控制器52还发送帧计数器信号和行尾标记符。校验位生成器44生成校验位以插入到段开销(SOH)和行开销(LOH)。2个不同插入块58插入具有最小时延和最小校验位存储空间的校验位。1104×4 RAM 59被第二个校验位插入块用于延迟数据。控制器状态机54实现该标准中的状态机要求。数据选择块60实现该标准中的不同数据选择模式(1＝启动编码，2＝带编码时延关闭编码，3＝无编码时延关闭编码)。FEC解码器的顶层设计

现在参考图5，FEC解码器11由顶层控制器70和各个FEC位解码器72构成。顶层控制器70有状态机74，用于控制解码器72发送使能信号到各个位解码器72。通过解码系统14的总时延约为14.6ms。

参考图6和图7，每个位片解码器78有一个主控制器76，3个校正子生成器块79，3个校正子校验块80，计算sigma2的功能块82，计算sigma3的功能块84，Chien搜索功能块86，计数器87，存储器(1154×4 RAM)88，纠错功能块90，误差计数功能块92，数据选择功能块94，以及解码器状态功能块96。

主控制器76发送信号以启动/禁止除校正子校验功能块80外的其它功能块的功能。校正子校验功能块80的控制器79生成专用于启动/禁止校正子校验功能80的信号。校正子生成器78发送校正子到sigma计算功能块82与84，这些功能块包含离散的乘法、平方和加法电路。Sigma结果被发送到Chien搜索86，在此找到误差多项式的根。Chien搜索功能块86发送误差ID位置到纠错功能块90，块90同时纠正延迟的信息和校验位误差(多达3个误差)。误差计数功能块92统计纠错功能块90纠正的误差数。纠正的信息和校验位被送至校正子校验功能块80，以检测无法校正的误差条件。解码状态功能块96将通知上一层这种条件。可能出现信息误差太大甚至无法由校正子校验器80检测的情况。这就要依靠B2计算来检测这些误差，如图1A所示。FEC编码的校验位生成器

现在参考图1，校验位生成器14从该标准中得到R(X)的公式。

      R(x)＝I(x)mod G(x)＝a₃₈x³⁸+…+a₀

      G(x)＝G1(x)^*G3(x)^*G5(x)

图8和图9详细示意了校验位生成器14。校验位生成器14由LFSR 100和102组成。每个LFSR可同时工作于4位并行和1位串行39位模式。LFSR 100和102协同工作使得数据能连续移入并生成校验位。第一LFSR100移入信息位。在每行的结束，在信息位移入后，第一LFSR 100将其内容转储到第二LFSR 102，LFSR 102立即移入39个0位而且执行模操作。一旦移入0位，第二LFSR 102中的内容即包含39个校验位。接着，校验位每次移出4位到校验位寄存器104，再馈入校验位插入功能块106。

通过利用GF(2¹³)和模2数学运算相乘和减去这3个较小的多项式函数，可导出LFSR 100和102的串行电路。LFSR 100和102的并行电路与串行电路的函数相同。图9描述了校验位生成器14的信号时序。执行这些功能的LFSR为生成器44。控制器52为编码器生成包括SHIFT_12_ZERO在内的信号。用于Fed解码的FEC解码器校正子生成器

现在参考图10A、图10B和图10C，图1B所示的校正子生成器26、28和30实现下述公式：

         S₁＝r(α)mod G1(α)

         S₃＝r(α³)mod G3(α³)

         S₅＝r(α⁵)mod G5(α⁵)

校正子生成器26、28和30由计算校正子1(S1)、校正子3(S3)和校正子5(S5)的三个功能块构成。每个功能块由两个线性反馈移位寄存器(LFSR)110和112构成。每个LFSR 110和112能同时工作于4位并行和1位串行39位模式。这两个LFSR 110和112协同工作，使得数据能连续移入和生成校正子。第一LFSR 110移入信息位。在每行的结束，在信息位移入后，第一LFSR 110将其内容转储到第二LFSR112，LFSR112移入39个校验位而且执行模操作。一旦移入校验位，第二LFSR 112中的内容即包含该校正子。接着，校验位每次移出4位。

参考图11和12，为计算S3和S5，如下求解α³和α⁵中的校正子。图9描述了校验位生成器的信号定时。执行这些信号的LFSR在79A、79B、79C以及80A、80B和80C示出。控制器76和77生成这些定时信号，在此使用信号SHIFT_12_CB。BCH-3的FEC Sigma计算

参考图14和15，对BCH-3码的FEC解码的sigma计算是利用离散数学器件进行的，而且利用并行结构使这个计算的等待时间很短。

这种计算实现了公式σ₁、σ₂和σ₃：

            σ₁＝S₁

            σ₂＝(S₁ ²S₃+S₅)/(S₁ ³+S₃)

            σ₃＝(S₁ ³+S₃)+S₁σ₂

本发明实现了如图16、17和18详细示意做乘法、平方和立方计算的常规乘法器和平方器。立方运算是通过将平方器的输出与其一个输入相乘实现的。加法是利用XOR门实现的。除法电路基于YuH-Tsuen Horng和Shyue-Win Wei在“用于有限域GF(2^m)的快速反向器和除法器”1994IEEE，中提出的电路，其内容在此作为参考。

仍参考图15，sigma2和sigma3计算电路22还包括S1立方电路124。S1^*S3乘法器122为S5加法器电路126提供乘积输出，而S1立方电路124输出其立方结果到S3加法器电路130。S1立方电路124包括一个乘法器，这个乘法器取其输入和平方电路120接收sigma1的结果。加法器126和130为sigma2除法器电路132提供输出。

参考图15，平方器120将2个输入相乘并在1个时钟周期输出结果。这个解决方案通常用于GF(2¹³)。对其他幂次也可使用相同方法，但得到的门将不同。参考图17和18对平方器电路、乘法器电路和立方电路的详细描述。

对FEC解码的纠错

现在参考图16A，本发明使用并行Chien搜索功能块每次搜索根4位，如140所示。这种并行方案缩短了等待时间而且满足所使用的4位78Mhz数据率。串行Chien搜索纠正校验位误差。Chien搜索功能块实现下述公式。

    从公式2.6，利用Chien搜索j，j＝3833，3834，...，8189

    公式2.7        σ₁(α^j)+σ₂(α^j)²+σ₃(α^j)³＝1

  如果公式2.7＝1，那么位置8192-j处的位被逆转。

仍参考图16A，在140示出了Chien搜索纠错电路。电路140包括Sigma同步器电路142，其有3个输出，标记为Sigma 1 sync，Sigma 2 sync和Sigma 3 sync，它们的输出提供给146所示的Chien搜索电路。每个Chien搜索电路146提供的相应输出表示为误差ID。

如图16A所示，CHIEN_SEARCH_1功能块146，CHIEN_SEARCH_2功能块147 CHIEN_SEARCH_3功能块149，以及CHIEN_SEARCH_1功能块151为信息位误差和某些校验位误差(行3、5、6、7、8和9的校验位)生成Error Id。CHIEN_SEARCH_1功能块146纠正该数据比特位置3的误差。CHIEN_SEARCH_2功能块147纠正该数据比特位置2的误差。CHIEN_SEARCH_3功能块149纠正该数据比特位置1的误差。CHIEN_SEARCH_4功能块151纠正该数据比特位置0的误差。

参考图16B，其示出了CHIEN_SEARCH_1功能块的低层。图中示出了功能块200生成伽罗瓦域向量(为信息位和校验位)。POWER_GEN1功能块200为信息位位置和行3、5、6、7、8和9的校验位位置生成伽罗瓦域向量，以发送到数学器件SQUARER功能块204，CUBER功能块206、SIGMA1_MULT功能块210、SIGMA2_MULT功能块212以及SIGMA3_MULT功能块214。Sigma乘法器功能块210、212、和214的结果被送至ADD_COMPARE功能块216，生成error_id。CUBER功能块206由一个乘法器功能块构成，其从SQUARER功能块204装入平方后的结果。数学器件204、206、210、212、214和216实现Chien搜索公式2.7。每个CHIEN_SEARCH_2功能块147 CHIEN_SEARCH_3功能块149和CHIEN_SEARCH_4功能块151的低层都类似于图16B所示的CHIEN_SEARCH_1 146，除了它们生成在数据中特定比特位置相关的不同向量位置。生成的误差id被纠错功能块90用于在通过1152×4RAM 88移位时纠正延迟的数据。

图16C示出了CHIEN_SEARCH_CB功能块153的低层，153为所有校验位误差生成Error Ids。图16C示出了生成串行伽罗瓦域向量的POWER_GEN_CB功能块218。SQUARER功能块220、CUBER功能块222、MULTIPLIER功能块226、228、230，以及ADD_COMPARE功能块216为生成的测试错误根位置的每个伽罗瓦域向量实现ChienSearch公式。CUBER功能块222由一个乘法器功能块构成，其从SQUARER功能块220装入平方后的结果。CHIEN_SEARCH_CB功能块153提供的Error Ids用于纠正存储的校验位，以用于纠错故障检测校正子校验功能块80。行1、2和4的校正存储的校验位在数据移过88时插入到开销中。

对FEC解码的纠错故障检测

“纠正的”信息位和校验位被馈入并行校正子80生成器以判断校正子是否为0。如果校正子不为0，则纠错宣布失败。这是确定是否存在3个以上误差(最大可纠错数)的一种可靠而简单的办法。尽管这个故障检测模块26无法捕获所有的纠错失败情况，但这个方案对预测何时纠错失败很可靠。校验电路80与用于校正子生成器79的电路相同，因此这个方法被再次利用而且等待时间短。如果对于一个特定行，总误差id数(信息和校验位)大于3，则校验器26宣称纠错失败，因为一个特定行生成的误差id应为3个或更少。由于CHIEN_SEARCH_CB功能块153为所有校验位生成error_id，而其他CHIEN_SEARCHs功能块146、147、149和151为行3、5、6、7、8和9中的校验位生成error_id。误差计数功能块92确保校验位error_id在同一行不被计数两次。因此只有CHIEN_SEARCH_CB功能块153生成的error_id被加入到行1、2和4的其他error_id。

并入-并出GF(2¹³)优化的平方器

现在参考图15，为实现图16B的sigma2计算22和Chien搜索，GF(2¹³)向量被平方器120平方。

为比较：

(Jain，Surendra k. and Parhi，Keshab K.“基于低等待时间标准的GF(2^M)乘法器和平方器结构”IEEE 1995)

Jain和Parhi对平方器的解决方案：

基本小区数：    m(m/2)＝13(13/2)＝84.50。

等待时间＝m/2＝6.5＝7个时钟周期。

每个小区取3个2输入AND，3个2输入XOR门和4个1位锁存器。GF(2¹³)的总AND门＞253，XOR门＞253，338个1位锁存器。

本发明：共：23个XOR门，13个锁存器。由于简化设计的门数少，因此等待时间＝1个时钟周期。参考图18，图18示意了平方器120的计算。

为适用于VLSI装置，使用门优化的、等待时间平方电路。

并入并出GF(2¹³)优化的乘法器

为实现sigma计算和Chien搜索，GF(2¹³)向量被乘法器122相乘。本发明有一个乘法器122，其取2个输入相乘并在1个时钟周期输出GF(2¹³)的乘法结果。

为比较：

(Jain，Surendra k.and Parhi，Keshab K.“基于低等待时间标准的GF(2^M)乘法器和平方器结构”IEEE 1995)

Jain和Parhi对乘法器的解决方案：

基本小区数：M²＝169。

等待时间＝m+1＝14个时钟周期。

基本小区有2个2输入AND门，2个2输入XOR门和3个1位锁存器。GF(2¹³)的总AND门数＝338，XOR门＝338，以及507个1位锁存器。

本发明：共：368个XOR/AND门，13个锁存器。由于不使用流水线结构，因此等待时间＝1个时钟周期。

该乘法器还有2级流水线连接以满足更严格的定时要求。完成1个乘法需2个时钟周期。参考图19，第一级为TERMS(0-24)，而第二级为RESULT_M(0-12)。

现在参考图19，其示意了乘法电路122的计算，包括中间项和GF(2¹³)的减法结果。

用于FEC解码的G1(x)LFSR

现在参考图20，图20描述了实现4位并行LFSR的电路140：

G1(x)＝x¹³+x⁴+x³+x+1

这种LFSR实现了根据标准的G1(x)函数，工作于78Mhz，而且在本例中有4位并行输入。该电路为校正子生成器电路实现了4位并行线性移位寄存器(LFSR)，以根据本发明实现FEC。

用于FEC解码的G3(x)LFSR

现在参考图21，图21描述了实现4位并行LFSR的电路150：

G5(x)＝x¹³+x¹⁰+x⁹+x⁷+x⁵+x⁴+1

这种LFSR实现了根据标准的G3(x)，工作于78Mhz，而且有4位并行输入。该电路为校正子生成器电路实现了4位并行线性移位寄存器(LFSR)，以根据本发明实现FEC。

用于FEC解码的G5(x)LFSR

现在参考图22，图22描述了实现4位并行LFSR的电路160：

G5(x)＝x¹³+x¹¹+x⁸+x⁷+x⁴+x+1

这种LFSR实现了根据标准的G5(x)，工作于78Mhz，而且有4位并行输入。该电路为校验位生成器电路实现了4位并行线性移位寄存器(LFSR)，以根据本发明实现FEC。

用于FEC解码的G(x)LFSR

现在参考图23，图23描述了实现4位并行LFSR的电路16：

G(X)＝G1(X)^*G3(X)^*G5(X)

这种LFSR实现了根据标准的GX(x)，工作于78Mhz，而且有4位并行输入。该电路为校验位生成器电路实现了4位并行线性移位寄存器(LFSR)，以根据本发明实现FEC。图24描述了4位并行LFSR的计算。

用于FEC解码的伽罗瓦域(GF 2¹³)“加4”向量生成器电路

现在参考图25，一般在170有4个伽罗瓦域生成器。由于FEC解码器11在78Mhz工作于4位并行模式，因此生成4个GF2¹³向量和馈送4个Chien搜索电路(用于纠错)的电路并行工作以搜索误差多项式的根。

这个电路170用于创建加4而不是加1的4个向量生成器。这个电路170为基本的GF2¹³向量生成器的变型，由一个线性反馈移位寄存器构成。它加4而不是加1。

用于FEC解码的反向(GF 2¹³)串行向量生成器

现在参考图26，在180示出了一个生成串行GF(2¹³)向量用于校验位的纠错的电路。这个电路180为下述公式实现反向串行LFSR：

G1(x)＝x¹³+x⁴+x³+x+1。

参考的标准T1X1.5/99-218R3为本发明的使用和操作提供了附加的详细信息，包括描述带内FEC校验位的位置，状态/控制位的位置，码组定义和交织，STS-N信号(N＝192)，FEC状态指示(FSI)，STS-48信号的FSI编码，STS-N信号(N＝192)，在编码器和解码器的B1计算，以及在编码器和解码器的B2计算。另外，提供了FEC激活和去活的工作状态，以及FEC状态指示FSI，线AIS与FEC的相互作用，以及相关的图表。这个标准还综合本发明到总标准中，它满足这个标准的所有要求。

尽管是针对一个特定的优选实施例描述本发明的，但本领域的技术人员在读过本发明后能知道多种变化和改进。因此本发明的目的是，考虑现有技术尽可能广泛地解释所附权利要求书以包括所有这些变化和改进。

Claims (32)

1.一种带内FEC解码器，包括：

多个位解码器，用以接收具有包含校验位的额外开销的数据；

一个校正子生成器，用以生成多个校正子；

一个用以接收所述的数据以及校正子的纠错模块，通过利用所述的校正子来校正所述数据中的任何误差。

2.根据权利要求1的带内FEC解码器，还包括一个用于执行sigma计算的sigma计算功能块，其中所述的纠错模块校正随所述sigma计算而变化的数据中的任何误差。

3.根据权利要求1的带内FEC解码器，还包括一个Chien搜索功能块，用以接收所述的sigma计算并且发现误差多项式的根。

4.根据权利要求1的带内FEC解码器，其中所述的sigma计算实现了公式σ1，σ2，σ3，其中：

σ1＝S1

σ2＝(S1²S3+S5)/(S1³+S3)

σ3＝(S1³+S3)+S1σ2，其中：

S1＝r(α)mod G1(α)

S2＝r(α³)mod G3(α³)

S3＝r(α⁵)mod G5(α⁵)。

5.根据权利要求4的带内FEC解码器，其中所述多项式：

G1(x)＝x¹³+x⁴+x³+x+1

G3(x)＝x¹³+x¹⁰+X⁹+X⁷+X⁵+x⁴+1

G5(x)＝x¹³+x¹¹+x⁸+x⁷+x⁴+1。

6.根据权利要求2的带内FEC解码器，还包括一个平方器和一个乘法器，其中所述的纠错模块以及所述的sigma计算块利用所述的平方器以及所述的乘法器。

7.根据权利要求3的带内FEC解码器，其中所述的Chien搜索块向所述的纠错模块发送所述数据的错误ID位置。

8.根据权利要求3的带内FEC解码器，其中所述的Chien搜索块包括一个乘法器，一个平方器以及一个加法电路。、

9.根据权利要求1的带内FEC解码器，其中所述的纠错模块校正所述接收数据以及所述校验位中的误差。

10.根据权利要求1的带内FEC解码器，其中所述的纠错模块配置成校正每行每位片数据中最高为3个的误差。

11.根据权利要求10的带内FEC解码器，其中所述的数据与SDH标准兼容。

12.根据权利要求1的带内FEC解码器，还包括一个误差计数模块，用以对所述校正后的数据的数量进行计数。

13.根据权利要求1的带内FEC解码器，其中所述的纠错模块还包括一个校正子校验块，用以检测无法校正误差的情况。

14.根据权利要求1的带内FEC解码器，还包括一个误差解码状态模块，用以指示所述解码器的状态。

15.根据权利要求2的带内FEC解码器，还包括一个控制器，用以控制所述校正子生成器以及所述sigma计算块。

16.根据权利要求15的带内FEC解码器，其中所述的纠错电路还包括校正子检验块，用以检测无法校正误差的情况，其中所述控制器启动和禁止所述校正子校验块。

17.根据权利要求1的带内FEC解码器，其中所述的校正子生成器在每单元所述数据中生成3个校正子。

18.根据权利要求17的带内FEC解码器，其中每个所述校正子生成器包括一个第一线性反馈移位积存器(LFSR)以及一个响应于所述第一LFSR的第二LFSR。

19.根据权利要求18的带内FEC解码器，其中所述第二LFSR传行移入所述的校验位，并且并行移出所述的校验位。

20.根据权利要求1的带内FEC解码器，其中所述的FEC解码器遵守SDH标准ITU-T.G.707/Y.1322。

21.一种用于操作带内前向纠错解码器(FEC)的方法，包括步骤：

a)接收在额外开销中具有校验位的数据；

b)生成多个校正子；

c)利用所述校验位以及所述校正子，校正包含校验位的数据中的任何误差。

22.根据权利要求21的方法，还包括步骤：在步骤c)中使用一个sigma计算块来校正任何所述的误差。

23.根据权利要求22的方法，其中所述的sigma计算块还包括多个Chien搜索块，用以生成包含校验位的所述数据的误差ID位置，以执行所述的校正。

24.根据权利要求23的方法，其中所述多个Chien搜索块以并行方式工作。

25.根据权利要求24的方法，还包括步骤：使用5个所述的Chien搜索块。

26.根据权利要求23的方法，其中所述的Chien搜索块利用一个乘法器、一个平方器以及一个加法电路。

27.根据权利要求21的方法，其中所述的数据与SDH标准兼容。

28.根据权利要求21的方法，还包括步骤：对于校正后的误差的数量进行计数。

29.根据权利要求21的方法，还包括步骤：利用一个校正子校正块来检测无法校正误差的情况。

30.根据权利要求21的方法，还包括步骤：生成至少3个所述的校正子。

31.根据权利要求30的方法，还包括步骤：利用第一线性反馈移位寄存器(LFSR)以及相应于所述第一LFSR的第二LFSR。

32.根据权利要求31的方法，还包括步骤：所述的第二LFSR以串行的方式移入数据并且以并行的方式移出数据。

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