CN1329965C

CN1329965C - 电力线端短路定量

Info

Publication number: CN1329965C
Application number: CNB2004100343934A
Authority: CN
Inventors: D·J·瓦尔纳
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2003-04-15
Filing date: 2004-04-15
Publication date: 2007-08-01
Anticipated expiration: 2024-04-15
Also published as: DE102004017412B4; US6845493B2; DE102004017412A1; US20040210859A1; CN1571127A

Abstract

本发明藉由利用多重传导路径的图案使得定量线路端点短路可被进行，每一传导路径包括在每一端的导体，每一导体系连接至与由复晶硅导体连接的接触点的个别接触。该导体在长度方面可在传导路径与传导路径之间相差一固定增量，自在接触点产生显著重叠的长度开始至在接触点产生显著自底下露出的长度。每一传导路径的电阻测量可被进行直到至或来自“开启”的变更发生；由此重点为，使用固定增量，该LES可被表征。

Description

电力线端短路定量

技术领域

本发明系普遍关于半导体制造，及更特别关于电力线端短路定量。

背景技术

当电路被设计/绘制时，假设为该电路可实际上依所示被制造。然而，方法作用引起“绘制”影像的扭曲，当其被印刷于晶圆上时。这些作用的其一为电力线端短路(“LES”)，亦已知为线路端拉回；其在微影为重要议题。LES为多项原因的函数，包括环型(亦即使用各种尺寸的孔洞及孔洞组合的曝光技术)、特征尺寸、强度通量(亦即在已知区域的曝光)、曝光、数值口径(“NA”)、抗蚀剂特征(如型式、厚度等)、曝光波长，及聚焦(亦即该影像是否聚焦)。LES一般发生在微影方法的特征末端(如线或空间、长度被假设为较宽度为长的长方形形状)及在两者之一的极性(亦即特征的正或负影像)为可见的，当LES发生时，电路可能不为完整的因所有其必须接触点完全未被制做或是几乎不能覆盖，其造成因接触电阻的议题之失效。

目前的LES定量方法为非电子、耗时及昂贵的。例如，扫瞄电子显微镜(“SEM”)截面为昂贵的及毁坏该产品，SEM截面耗用大量时间执行，由此严重减少可被制造的测量样品数。此外，当施用于LES定量的SEM截面的准确性仅为约5％。另一定量方法为SEM上朝下。此方法亦为耗时的及总是需要长时间的使用制造工具以产生资料。

发明内容

所以希望可提供一种方法，其减少产品损失及减少在度量衡制造工具如SEMs的使用。亦希望提供一种方法，其使得自每一晶圆/批量的足够资料的累积可进行以改善资料信任。本发明藉由使用增量地长度改良的传导路径的图案提供此于一些具体实施例，传导路径的每一包括导体对，每一对系连接至实体分离但电连接至彼此的个别接触点。该导体可以固定增量在长度上变化，由产生在该接触点显著重叠的长度开始至产生在该接触点显著自底下露出的长度。每一传导路径的电阻测量可被进行直到至”开启”或来自”开启”的变更发生；由此重点为，使用固定增量，该LES可被表征。

因此，本发明提供了一种制备半导体衬底以用于表征伴随集成电路制造的线路端短路方法，该方法包括：提供多个传导路径于半导体衬底上，每一传导路径具一接触部份；对每一个所述传导路径，设计对应于集成电路设计的相关线路端点结构，其包括设计每一该线路端点结构使得当被提供于该半导体衬底上时，该线路端点结构被预期仅接触该相关传导路径的接触部份的预先决定量，其中与每一该线路端点结构相关的预先决定量和与每一其余该线路端点结构的预先决定量不同；及提供该线路端点结构于半导体衬底上。

本发明还提供了一种使用半导体衬底以表征伴随集成电路制造的线路端短路的方法，该半导体衬底具多个传导路径被提供于其上，每一该传导路径具接触部份，及对每一该传导路径，该半导体衬底具对应于集成电路设计的相关线路端点结构被提供于其上，每一该线路端点结构已被设计使得当被提供于该半导体衬底上时，该线路端点结构被预期仅接触该相关传导路径的接触部份的预先决定量，其中与每一该线路端点结构相关的预先决定量和与每一其余该线路端点结构相关的预先决定量不同，该方法包括：测试第一传导路径及该相关线路端点结构间的电连接性；测试第二传导路径及该相关线路端点结构间的电连接性；及基于该测试步骤的结果表征该线路端点短路。

本发明还提供了一种用于表征与集成电路制造相关的线路端点短路的装置，该装置包括：半导体衬底；多个传导路径被提供于该半导体衬底上，每一个所述传导路径具一接触部份；及被提供于该半导体衬底上及对应于集成电路设计的多个线路端点结构，该线路端点结构分别相关于该传导路径，每一该线路端点结构已被设计使得当被提供于该半导体衬底上时，该线路端点结构被预期仅接触该相关传导路径的接触部份的预先决定量，至少一该线路端点结构接触该相关传导路径的接触部份，及其中与每一该线路端点结构相关的预先决定量和与每一其余该线路端点结构相关的预先决定量不同。

附图说明

本发明的上述及其它优点可由参考下列叙述及相关图标而更容易了解，其中在不同附图中的相对应数字表示相对应部件，其中：第1图说明基于半导体设计的图案的恰当部份，其中该线路端短路发生，之侧视图；

第2图说明基于半导体设计的图案的恰当部份，其中该线路端短路发生，之顶部朝下视图；

第3图说明根据本发明量化线路端短路的示例流程图；

第4图说明根据本发明增量改良导体的示例具体实施例；及

第5图说明根据本发明增量改良导体的示例具体实施例。

具体实施方式

尽管本发明各种具体实施例的制造及使用已关于电阻测量及线路长度改良于此处被讨论，应了解本发明提供一些可以广范围内容具体化的发明观念，于此所讨论的特定具体实施例仅为制作及使用本发明的特定方式的说明，及并不表示限制本发明范围。

本发明提供藉由印刻图案于数个测试晶圆而定量线路端短路(“LES”)的能力，该图案可包括多重传导路径，每一连续传导路径具增量地长度改良的导体，每一导体系连接至与由复晶硅导体连接的接触点的个别接触点。该图案以显著重叠该接触点的导体开始。每一导体的长度可与其相连传导路径的导体长度相差一固定增量，其减少直到在该图案的最后导体显著自底下露出该接触点。每一传导路径的电阻测量可被进行直到至”开启”或来自”开启”的变更发生；由此重点为，使用固定增量，该LES可被表征。

第1图图标地显示基于半导体设计的图案的恰当部份，其中该线路端短路可发生，之侧视100。在一已知图案，传导路径存在于自第一金属导体(“M1”)130至其接触点(“CA”)120，经由复晶硅导体(“PC”)110至第二接触点CA 120及其接触M1 130。只要存在完整的传导路径，则存在相当小的电阻值。当LES发生，每一M1 130可在由在该M1 130上方的该LES方向箭头150表示的方向被短路。当M1130足够短路以失去与CA 120的接触时，该电阻变为大”开启”值因为该传导路径为不完整的。藉由决定在那个点在M1s间的电阻变为”开启”，该设计的LES可被计算。第2图图标地说明第1图的顶部朝下视图。

第3图说明根据本发明量化线端短路的示例具体实施例的流程图，由在方块305选择电路设计开始及之后，在方块310，选择在该电路设计内的特征，具包括增量长度改良导体的多重传导路径的图案可在方块315被产生，每一传导路径如同第1及2图所示。接着，使用习知方法，在方块320，图案被印刷于多重测试晶圆。图案刻印的测试晶圆在方块325被选择。初始传导路径电阻测量在方块330被进行。在决定点335，一种关于在方块330所进行的初始电阻测量是否显示”开始”的决定被进行。若在方块330所进行的该初始电阻测量未显示”开始”，则在方块340电阻测量在具该下一较短导体的该传导路径上进行。然而，若在方块330所进行的该初始电阻测量显示”开始”，则在方块345电阻测量在具该下一较长导体的该传导路径上进行。在决定点350，一种关于是否存在至”开启”或来自”开启”的变更是否发生的决定被进行。若没有变更发生，操作回到方块335，若变更在决定点350发生，该LES可在方块355计算。对多重晶圆，说明于第3图的方块325-355的操作可被重复，如由断线所显示，由此改良该转换点的”分辨率”。

一种图案，如第4图所示的图案，其以类似于第2图的上朝下视图说明具增量短路导体130的传导路径(a)至(p)，可根据方块305-320(第3图)的操作被产生及刻印于测试晶圆。实际上，传导路径(a)至(p)可在单一水平线路被刻印于测试晶圆。每一传导路径(a)至(p)包括两个(2)导体130，其可与个别接触点120接触，接触点120实体分离但由复晶硅导体(“PC”)110连接。在传导路径(a)，导体130以显著量，如100纳米，与每一接触点120重叠。在连续传导路径(b)至(p)，导体130以固定增量如10纳米增量短路，直到，如由传导路径(p)所说明，导体130以显著量，如50纳米，自底部露出每一接触点120。

此外，PC 110的长度可被改良以最少化该图案的区域，如由第5图的示例具体实施例所说明。在第5图的示例具体实施例中，包括最短PC 110的传导路径对应于第4图的传导路径(a)及包括最长PC 110的传导路径对应于第4图的传导路径(p)。此对应性系基于在导体130及接触点120之间重叠的量及与PC 110的长度无关。

方块325-355(第3图)的操作在以传导路径(如在第4图所说明的传导路径(a)至(p)或在第5图所说明的传导路径)的图案刻印之测试晶圆上被执行。参考第4图，在选择该测试晶圆(方块325，第3图)后，方块330(第3图)的电阻测量可在传导路径(a)至(p)的其一上执行，以如传导路径(a)开始。因为，传导路径(a)，如在第4图所示，被显著地重叠，没有”开启”存在于决定点335(第3图)，所以电阻测量可在其余传导路径上连续进行，以减少长度，直到电阻测量显示”开启”存在。

做为实例，参考第4图，假设传导路径(a)被设计以重叠100纳米，传导路径(p)被设计以自底部露出50纳米，及在连续传导路径(a)至(p)的之间的增量为10纳米。所以，具16个增量的量度被产生。为说明目的，假设第一电阻测量在传导路径(a)被进行及连续电阻测量在每一连续传导路径(b)至(p)被进行直到”开始”发生。若该电阻测量显示在第五电阻测量(如在第4图的示例具体实施例的传导路径(e)接触被失去(亦即”开启”发生)，其可结论该传导路径(e)的60纳米重叠未提供足够接触。换言之，虽然该设计显示60纳米重叠，当刻印于晶圆上，LES引起自底部露出。此显示所讨论(如线路)的特别特征需要设计延伸(如70纳米)以补偿LES，或是其它用于补偿的合适线路延伸端点处理。

在其它相同图案测试晶圆上所进行的额外电阻测量可改善该断点的”分辨率”。例如，在一(1)图案刻印测试晶圆上，第五传导路径的电阻测量显示第一”开启”，然而在第二相同图案测试晶圆，第六传导路径的电阻测量显示第一”开启”。因为每一额外测量近似为在该设计配置的特定特征发生的LES量，越多的图案刻印测试晶圆被测量，分辨率越佳，在电阻测量显示”开启”的增量(如1-16于第4图)在测试晶圆与测试晶圆之间不会显著量地改变。所以，若，如第五传导路径的电阻测量显示”开启”于一(1)图案刻印测试晶圆及第十二传导路径的电阻测量显示”开启”于第二相同图案测试晶圆，非LES的，或是除了LES，其它问题会发生。

在决定所需的设计延伸以补偿LES后，如上所述，习知设计软件可被使用以改良原先电路设计以包含在以该电路设计刻印制造晶圆前的延伸。例如，若所选择特征(方块310，第3图)的所需设计延伸为70纳米，则在该原先电路设计的特征可使用任何习知模型基础软件被延伸70纳米，或是若设计或屏蔽制造原则不允许简单的线路延伸，当可适用时，可使用合适的线路端点处理。经改良电路设计可接着被使用于晶圆制造。

在一些示例具体实施例中，例如由第5图所说明的图案之图案可被复制于线网使得该复制图案系相对于主要图案旋转九十度，两种图案可接着被同时刻印于衬底上，方块325-355(第3图)的操作可在由此双图案化的测试晶圆上执行。以此方式，不仅已知线路(如LES)的长度参数可被定量，其它参数，如线路的位移(如在第5图自右至左)亦可被决定。

虽然本发明的示例已被详细叙述，熟知本技艺者应了解各种改变可于此被进行而不偏离在所附权利要求所说明的本发明意旨及范围。

Claims

1.一种制备半导体衬底以用于表征伴随集成电路制造的线路端短路方法，该方法包括：

提供多个传导路径于半导体衬底上，每一传导路径具一接触部份；

对每一个所述传导路径，设计对应于集成电路设计的相关线路端点结构，其包括设计每一该线路端点结构使得当被提供于该半导体衬底上时，该线路端点结构被预期仅接触该相关传导路径的接触部份的预先决定量，其中与每一该线路端点结构相关的预先决定量和与每一其余该线路端点结构的预先决定量不同；及

提供该线路端点结构于半导体衬底上。

2.根据权利要求1的方法，其中与每一该线路端点结构相关的预先决定量和与每一其余该线路端点结构相关的预先决定量相差预先决定差量的个别倍数。

3.根据权利要求2的方法，其中该预先决定差量为10纳米。

4.根据权利要求1的方法，其中该提供步骤包括提供进一步该传导路径，及该设计步骤包括设计进一步该线路端点结构，使得当被提供于该半导体衬底上时，该进一步线路端点结构未被预期与进一步传导路径的接触部份接触。

5.根据权利要求1的方法，其中与该线路端点结构中的一个相关的该预先决定量为100纳米。

6.根据权利要求5的方法，其中该提供步骤包括提供进一步该传导路径，及该设计步骤包括设计进一步该线路端点结构，使得当被提供于该半导体衬底上时，该进一步线路端点结构被预期与该进一步传导路径的接触部份分开50纳米。

7.根据权利要求1的方法，其中该多个传导路径皆为相等长度。

8.根据权利要求1的方法，其中该多个传导路径为相互不同长度。

9.一种使用半导体衬底以表征伴随集成电路制造的线路端短路的方法，该半导体衬底具多个传导路径被提供于其上，每一该传导路径具接触部份，及对每一该传导路径，该半导体衬底具对应于集成电路设计的相关线路端点结构被提供于其上，每一该线路端点结构已被设计使得当被提供于该半导体衬底上时，该线路端点结构被预期仅接触该相关传导路径的接触部份的预先决定量，其中与每一该线路端点结构相关的预先决定量和与每一其余该线路端点结构相关的预先决定量不同，该方法包括：

测试第一传导路径及该相关线路端点结构间的电连接性；

测试第二传导路径及该相关线路端点结构间的电连接性；及

基于该测试步骤的结果表征该线路端点短路。

10.根据权利要求9的方法，其中该测试步骤包括测量电阻。

11.根据权利要求10的方法，其中该表征步骤包括比较该第一传导路径的电阻测量与该第二传导路径的电阻测量。

12.根据权利要求9的方法，其中若每一个测试步骤显示电连接性，测试另一个传导路径及该相关线路端点结构间的电连接性。

13.根据权利要求9的方法，其中该测试步骤中的一个显示电连接性的缺乏，该表征步骤包括基于与在该一测试步骤所涉及的该线路端点结构相关的预先决定量表征该线路端点结构短路。

14.根据权利要求13的方法，其中该测试步骤中的另一个显示电连接性。

15.一种用于表征与集成电路制造相关的线路端点短路的装置，该装置包括：

半导体衬底；

多个传导路径被提供于该半导体衬底上，每一个所述传导路径具一接触部份；及

被提供于该半导体衬底上及对应于集成电路设计的多个线路端点结构，该线路端点结构分别相关于该传导路径，每一该线路端点结构已被设计使得当被提供于该半导体衬底上时，该线路端点结构被预期仅接触该相关传导路径的接触部份的预先决定量，至少一该线路端点结构接触该相关传导路径的接触部份，及其中与每一该线路端点结构相关的预先决定量和与每一其余该线路端点结构相关的预先决定量不同。

16.根据权利要求15的装置，其中与每一该线路端点结构相关的该预先决定量和与每一其余该线路端点结构相关的预先决定量相差预先决定差量的个别倍数。

17.根据权利要求16的装置，其中该预先决定差量为10纳米。

18.根据权利要求15的装置，其中该线路端点结构中的一个与该相关传导路径的接触部份分开。

19.根据权利要求15的装置，其中与该线路端点结构中的一个相关的该预先决定量为100纳米。

20.根据权利要求15的装置，其中该多个传导路径皆为相等长度。

21.根据权利要求15的装置，其中该多个传导路径为相互不同长度。