JP2003133385A - 半導体回路の配線欠陥評価用パターン及び評価方法 - Google Patents
半導体回路の配線欠陥評価用パターン及び評価方法Info
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Abstract
(57)【要約】
【課題】 半導体集積回路の開発・製造にあって、欠陥
の大きさ及び位置の検査・判定を短時間で行えるＰＬ−
ＴＥＧパターンの構成とその判定方法を提供すること。 【解決手段】 ４個の端子パターン１１と、前記２つの
組の端子の夫々に接続され互いに等間隔を隔てた２本の
導線パターン１２，１３と、前記２本の導線パターンの
間に１個以上の異なる抵抗値の抵抗パターン１５とを有
する半導体回路の配線欠陥評価用パターンによって形成
された基板上のプロセス・レベル・テスト・エレメント
・グループであって、前記パターンのそれぞれの導線の
両端に設けられた４個の端子相互間の電気抵抗値を測定
する測定ステップと、前記評価用パターンを設計するデ
ータにより前記の評価用パターンの等価回路より理論的
に求めた標準抵抗値を求める標準値ステップと、前記測
定ステップで得られたデータと標準値ステップで算出さ
れたデータとを比較して欠陥の大きさと位置を判定する
検知判定ステップとからなることを特徴とする半導体回
路の配線欠陥評価方法。
の大きさ及び位置の検査・判定を短時間で行えるＰＬ−
ＴＥＧパターンの構成とその判定方法を提供すること。 【解決手段】 ４個の端子パターン１１と、前記２つの
組の端子の夫々に接続され互いに等間隔を隔てた２本の
導線パターン１２，１３と、前記２本の導線パターンの
間に１個以上の異なる抵抗値の抵抗パターン１５とを有
する半導体回路の配線欠陥評価用パターンによって形成
された基板上のプロセス・レベル・テスト・エレメント
・グループであって、前記パターンのそれぞれの導線の
両端に設けられた４個の端子相互間の電気抵抗値を測定
する測定ステップと、前記評価用パターンを設計するデ
ータにより前記の評価用パターンの等価回路より理論的
に求めた標準抵抗値を求める標準値ステップと、前記測
定ステップで得られたデータと標準値ステップで算出さ
れたデータとを比較して欠陥の大きさと位置を判定する
検知判定ステップとからなることを特徴とする半導体回
路の配線欠陥評価方法。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路の
回路配線パターン検査及び歩留評価に用いるテスト・エ
レメント・グループの構成、及びこれを用いた半導体回
路の配線欠陥評価方法に関する。
回路配線パターン検査及び歩留評価に用いるテスト・エ
レメント・グループの構成、及びこれを用いた半導体回
路の配線欠陥評価方法に関する。
【０００２】
【従来の技術】回路素子数が１００万個以上の大規模半
導体集積回路の製造においては、アルミ配線のパターン
幅が０．２μｍ、素子間距離が数μｍ程度の微細化が要
求され、その製造プロセスには高度な水準のマスク加工
技術やリソグラフィ技術が必要となっている。しかしな
がらこのような大規模半導体集積回路の微細パターンの
製造においては、基板材料の特性、製造環境、マスクパ
ターンの不備あるいはフォトリソグラフィ装置の操作技
術などの原因により配線パターンに欠陥が発生する。
導体集積回路の製造においては、アルミ配線のパターン
幅が０．２μｍ、素子間距離が数μｍ程度の微細化が要
求され、その製造プロセスには高度な水準のマスク加工
技術やリソグラフィ技術が必要となっている。しかしな
がらこのような大規模半導体集積回路の微細パターンの
製造においては、基板材料の特性、製造環境、マスクパ
ターンの不備あるいはフォトリソグラフィ装置の操作技
術などの原因により配線パターンに欠陥が発生する。
【０００３】新しい製造プロセスを開発し標準化する場
合や、新しい回路設計を行う場合には、ウェーハまたは
チップに、目的とする回路パターンとともに、テスト・
エレメント・グループ（以降、ＴＥＧと表記する）と呼
ばれる評価用の回路を搭載形成し、製造プロセス、電気
特性、製造条件、回路機能などを評価する。特に多結晶
シリコン膜成長、拡散層形成、アルミ膜形成などの工程
（プロセス）別の評価には、プロセス・レベル−テスト
・エレメント・グループ（以降、ＰＬ−ＴＥＧと表記す
る。また、これらを総称してＴＥＧとも表記する。）と
呼ばれる評価用パターンの端子間の電気的特性を測定し
て、その結果により歩留等の評価（推定）を行う。
合や、新しい回路設計を行う場合には、ウェーハまたは
チップに、目的とする回路パターンとともに、テスト・
エレメント・グループ（以降、ＴＥＧと表記する）と呼
ばれる評価用の回路を搭載形成し、製造プロセス、電気
特性、製造条件、回路機能などを評価する。特に多結晶
シリコン膜成長、拡散層形成、アルミ膜形成などの工程
（プロセス）別の評価には、プロセス・レベル−テスト
・エレメント・グループ（以降、ＰＬ−ＴＥＧと表記す
る。また、これらを総称してＴＥＧとも表記する。）と
呼ばれる評価用パターンの端子間の電気的特性を測定し
て、その結果により歩留等の評価（推定）を行う。
【０００４】図４（ａ）は、長さ方向の配線評価を行う
従来の一次元ＰＬ−ＴＥＧパターンを示し、通常、図４
（ａ）に示すように４端子よりなるパターンで構成され
て、１次元方向に長さＬ、線幅Ｗの平行なアルミ乃至は
銅の導線４２、４３が、線間スペースＳの距離を隔て
て、端子４１ａと端子４１ｃ及び端子４１ｂと端子４１
ｄとの間がそれぞれ接続されて、基板表面に形成されて
いる。なお、導線４２、４３の長さＬ、線幅Ｗ、スペー
スＳは、評価する項目・目的に合わせて選択決定され
る。また、前記ＰＬ−ＴＥＧパターンが基板表面に配置
される位置も、評価する項目・目的に合わせて、１チッ
プ内の空所、または基板上のチップ外の空所などに選択
決定される。
従来の一次元ＰＬ−ＴＥＧパターンを示し、通常、図４
（ａ）に示すように４端子よりなるパターンで構成され
て、１次元方向に長さＬ、線幅Ｗの平行なアルミ乃至は
銅の導線４２、４３が、線間スペースＳの距離を隔て
て、端子４１ａと端子４１ｃ及び端子４１ｂと端子４１
ｄとの間がそれぞれ接続されて、基板表面に形成されて
いる。なお、導線４２、４３の長さＬ、線幅Ｗ、スペー
スＳは、評価する項目・目的に合わせて選択決定され
る。また、前記ＰＬ−ＴＥＧパターンが基板表面に配置
される位置も、評価する項目・目的に合わせて、１チッ
プ内の空所、または基板上のチップ外の空所などに選択
決定される。
【０００５】正常にＴＥＧパターンが形成され、抵抗性
導通欠陥又は断線性欠陥のない図４（ａ）に示す場合
は、平行な２つの導線４２、４３の間には導通が無く、
端子４１ａと端子４１ｂ、または端子４１ｃと端子４１
ｄとの間の電気的特性は、“オープン"となる。また、
端子４１ａと端子４１ｃ、及び端子４１ｂと端子４１ｄ
との間は導通となって、この端子間の電気的特性は、
“ショート"となり、ＴＥＧによる評価は「欠陥無し」
と判定される。
導通欠陥又は断線性欠陥のない図４（ａ）に示す場合
は、平行な２つの導線４２、４３の間には導通が無く、
端子４１ａと端子４１ｂ、または端子４１ｃと端子４１
ｄとの間の電気的特性は、“オープン"となる。また、
端子４１ａと端子４１ｃ、及び端子４１ｂと端子４１ｄ
との間は導通となって、この端子間の電気的特性は、
“ショート"となり、ＴＥＧによる評価は「欠陥無し」
と判定される。
【０００６】一方、図４（ｂ）に示すように抵抗性欠陥
４８がある場合は、前記の２つの導線４２、４３の間は
抵抗性欠陥４８により抵抗性の導通が発生し、端子４１
ａと端子４１ｂ、または端子４１ｃと端子４１ｄとの間
の電気的特性は“ショート"となって、評価は「欠陥有
り」の判定となる。また、図４（ｃ）に示す断線性欠陥
４９の場合では、例えば導線４２の端子４１ａと端子４
１ｃとの間は、正常と同じ“ショート"となるが、もう
一方の導線４３の端子４１ｂと端子４１ｄとの間の電気
的特性は、“オープン"となり、評価は「欠陥（断線）
有り」と判定される。
４８がある場合は、前記の２つの導線４２、４３の間は
抵抗性欠陥４８により抵抗性の導通が発生し、端子４１
ａと端子４１ｂ、または端子４１ｃと端子４１ｄとの間
の電気的特性は“ショート"となって、評価は「欠陥有
り」の判定となる。また、図４（ｃ）に示す断線性欠陥
４９の場合では、例えば導線４２の端子４１ａと端子４
１ｃとの間は、正常と同じ“ショート"となるが、もう
一方の導線４３の端子４１ｂと端子４１ｄとの間の電気
的特性は、“オープン"となり、評価は「欠陥（断線）
有り」と判定される。
【０００７】図５は、数１００μｍ平方の広い面積の欠
陥を評価する場合の二次元ＰＬ−ＴＥＧパターンの従来
例で、４端子５１ａ、５１ｂ、５１ｃ、５１ｄに線幅Ｗ
の平行な導線５２、５３がそれぞれ接続されている。前
記導線５２、５３は、二次元の広い面をカバーするよう
に屈曲して配置され、線間Ｓは全ての部分で平行等間隔
になるように形成されて、前記一次元ＰＬ−ＴＥＧパタ
ーンと同様に、正常にＴＥＧパターンが形成されている
場合には、平行な２導線５２、５３の間には導通が無
く、電気的特性は、“オープン"となる。しかし、図４
（ｂ）に示す欠陥４８と同様に、図５の２導線間に導通
性欠陥５８がある場合は、２導線５２、５３の間は抵抗
性の導通となり、電気的特性は“ショート"となって
「欠陥有り」の判定がされる。同じく２つの導線５２、
５３に断線性欠陥４９があれば（図示なし）、端子５１
ａ−５１ｃ間、端子５１ｂ−５１ｄ間の何れか、又は両
方ともの電気的特性は“オープン"となって、同じく
「欠陥（断線）有り」の判定がされる。
陥を評価する場合の二次元ＰＬ−ＴＥＧパターンの従来
例で、４端子５１ａ、５１ｂ、５１ｃ、５１ｄに線幅Ｗ
の平行な導線５２、５３がそれぞれ接続されている。前
記導線５２、５３は、二次元の広い面をカバーするよう
に屈曲して配置され、線間Ｓは全ての部分で平行等間隔
になるように形成されて、前記一次元ＰＬ−ＴＥＧパタ
ーンと同様に、正常にＴＥＧパターンが形成されている
場合には、平行な２導線５２、５３の間には導通が無
く、電気的特性は、“オープン"となる。しかし、図４
（ｂ）に示す欠陥４８と同様に、図５の２導線間に導通
性欠陥５８がある場合は、２導線５２、５３の間は抵抗
性の導通となり、電気的特性は“ショート"となって
「欠陥有り」の判定がされる。同じく２つの導線５２、
５３に断線性欠陥４９があれば（図示なし）、端子５１
ａ−５１ｃ間、端子５１ｂ−５１ｄ間の何れか、又は両
方ともの電気的特性は“オープン"となって、同じく
「欠陥（断線）有り」の判定がされる。
【０００８】
【発明が解決しようとする課題】上記に述べた従来のＴ
ＥＧによる電気的特性の“オープン／ショート"測定で
は、「欠陥の有無」の判定は比較的簡単にできるが、欠
陥がどの位置にどの位の大きさかを調べるには、更に光
学顕微鏡又は走査電子顕微鏡（ＳＥＭ）を用いて検査す
る必要がある。前記の各種顕微鏡による検査では、特に
集積度が高まった大規模半導体集積回路に設けられたＰ
Ｌ−ＴＥＧで、長さ方向の長い場合や面積の大きい場合
などでは、精査するのに光学顕微鏡で数分以上、電子顕
微鏡では、段取り及びサンプルメイクなど作業も含めて
１〜３時間を要するなど、短時間での検査・判定結果を
出すには問題があった。さらにプロセスの歩留を推定す
るためには、できるだけ多くのサンプルからデータを収
集して推定をする必要もあり、これらの各種顕微鏡によ
る時間を要する検査・評価は半導体集積回路の開発・製
造期間の短縮を図る上には大きな問題点となっていた。
ＥＧによる電気的特性の“オープン／ショート"測定で
は、「欠陥の有無」の判定は比較的簡単にできるが、欠
陥がどの位置にどの位の大きさかを調べるには、更に光
学顕微鏡又は走査電子顕微鏡（ＳＥＭ）を用いて検査す
る必要がある。前記の各種顕微鏡による検査では、特に
集積度が高まった大規模半導体集積回路に設けられたＰ
Ｌ−ＴＥＧで、長さ方向の長い場合や面積の大きい場合
などでは、精査するのに光学顕微鏡で数分以上、電子顕
微鏡では、段取り及びサンプルメイクなど作業も含めて
１〜３時間を要するなど、短時間での検査・判定結果を
出すには問題があった。さらにプロセスの歩留を推定す
るためには、できるだけ多くのサンプルからデータを収
集して推定をする必要もあり、これらの各種顕微鏡によ
る時間を要する検査・評価は半導体集積回路の開発・製
造期間の短縮を図る上には大きな問題点となっていた。
【０００９】この発明は上記問題点を鑑みてなされたも
ので、大規模集積回路のＰＬ−ＴＥＧであっても、欠陥
の位置及び大きさの検査・判定を時間の要する各種顕微
鏡等によらない、電気的計測による半導体集積回路の欠
陥検査ができるＰＬ−ＴＥＧパターンの構成とその判定
方法を提供することを目的とする。
ので、大規模集積回路のＰＬ−ＴＥＧであっても、欠陥
の位置及び大きさの検査・判定を時間の要する各種顕微
鏡等によらない、電気的計測による半導体集積回路の欠
陥検査ができるＰＬ−ＴＥＧパターンの構成とその判定
方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明の半導体回路の配
線欠陥評価用パターン、即ちＰＬ−ＴＥＧは、半導体ウ
ェーハ上に形成された互いほぼ平行な一対の導線パター
ンと、これらの導線パターンの端部にそれぞれ形成され
た端子パターンと、前記一対の導線パターンの長手方向
に沿って所定の間隔で離間した複数位置に、これらの導
線パターンを相互に接続するように形成された所定の抵
抗値を有する複数の抵抗パターンとを備えたことを特徴
とするものである。
線欠陥評価用パターン、即ちＰＬ−ＴＥＧは、半導体ウ
ェーハ上に形成された互いほぼ平行な一対の導線パター
ンと、これらの導線パターンの端部にそれぞれ形成され
た端子パターンと、前記一対の導線パターンの長手方向
に沿って所定の間隔で離間した複数位置に、これらの導
線パターンを相互に接続するように形成された所定の抵
抗値を有する複数の抵抗パターンとを備えたことを特徴
とするものである。
【００１１】また、半導体回路の配線欠陥評価用パター
ンにおいては、前記複数の抵抗パターンは、前記端子バ
ターンおよび第１の抵抗パターン間の前記導線パターン
の抵抗値、この第１の抵抗パターンおよび隣接する第２
の抵抗パターン間の前記導線パターンの抵抗値が互いに
等しくなる、電気的等間隔距離に配置されていることを
特徴とするものである。
ンにおいては、前記複数の抵抗パターンは、前記端子バ
ターンおよび第１の抵抗パターン間の前記導線パターン
の抵抗値、この第１の抵抗パターンおよび隣接する第２
の抵抗パターン間の前記導線パターンの抵抗値が互いに
等しくなる、電気的等間隔距離に配置されていることを
特徴とするものである。
【００１２】また、本発明の半導体回路の配線欠陥評価
方法は、上記半導体回路の配線欠陥評価用パターンを形
成するステップと、このパターンを構成する前記一対の
導線パターンの両端に設けられた４個の端子相互間の電
気抵抗値を測定する測定ステップと、前記評価用パター
ンの等価回路により標準抵抗値を理論的に求める標準値
算出ステップと、この標準値算出ステップで算出された
データと前記測定ステップで得られたデータとを比較し
て欠陥の大きさと位置を判定する判定ステップとからな
ることを特徴とするものである。
方法は、上記半導体回路の配線欠陥評価用パターンを形
成するステップと、このパターンを構成する前記一対の
導線パターンの両端に設けられた４個の端子相互間の電
気抵抗値を測定する測定ステップと、前記評価用パター
ンの等価回路により標準抵抗値を理論的に求める標準値
算出ステップと、この標準値算出ステップで算出された
データと前記測定ステップで得られたデータとを比較し
て欠陥の大きさと位置を判定する判定ステップとからな
ることを特徴とするものである。
【００１３】
【発明の実施の形態】以下、本発明の実施形態を図面に
より詳細に説明する。
より詳細に説明する。
【００１４】図１（ａ）は、本発明の一次元ＰＬ−ＴＥ
Ｇの一実施形態を示すパターン図である。
Ｇの一実施形態を示すパターン図である。
【００１５】このＰＬ−ＴＥＧは、４端子１１ａ、１１
ｂ、１１ｃ、１１ｄと、前記端子１１ａ−１１ｃ間、端
子１１ｂ−１１ｄ間のそれぞれに接続された導線１２、
１３と、前記２本の導線の間に異なる抵抗値を有する並
列に接続された抵抗素子、例えば図１（ａ）では３個の
抵抗素子１５ａ、１５ｂ、１５ｃとから構成されてい
る。前記導線パターンの線幅Ｗ、線間間隔Ｓ及び導線長
さＬは、評価する項目・目的に合わせて選択決定され
る。また、前記並列接続される抵抗素子の接続する位置
は、既知の位置であれば、本発明の目的とする効果を得
ることができるが、後述する解析のステップが簡単にな
るように、前記並列接続される抵抗素子の置かれた両側
の導線の導線抵抗値が同じになるような位置、即ち電気
的等間隔になる位置に配置する。前記並列接続される抵
抗素子１５ａ、１５ｂ、１５ｃの配する個数・位置は、
欠陥位置の分解能に応じ、その抵抗値は、検知する欠陥
の予測抵抗値に、評価する目的に合わせて予め設計的手
法により選択決定される。
ｂ、１１ｃ、１１ｄと、前記端子１１ａ−１１ｃ間、端
子１１ｂ−１１ｄ間のそれぞれに接続された導線１２、
１３と、前記２本の導線の間に異なる抵抗値を有する並
列に接続された抵抗素子、例えば図１（ａ）では３個の
抵抗素子１５ａ、１５ｂ、１５ｃとから構成されてい
る。前記導線パターンの線幅Ｗ、線間間隔Ｓ及び導線長
さＬは、評価する項目・目的に合わせて選択決定され
る。また、前記並列接続される抵抗素子の接続する位置
は、既知の位置であれば、本発明の目的とする効果を得
ることができるが、後述する解析のステップが簡単にな
るように、前記並列接続される抵抗素子の置かれた両側
の導線の導線抵抗値が同じになるような位置、即ち電気
的等間隔になる位置に配置する。前記並列接続される抵
抗素子１５ａ、１５ｂ、１５ｃの配する個数・位置は、
欠陥位置の分解能に応じ、その抵抗値は、検知する欠陥
の予測抵抗値に、評価する目的に合わせて予め設計的手
法により選択決定される。
【００１６】次に、図１（ａ）に示すＰＬ−ＴＥＧによ
る欠陥検知と欠陥の位置・大きさの判別について、図１
を用いて述べる。
る欠陥検知と欠陥の位置・大きさの判別について、図１
を用いて述べる。
【００１７】図１（ａ）に示したパターンを有する一次
元ＰＬ−ＴＥＧの電気等価回路を図２（ａ）に示す。
元ＰＬ−ＴＥＧの電気等価回路を図２（ａ）に示す。
【００１８】導線に接続されている抵抗２１５ａ、２１
５ｂ、２１５ｃの位置は、電気的等間隔になっているの
で図２（ａ）に示す導線２１２ａ、２１２ｂ、２１２
ｃ、２１２ｄ及び導線２１３ａ、２１３ｂ、２１３ｃ、
２１３ｄの導線抵抗値は等しく、これをｒ０とする。ま
た、抵抗２１５ａ、２１５ｂ、２１５ｃの抵抗値をそれ
ぞれＲ１、Ｒ２、Ｒ３とすれば、４端子間の抵抗値Ｒａ
ｂ、Ｒｃｄ、Ｒａｃ、Ｒｂｄは、次の式で表されるの
で、
５ｂ、２１５ｃの位置は、電気的等間隔になっているの
で図２（ａ）に示す導線２１２ａ、２１２ｂ、２１２
ｃ、２１２ｄ及び導線２１３ａ、２１３ｂ、２１３ｃ、
２１３ｄの導線抵抗値は等しく、これをｒ０とする。ま
た、抵抗２１５ａ、２１５ｂ、２１５ｃの抵抗値をそれ
ぞれＲ１、Ｒ２、Ｒ３とすれば、４端子間の抵抗値Ｒａ
ｂ、Ｒｃｄ、Ｒａｃ、Ｒｂｄは、次の式で表されるの
で、
【数１】
となる。これら端子間抵抗値は、設計データから求める
ことができて、設計データ（Ｒ１、Ｒ２、Ｒ３、ｒ０）
に基づく４端子間の抵抗値の標準データとする。
ことができて、設計データ（Ｒ１、Ｒ２、Ｒ３、ｒ０）
に基づく４端子間の抵抗値の標準データとする。
【００１９】一方、図１（ｂ）に示した一次元ＰＬ−Ｔ
ＥＧパターンに抵抗性欠陥１８が発生した場合の電気等
価回路を図２（ｂ）に示す。抵抗性欠陥１８の抵抗値を
Ｒｄ、発生した位置を図１（ｂ）に示す抵抗１５ａから
隣接する抵抗１５ｂに向かう比率ｘ：（１−ｘ）の距離
の位置（０＜ｘ＜１）とすれば、図２（ｂ）に示す電気
等価回路から、端子２２１ａ−２２１ｂ間と、端子２２
１ｂ−２２１ｄ間の抵抗値Ｒａｂ'とＲｃｄ'は、Ｒｄ、
Ｘを含む次式で示され、
ＥＧパターンに抵抗性欠陥１８が発生した場合の電気等
価回路を図２（ｂ）に示す。抵抗性欠陥１８の抵抗値を
Ｒｄ、発生した位置を図１（ｂ）に示す抵抗１５ａから
隣接する抵抗１５ｂに向かう比率ｘ：（１−ｘ）の距離
の位置（０＜ｘ＜１）とすれば、図２（ｂ）に示す電気
等価回路から、端子２２１ａ−２２１ｂ間と、端子２２
１ｂ−２２１ｄ間の抵抗値Ｒａｂ'とＲｃｄ'は、Ｒｄ、
Ｘを含む次式で示され、
【数２】
となるので、上記の式に設計データのＲ１、Ｒ２、Ｒ
３、ｒ０、及び測定値のＲａｂ'、Ｒｃｄ'を適用する
と、Ｒｄとｘについて解が得られ、欠陥の抵抗値と位置
を知ることができる。なお、これらの演算には通常のコ
ンピュータにおいて演算アプリ−ケーションプログラム
を利用すれば短時間で処理され結果が得られる。
３、ｒ０、及び測定値のＲａｂ'、Ｒｃｄ'を適用する
と、Ｒｄとｘについて解が得られ、欠陥の抵抗値と位置
を知ることができる。なお、これらの演算には通常のコ
ンピュータにおいて演算アプリ−ケーションプログラム
を利用すれば短時間で処理され結果が得られる。
【００２０】上記は、抵抗１５ａから隣接する抵抗１５
ｂの間に欠陥のある場合を示したが、これ以外の位置に
欠陥が生じた時の等価回路も同様に表すことができるの
で、その等価回路から端子間抵抗Ｒａｃ、Ｒｂｄを表わ
す計算式を用いて、設計データ及び測定値から同様に欠
陥の抵抗値と位置を知ることができる。
ｂの間に欠陥のある場合を示したが、これ以外の位置に
欠陥が生じた時の等価回路も同様に表すことができるの
で、その等価回路から端子間抵抗Ｒａｃ、Ｒｂｄを表わ
す計算式を用いて、設計データ及び測定値から同様に欠
陥の抵抗値と位置を知ることができる。
【００２１】次に、図１（ａ）に示した一次元ＰＬ−Ｔ
ＥＧパターンに、図１（ｃ）に示すような断線性欠陥１
９が発生した場合の電気等価回路を図２（ｃ）に示す。
断線性欠陥１９が発生した位置を図１（ｃ）に示す抵抗
１５ａから隣接する抵抗１５ｂの間の導線部分２３２ｂ
とすれば、図２（ｃ）に示す電気等価回路から、４個の
端子２３１ａ、２３１ｂ、２３１ｃ、２３１ｄ間の端子
間抵抗値Ｒａｂ''、Ｒｃｄ''、Ｒａｃ''及びＲｂｄ''
は、
ＥＧパターンに、図１（ｃ）に示すような断線性欠陥１
９が発生した場合の電気等価回路を図２（ｃ）に示す。
断線性欠陥１９が発生した位置を図１（ｃ）に示す抵抗
１５ａから隣接する抵抗１５ｂの間の導線部分２３２ｂ
とすれば、図２（ｃ）に示す電気等価回路から、４個の
端子２３１ａ、２３１ｂ、２３１ｃ、２３１ｄ間の端子
間抵抗値Ｒａｂ''、Ｒｃｄ''、Ｒａｃ''及びＲｂｄ''
は、
【数３】
となって、設計データのＲ１、Ｒ２、Ｒ３、ｒ０から計
算結果を得て、４端子間抵抗の測定値と比較・照合して
断線位置を判定できる。
算結果を得て、４端子間抵抗の測定値と比較・照合して
断線位置を判定できる。
【００２２】すなわち、欠陥を判定・計測する手順は、
半導体回路の配線欠陥評価用パターンによって形成され
た基板上のＰＬ−ＴＥＧであって、前記評価用パターン
を設計したデータにより図２に示す前記の評価用パター
ンの等価回路より理論的に求めた標準抵抗値データＲａ
ｂ、Ｒａｃ、Ｒｃｄ、Ｒｂｄを求める標準値ステップ
と、基板上に欠陥モニタとして設けられている前記ＰＬ
−ＴＥＧパターンのそれぞれの導線の両端に設けられた
４個の端子間抵抗の測定値をＭＲａｂ、ＭＲａｃ、ＭＲ
ｃｄ、ＭＲｂｄとすれば、定性的に、 ＭＲａｃ≒ＭＲｂｄ≒４・ｒ０、ＭＲａｂ≒Ｒａｂ、Ｍ
Ｒｃｄ≒Ｒｃｄ……正常 ＭＲａｃ≒ＭＲｂｄ≒４・ｒ０、ＭＲａｂ＜Ｒａｂ、Ｍ
Ｒｃｄ＜Ｒｃｄ………抵抗性欠陥 ＭＲａｃ＞＞４・ｒ０又はＭＲｂｄ＞＞４・ｒ０、ＭＲ
ａｂ≦Ｒ１、ＭＲｃｄ≦Ｒ３………断線 の判定ができるので、抵抗性欠陥乃至は断線性欠陥の何
れの計算式によればよいかを判定する測定ステップと、
４個の端子の相互間の電気抵抗値を測定する前記測定ス
テップで得られたデータと標準値ステップで算出された
データとを比較して欠陥の大きさと位置を判定する検知
判定ステップとから成る手順により、Ｒｄ，ｘの計算を
行うと欠陥の大きさとその位置が求められる。
半導体回路の配線欠陥評価用パターンによって形成され
た基板上のＰＬ−ＴＥＧであって、前記評価用パターン
を設計したデータにより図２に示す前記の評価用パター
ンの等価回路より理論的に求めた標準抵抗値データＲａ
ｂ、Ｒａｃ、Ｒｃｄ、Ｒｂｄを求める標準値ステップ
と、基板上に欠陥モニタとして設けられている前記ＰＬ
−ＴＥＧパターンのそれぞれの導線の両端に設けられた
４個の端子間抵抗の測定値をＭＲａｂ、ＭＲａｃ、ＭＲ
ｃｄ、ＭＲｂｄとすれば、定性的に、 ＭＲａｃ≒ＭＲｂｄ≒４・ｒ０、ＭＲａｂ≒Ｒａｂ、Ｍ
Ｒｃｄ≒Ｒｃｄ……正常 ＭＲａｃ≒ＭＲｂｄ≒４・ｒ０、ＭＲａｂ＜Ｒａｂ、Ｍ
Ｒｃｄ＜Ｒｃｄ………抵抗性欠陥 ＭＲａｃ＞＞４・ｒ０又はＭＲｂｄ＞＞４・ｒ０、ＭＲ
ａｂ≦Ｒ１、ＭＲｃｄ≦Ｒ３………断線 の判定ができるので、抵抗性欠陥乃至は断線性欠陥の何
れの計算式によればよいかを判定する測定ステップと、
４個の端子の相互間の電気抵抗値を測定する前記測定ス
テップで得られたデータと標準値ステップで算出された
データとを比較して欠陥の大きさと位置を判定する検知
判定ステップとから成る手順により、Ｒｄ，ｘの計算を
行うと欠陥の大きさとその位置が求められる。
【００２３】次に、本発明の他の一実施形態である二次
元ＰＬ−ＴＥＧの構成とパターンを図３に示す。図３に
示す二次元ＰＬ−ＴＥＧは、４個の端子３１ａ、３１
ｂ、３１ｃ、３１ｄに平行な２導線４２、４３が平面を
互いに等間隔で覆うように屈曲して配置されて、電気的
等間隔になるｎ回の折り返し部分３６ａ〜３６ｎ、３７
ａ〜３７ｎに既知の抵抗値を有する抵抗素子３５ａ〜３
５ｎが接続され、前記抵抗素子のそれぞれの抵抗値は、
Ｒ１〜Ｒｎである。
元ＰＬ−ＴＥＧの構成とパターンを図３に示す。図３に
示す二次元ＰＬ−ＴＥＧは、４個の端子３１ａ、３１
ｂ、３１ｃ、３１ｄに平行な２導線４２、４３が平面を
互いに等間隔で覆うように屈曲して配置されて、電気的
等間隔になるｎ回の折り返し部分３６ａ〜３６ｎ、３７
ａ〜３７ｎに既知の抵抗値を有する抵抗素子３５ａ〜３
５ｎが接続され、前記抵抗素子のそれぞれの抵抗値は、
Ｒ１〜Ｒｎである。
【００２４】いま、図３に示すように１個の抵抗性欠陥
３８ａのみが２本の導線部分３２ｂ、３３ｂの部分に発
生している場合（図３の３導線部分に跨る抵抗性欠陥３
８ｂは無い場合）には、電気的等間隔の導線部分３２ａ
〜３２ｎ＋１、３３ａ〜３３ｎ＋１の導線抵抗をｒ１と
すると、電気等価回路は、図２（ａ）に示すものと抵抗
の個数のみ異なるが同様の形状と成る。
３８ａのみが２本の導線部分３２ｂ、３３ｂの部分に発
生している場合（図３の３導線部分に跨る抵抗性欠陥３
８ｂは無い場合）には、電気的等間隔の導線部分３２ａ
〜３２ｎ＋１、３３ａ〜３３ｎ＋１の導線抵抗をｒ１と
すると、電気等価回路は、図２（ａ）に示すものと抵抗
の個数のみ異なるが同様の形状と成る。
【００２５】したがって、図３の二次元ＰＬ−ＴＥＧに
あっても、図１の一次元ＰＬ−ＴＥＧと同様にず２の等
価回路から端子抵抗値を示す解析式に設計データのＲ１
〜Ｒｎ、ｒ１、及び測定値のＲａｂ'、Ｒｃｄ'に適用す
ると、Ｒｄとｘについて解が得られ、欠陥の抵抗値と位
置を知ることができる。
あっても、図１の一次元ＰＬ−ＴＥＧと同様にず２の等
価回路から端子抵抗値を示す解析式に設計データのＲ１
〜Ｒｎ、ｒ１、及び測定値のＲａｂ'、Ｒｃｄ'に適用す
ると、Ｒｄとｘについて解が得られ、欠陥の抵抗値と位
置を知ることができる。
【００２６】なお、図３の二次元ＰＬ−ＴＥＧにあって
は、導線パターンが隣接する折り返しの他の導線部分と
距離が近く、図３の３導線３２ｂ、３２ｃ、３３ｂに跨
る抵抗性欠陥３８ｂの場合においては、導線部分３２ｂ
と導線部分３２ｃに跨っている部分の欠陥抵抗値Ｒｄ
は、導線３２ｂ、３２ｃの導線抵抗値ｒ１が欠陥抵抗値
Ｒｄに比べて通常は十分小さいので、殆どの電流は導線
３２を流れるので、等価回路としては２導線間に抵抗性
欠陥３８ａのみが発生している場合と同じとなるので、
前述の一次元ＰＬ−ＴＥＧと同様にして、欠陥抵抗値Ｒ
ｄと位置ｘが導出できる。
は、導線パターンが隣接する折り返しの他の導線部分と
距離が近く、図３の３導線３２ｂ、３２ｃ、３３ｂに跨
る抵抗性欠陥３８ｂの場合においては、導線部分３２ｂ
と導線部分３２ｃに跨っている部分の欠陥抵抗値Ｒｄ
は、導線３２ｂ、３２ｃの導線抵抗値ｒ１が欠陥抵抗値
Ｒｄに比べて通常は十分小さいので、殆どの電流は導線
３２を流れるので、等価回路としては２導線間に抵抗性
欠陥３８ａのみが発生している場合と同じとなるので、
前述の一次元ＰＬ−ＴＥＧと同様にして、欠陥抵抗値Ｒ
ｄと位置ｘが導出できる。
【００２７】図示しないが、断線性欠陥が二次元ＰＬ−
ＴＥＧに発生した場合にも、一次元ＰＬ−ＴＥＧと同様
の等価回路が成立し、同じく設計データのＲ１〜Ｒｎ、
ｒ１から計算結果を得て、４端子間抵抗の測定値と比較
・照合して断線位置を判定できる。
ＴＥＧに発生した場合にも、一次元ＰＬ−ＴＥＧと同様
の等価回路が成立し、同じく設計データのＲ１〜Ｒｎ、
ｒ１から計算結果を得て、４端子間抵抗の測定値と比較
・照合して断線位置を判定できる。
【００２８】したがって、一次元ＰＬ−ＴＥＧと同様の
手順が適用できて、抵抗性欠陥Ｒｄとその位置ｘ、また
は断線欠陥の位置を求めることができる。
手順が適用できて、抵抗性欠陥Ｒｄとその位置ｘ、また
は断線欠陥の位置を求めることができる。
【００２９】
【発明の効果】以上、説明したように本発明による配線
欠陥評価用パターン（抵抗付き一次元ＰＬ−ＴＥＧ及び
抵抗付き二次元ＰＬ−ＴＥＧ）を半導体集積回路の基板
上に配置しておけば、前記ＴＥＧに配する抵抗素子の抵
抗値、導線の導線抵抗値などの設計データ、並びに４端
子の電気抵抗値の測定値を基に、欠陥の規模（抵抗値）
乃至は断線と前記欠陥の位置が算出・推定でる。 この
算出には、通常のコンピュータによる演算アプリ−ケー
ションによって行うことができるので、従来の各種顕微
鏡による画像的処理による検出に要する時間より１／１
０から１／１０００の時間で実施が可能となる。
欠陥評価用パターン（抵抗付き一次元ＰＬ−ＴＥＧ及び
抵抗付き二次元ＰＬ−ＴＥＧ）を半導体集積回路の基板
上に配置しておけば、前記ＴＥＧに配する抵抗素子の抵
抗値、導線の導線抵抗値などの設計データ、並びに４端
子の電気抵抗値の測定値を基に、欠陥の規模（抵抗値）
乃至は断線と前記欠陥の位置が算出・推定でる。 この
算出には、通常のコンピュータによる演算アプリ−ケー
ションによって行うことができるので、従来の各種顕微
鏡による画像的処理による検出に要する時間より１／１
０から１／１０００の時間で実施が可能となる。
【００３０】この算出された欠陥のデータを基に、半導
体集積回路の開発又は製造における評価が速やかに行え
て、半導体集積回路製造の歩留推定・決定が短時間にな
されるので、半導体集積回路製造プロセスのサイクルタ
イムを短縮できるという効果がある。
体集積回路の開発又は製造における評価が速やかに行え
て、半導体集積回路製造の歩留推定・決定が短時間にな
されるので、半導体集積回路製造プロセスのサイクルタ
イムを短縮できるという効果がある。
【図１】本発明の一実施形態の抵抗付き一次元ＰＬ−Ｔ
ＥＧの構成と欠陥が生じた状況を示す図。
ＥＧの構成と欠陥が生じた状況を示す図。
【図２】本発明の一実施形態の抵抗付き一次元ＰＬ−Ｔ
ＥＧの正常状態、及び欠陥を生じた場合の電気的等価回
路を示す図。
ＥＧの正常状態、及び欠陥を生じた場合の電気的等価回
路を示す図。
【図３】本発明の他の一実施形態の抵抗付き二次元ＰＬ
−ＴＥＧの構成と欠陥が生じた状況を示す図。
−ＴＥＧの構成と欠陥が生じた状況を示す図。
【図４】従来の一次元ＰＬ−ＴＥＧの構成と欠陥が生じ
た状況を示す図。
た状況を示す図。
【図５】従来の二次元ＰＬ−ＴＥＧの構成に（抵抗性）
欠陥が生じた状況を示す図。
欠陥が生じた状況を示す図。
１１ａ、１１ｂ、１１ｃ、１１ｄ、２１１ａ、２１１
ｂ、２１１ｃ、２１１ｄ、３１ａ、３１ｂ、３１ｃ、３
１ｄ、４１ａ、４１ｂ、４１ｃ、４１ｄ、５１ａ、５１
ｂ、５１ｃ、５１ｄ・・・端子、 １２、１３、２１２、２１３、３２、３３、４２、４
３、５２、５３・・・導線、 １５ａ、１５ｂ、１５ｃ、２１５ａ、２１５ｂ、２１５
ｃ、３５ａ〜５３ｎ・・・導線間に設けた抵抗素子、 １８、２２８、３８ａ、３８ｂ、４８、５８・・・抵抗
性欠陥 １９、２２９、４９・・・断線性欠陥
ｂ、２１１ｃ、２１１ｄ、３１ａ、３１ｂ、３１ｃ、３
１ｄ、４１ａ、４１ｂ、４１ｃ、４１ｄ、５１ａ、５１
ｂ、５１ｃ、５１ｄ・・・端子、 １２、１３、２１２、２１３、３２、３３、４２、４
３、５２、５３・・・導線、 １５ａ、１５ｂ、１５ｃ、２１５ａ、２１５ｂ、２１５
ｃ、３５ａ〜５３ｎ・・・導線間に設けた抵抗素子、 １８、２２８、３８ａ、３８ｂ、４８、５８・・・抵抗
性欠陥 １９、２２９、４９・・・断線性欠陥
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 4M106 AA01 AA07 AA11 AB12 AB15
BA14 CA14 DJ18 DJ20
5F033 HH04 HH08 HH11 UU03 UU04
VV09 VV12 XX37
5F038 AR06 AR13 AR19 DT10 DT12
EZ20
Claims (3)
- 【請求項１】 半導体ウェハー上に形成された互いほぼ
平行な一対の導線パターンと、これらの導線パターンの
端部にそれぞれ形成された端子パターンと、前記一対の
導線パターンの長手方向に沿って所定の間隔で離間した
複数位置に、これらの導線パターンを相互に接続するよ
うに形成された所定の抵抗値を有する複数の抵抗パター
ンとを備えたことを特徴とする半導体回路の配線欠陥評
価用パターン。 - 【請求項２】 前記複数の抵抗パターンは、前記端子パ
ターンおよび第１の抵抗パターン間の前記導線パターン
の抵抗値、この第１の抵抗パターンおよび隣接する第２
の抵抗パターン間の前記導線パターンの抵抗値が互いに
等しくなる、電気的等間隔距離に配置されていることを
特徴とする請求項１に記載の半導体回路の配線欠陥評価
用パターン。 - 【請求項３】 請求項１あるいは請求項２に記載された
半導体回路の配線欠陥評価用パターンを形成するステッ
プと、このパターンを構成する前記一対の導線パターン
の両端に設けられた４個の端子相互間の電気抵抗値を測
定する測定ステップと、前記評価用パターンの等価回路
により標準抵抗値を理論的に求める標準値算出ステップ
と、この標準値算出ステップで算出されたデータと前記
測定ステップで得られたデータとを比較して欠陥の大き
さと位置を判定する判定ステップとからなることを特徴
とする半導体回路の配線欠陥評価方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001327578A JP2003133385A (ja) | 2001-10-25 | 2001-10-25 | 半導体回路の配線欠陥評価用パターン及び評価方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001327578A JP2003133385A (ja) | 2001-10-25 | 2001-10-25 | 半導体回路の配線欠陥評価用パターン及び評価方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003133385A true JP2003133385A (ja) | 2003-05-09 |
Family
ID=19143786
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001327578A Pending JP2003133385A (ja) | 2001-10-25 | 2001-10-25 | 半導体回路の配線欠陥評価用パターン及び評価方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003133385A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005303162A (ja) * | 2004-04-15 | 2005-10-27 | Nec Electronics Corp | 検査回路およびそれを用いた検査方法、ならびに当該検査回路を含む半導体装置 |
| US7655481B2 (en) | 2005-01-14 | 2010-02-02 | Kabushiki Kaisha Toshiba | Method for manufacturing industrial products and combination of masks for manufacturing the same |
| CN102375092A (zh) * | 2010-08-05 | 2012-03-14 | 富士通株式会社 | 多层布线板和评估多层布线板的方法 |
-
2001
- 2001-10-25 JP JP2001327578A patent/JP2003133385A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005303162A (ja) * | 2004-04-15 | 2005-10-27 | Nec Electronics Corp | 検査回路およびそれを用いた検査方法、ならびに当該検査回路を含む半導体装置 |
| JP4727943B2 (ja) * | 2004-04-15 | 2011-07-20 | ルネサスエレクトロニクス株式会社 | 検査回路およびそれを用いた検査方法、ならびに当該検査回路を含む半導体装置 |
| US7655481B2 (en) | 2005-01-14 | 2010-02-02 | Kabushiki Kaisha Toshiba | Method for manufacturing industrial products and combination of masks for manufacturing the same |
| CN102375092A (zh) * | 2010-08-05 | 2012-03-14 | 富士通株式会社 | 多层布线板和评估多层布线板的方法 |
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