CN1327642C - 消除正交频分复用信号时频偏差影响的帧同步电路和方法 - Google Patents

Abstract

消除正交频分复用信号时频偏差的帧同步电路属于无线数字通信技术领域，其特征在于，它包括：本地参考共轭序列发生器、延迟共轭相关器、选择性合并器、峰值检测器。本地参考共轭序列发生器存储多个不同时延的本地参考序列样本的共轭值，分别与接收的OFDM数据序列进行相乘；延迟共轭相关器将相乘结果延迟取共轭后，与所述相乘结果再次相乘，二次相乘后的结果累加并进行平方求和；多个延迟共轭相关器的输出值进行选择性合并，选择最大值进行峰值检测，峰值的位置即为同步位置。由于采用了所述的并行延迟共轭相关的方法，该电路能够在频率同步和码元同步之前准确找到OFDM帧的位置，而不受系统频率偏差和采样时钟偏差的影响。

Description

消除正交频分复用信号时频偏差影响的帧同步电路和方法

技术领域

本发明涉及数字通信技术领域，特别是一种正交频分复用(OFDM)通信系统中用于消除信号载波频率偏差和采样时钟偏差(以下简称为时频偏差)影响的帧同步电路。

背景技术

正交频分复用(以下简称OFDM)是一种高效的宽带多载波传输技术，具有较高的频带利用率和出色的抗多径能力，适合于高速数据传输。目前，OFDM技术已经在不同通信系统中得到广泛应用，如欧洲数字电视广播标准DVB-T、无线局域网标准IEEE 802.11a和HiperLAN2、无线城域网标准IEEE 802.16a等。

在存在已知训练序列的通信系统中，帧同步往往是通过对训练序列的检测来实现的。为了简化电路设计和实现，通常采用相关检测的方法实现帧同步。即利用已知训练序列的相关特性，通过相关运算和峰值检测识别同步序列的起始时刻。但是，在接收机未建立任何同步的情况下，系统中存在的载波频率偏差和采样时钟偏差将会对相关检测产生较大的影响，严重时会导致相关检测失效。因而在一般的通信系统中，帧同步过程往往放在载波同步和码元定时同步之后完成。但对于具有突发通信性质的OFDM系统，如IEEE 802.11a而言，其帧同步需在载波同步和码元同步之前完成，即在存在载波频率偏差和采样时钟偏差的情况下建立帧同步。

发明内容

本发明设计了一种基于延迟共轭相关的并行帧同步检测电路，能够在载波同步和码元同步之前准确找到OFDM帧头的位置，而不受系统载波频率偏差和采样时钟偏差的影响。

本发明所述的延时共轭相关器输出的相关值为信号幅度的8次方，能提高峰值的检测概率。因此，所述的帧同步检测电路具有很强的抗干扰能力。此外，所述的帧同步检测电路还具有结构灵活、算法简单、易于在现场可编程逻辑阵列(FPGA)中实现等特点。

本发明的特征在于，它含有：

一个本地参考共轭序列发生器，由ROM构成，事先预存有训练序列的不同时延的本地参考序列样本的共轭值；

M+1个延迟共轭相关器，M为任意正整数，每个延迟共轭相关器有两个输入端：输入信号序列输入端和本地参考共轭序列输入端；所述的延迟共轭相关器含有：

第一组N-1个延时器，各延时一个采样间隔，依次与输入信号串接；

第一组N个乘法器，它们的第一个输入端分别与上述本地参考共轭序列发生器的信号输入端相连，它们的第二个输入端分别连接到输入信号序列以及第一组N-1个延时器的各输出端；

第二组N个延时器，它的输入端依次分别与第一组N个乘法器的输出端相连；

N个共轭器，它们各是一个电路，它们的各输入端依次分别与第二组N个延时器的输出端相连；

第二组N个乘法器，它们每个有两个输入端，各依次分别与第一组N个乘法器的输出端、N个共轭器的输出端相连；

一个加法器，它的N个输入端依次分别与第二组N个乘法器的输出端相连；

一个平方器，它的输入端与上述加法器的输出端相连；

一个选择性合并器，它的输入端与M+1个延时共轭相关器中平方器的互相关值输出端相连；

一个峰值检测器，它的输入端与选择性合并器的最大值输出端相连，并输出峰值位置，即帧同步位置。

本发明的特征还在于，选择性合并器含有：

第一比较器，它的M+1个数据输入端分别与上述M+1个延迟共轭相关器的输出端相连；

一个M+1选1选择器，它的M+1个数据输入端分别与上述M+1个延迟共轭相关器的输出端相连，它的选择控制输入端与上述第一比较器的比较结果输出端相连。

本发明的特征还在于，峰值检测器含有：

第二比较器，它的输入端与上述选择性合并器的输出端相连；

一个使能开关，它的数据输入端与选择性合并器的输出端相连，它的使能控制输入端与上述第二比较器的比较结果输出端相连。

本发明的特征还在于，它含有：

一个本地参考共轭序列发生器，由ROM构成，事先预存有训练序列的不同时延的本地参考序列样本的共轭值；

一个延时共轭相关器，它有两个输入端：输入信号序列输入端和本地参考共轭序列输入端，所述的相关器含有：

第一组N-1个延时器，各延时一个采样间隔，依次与输入信号串接；

第一组N个乘法器，它们的第一个输入端分别与上述本地参考共轭序列发生器的信号输入端相连，它们的第二个输入端分别连接到输入信号序列以及第一组N-1个延时器的各输出端；

第二组N个延时器，它的输入端依次分别与第一组N个乘法器的输出端相连；

N个共轭器，它们各是一个电路，它们的各输入端依次分别与第二组N个延时器的输出端相连；

第二组N个乘法器，它们每个有两个输入端，各依次分别与第一组N个乘法器的输出端、N个共轭器的输出端相连；

一个加法器，它的N个输入端依次分别与第二组N个乘法器的输出端相连；

一个平方器，它的输入端与上述加法器的输出端相连；

一个峰值检测器，它的输入端与延时共轭相关器中的平方器的互相关值输出端相连，并输出峰值位置，即帧同步位置。

附图说明

图1是本发明所述的OFDM帧同步检测电路的结构示意图。

图2是本发明所述的延迟共轭相关器实现方式的结构示意图。

图3是本发明所述的选择性合并器实现方式的结构示意图。

图4是本发明所述的峰值检测器实现方式的结构示意图。

图5是本发明所述的并行帧同步检测方法的操作流程图。

图6是本发明所述的延迟共轭相关值计算方法的操作流程图。

具体实施方式：

根据本发明的一个方面，提供一种基于延迟共轭相关的OFDM帧同步检测电路(参见附图1)，其并行的分支路数为M+1，M为任意正整数。M+1路并行帧同步检测电路包括：一个本地参考共轭序列发生器，用于产生训练序列的不同时延的本地参考序列样本的共轭值；M+1个延迟共轭相关器，用于计算本地参考共轭序列样本值与输入信号序列之间的延迟共轭相关值；一个选择性合并器，用于从M+1个延迟共轭相关器输出的相关值中选择最大值；一个峰值检测器，用于对选择的最大值进行峰值检测，并输出峰值位置作为OFDM帧同步的位置。

本发明所述的每个延迟共轭相关器的实现方式(参见附图2)包括：2N-1个延时器(N为训练序列的长度，即本地参考共轭序列的长度)，其中第一组的N-1个延时器用于依次将输入信号序列延时1个采样间隔，第二组的N个延时器用于将第一组乘法器输出的N个结果分别延时n₀个采样间隔，n₀为正整数；2N个乘法器，分为第一组和第二组，每组包括N个乘法器，分别用于进行复数乘法运算；N个共轭器，分别用于将输入值取共轭；一个加法器，用于进行复数加法运算；以及一个平方器，用于进行复数平方运算。

本发明所述的选择性合并器的实现方式(参见附图3)包括一个比较器和一个M+1选1选择器，其中，比较器器检测多路信号序列的最大值；M+1选1选择器根据比较结果从多路信号序列中取出数值最大的一路。

本发明所述的峰值检测器的实现方式(参见附图4)包括一个比较器和一个使能开关，其中，比较器器用于判决信号中的峰值位置；使能开关根据比较结果控制信号峰值通过。

根据本发明的另一个方面，提供一种消除OFDM信号时频偏差影响的并行帧同步检测方法(参见附图5)。所述方法包括以下步骤：首先，由本地参考共轭序列发生器产生时间域内的不同时延的本地参考共轭序列样本值；然后，由M+1路延迟共轭相关器分别并行计算本地参考共轭序列与输入信号序列的延迟共轭相关值；接着，由选择性合并器从M+1路延迟共轭相关器输出的相关值中选择最大值；最后，由峰值检测器对选择性合并器所选择的最大值进行峰值检测，当峰值出现时，输出峰值的位置作为帧同步的位置。

本发明还提供一种计算本地参考共轭序列与输入信号序列的延迟共轭相关值的方法(参见附图6)。所述的计算方法包括以下步骤：首先，由第一组N-1个延时器依次将输入信号序列延时1个单位；接着，由第一组N个乘法器将本地参考共轭序列的第1至第N个样本值分别与延时0至延时N-1单位的输入信号序列相乘；然后，将上述N个乘法结果分别延时一个特定的单位，再对延时后的结果求共轭值；接着，由第二组N个乘法器将第一组乘法器的N个结果分别与上述N个共轭值相乘；然后，由加法器对第二组乘法器的N个结果进行累加求和运算；最后，由平方器对上述求和结果进行平方运算，得到本地参考共轭序列与输入信号序列的延迟共轭相关值。

本发明所述的帧同步检测电路的并行分支路数M可根据实现复杂度自由增减处理路径。也可以采用一路分支，此时可以不需要选择性合并器，而采用一个本地参考共轭序列发生器、一个延迟共轭相关器、以及一个峰值检测器组成完整的帧同步检测电路。

通过下面结合附图对本发明所述的OFDM帧同步检测电路及其实现方法的实施例进行详细描述，可以更好地理解本发明的其它目的、特性和优点。

参考图1描述本发明所提出的OFDM帧同步检测电路。图1所示的是M+1路并行OFDM帧同步检测电路，它包括：一个本地参考共轭序列发生器102，用于产生训练序列的不同时延的本地参考序列样本的共轭值；M+1个延迟共轭相关器1010至101M，用于计算本地参考共轭序列样本值与输入信号序列的延迟共轭相关值；一个选择性合并器103，用于从M+1个延迟共轭相关器输出的相关值中选择最大值；一个峰值检测器104，用于对选择性合并器103所选择的最大值进行峰值检测，并输出峰值位置作为帧同步的位置。设发射机发送的已知训练序列的频域值为A(k)，k＝0，1...N-1，相应的时域值为a(m)，m＝0，1...N-1，其对应的共轭值为a^*(m)，m＝0，1...N-1，N为训练序列的长度。本地参考共轭序列发生器102提供M+1组不同时延的本地参考样本的共轭值a^*(m)，a^*(m-1/(2M))，a^*(m-2/(2M))，...a^*(m-M/(2M)。上述a^*(m-i/(2M))是a(m-i/(2M))的共轭值，而a(m-i/(2M))，i＝0，1...M序列则可通过对频域值A(k)进行快速傅里叶变换(FFT)而获得，即 $a(m-i/\left(2M\right))=\mathrm{FFT}[A\left(k\right)\·\exp \left(\mathrm{j\π}\frac{k}{N}\frac{i}{M}\right)],i=\mathrm{0,1}\·\·\·M.$ 这些本地参考共轭样本a^*(m-i/(2M))是固定序列，因此可以事先生成并放置在ROM中，在需要时从ROM中读出；也可通过直接计算动态生成。显然，利用ROM生成的方法更高效、可节省计算时间。

作为一个特例，本发明所述帧同步检测电路的并行分支路数可为1。此时可不需选择性合并器103，而采用一个本地参考共轭序列发生器102、一个延迟共轭相关器1010、以及一个峰值检测器104组成完整的帧同步检测电路。在这种情况下，本地参考共轭序列发生器102选用的是没有延时的训练序列样本的共轭值a^*(m)，m＝0，1...N-1，而延迟共轭相关器1010的输出直接和峰值检测器103的输入相连。峰值检测器103输出峰值位置，作为正确的帧同步位置。

下面参考图2描述本发明所提出的延迟共轭相关器的一个实施例。如图2所示，所述的延迟共轭相关器包括2N-1个延时器，包括第一组延时器2012至201N，以及第二组延时器2111至211N，分别用于将输入值进行特定间隔的时延；2N个乘法器，包括第一组乘法器2021至202N，以及第二组乘法器2121至212N，分别用于进行复数乘法运算；N个共轭器2031至203N，分别用于将输入值取共轭；一个加法器2040，用于进行加法运算；以及一个平方器2050，用于进行平方运算。其中，第一组延时器2012至201N用于依次将输入信号序列延时1个采样间隔；第一组乘法器2021至2022用于将本地参考共轭序列的第1至第N个样本值分别与延时0至延时N-1采样间隔的输入信号序列相乘；第二组延时器2111至211N用于将上述N个乘法结果分别延时n₀个采样间隔；共轭器2031至203N用于对上述延时后的结果分别求共轭值；第二组乘法器2121至212N用于将第一组乘法器的结果分别与上述N个共轭值相乘；加法器204用于对第二组乘法器的结果进行求和运算；平方器205用于对上述求和结果进行平方运算，得到所需的延迟共轭相关值。

下面参考图3描述本发明所提出的选择性合并器的一个实施例。如图3所示，本发明所述的选择性合并器的包括一个比较器301和一个M+1选1选择器302，其中，比较器器检测多路信号序列的最大值；M+1选1选择器根据比较结果从多路信号序列中取出数值最大的一路。

下面参考图4描述本发明所提出的峰值检测器的一个实施例。如图4所示，本发明所述的峰值检测器包括一个比较器401和一个使能开关402，其中，比较器器用于判决信号中的峰值位置；使能开关根据比较结果控制信号峰值通过。

下面参考图5描述本发明所述的OFDM帧同步检测方法。如图5所示，所述的M+1路OFDM帧同步检测方法包括以下步骤：首先，在步骤S501，由本地参考共轭序列发生器102产生时间域内的不同时延的本地参考共轭序列样本值；然后，在步骤S5020至步骤S502M，由M+1路延迟共轭相关器1010至101M分别并行计算本地参考共轭序列与输入信号序列的延迟共轭相关值；接着，在步骤S503，由选择性合并器103从M+1路延迟共轭相关器输出的相关值中选择最大值；最后，在步骤S504，由峰值检测器104对选择性合并器所选择的最大值进行峰值检测，当峰值出现时，输出峰值的位置作为帧同步的位置。

下面参考图6描述本发明所述的本地参考共轭序列与输入信号序列的延迟共轭相关值的计算方法。如图6所示，所述计算方法包括以下步骤：首先，在步骤S6012至步骤S601N，由延时器2012至201N依次将输入信号序列延时1个采样间隔；然后，在步骤S6021至步骤S602N，由第一组乘法器2021至202N将本地参考共轭序列的第1至第N个样本值分别与延时0至延时N-1采样间隔的输入信号序列相乘；接着，在步骤S6111至步骤S611N，由延时器2111至211N将上述N个乘法结果分别延时n₀个采样间隔；接着，在步骤S6031至步骤S603N，由共轭器2031至203N对上述延时后的结果分别求共轭值；然后，在步骤S6121至步骤S612N，由第二组乘法器2121至212N将第一组乘法器的N个结果分别与上述N个共轭值相乘；接着，在步骤S604，由加法器204对第二组乘法器的N个结果进行累加求和运算；最后，在步骤S605，由平方器205对上述求和结果进行平方运算，得到所需的延迟共轭相关值。

Claims (4)

1.消除正交频分复用信号时频偏差影响的帧同步检测电路，其特征在于，在FPGA上实现，它含有：

一个本地参考共轭序列发生器，由ROM构成，事先预存有训练序列的不同时延的本地参考序列样本的共轭值；

M+1个延迟共轭相关器，M为任意正整数，每个延迟共轭相关器有两个输入端：输入信号序列输入端和本地参考共轭序列输入端；所述的延迟共轭相关器含有：

第一组N-1个延时器，各延时一个采样间隔，依次与输入信号串接；

第一组N个乘法器，它们的第一个输入端分别与上述本地参考共轭序列发生器的信号输入端相连，它们的第二个输入端分别连接到输入信号序列以及第一组N-1个延时器的各输出端；

第二组N个延时器，它的输入端依次分别与第一组N个乘法器的输出端相连；

N个共轭器，它们各是一个电路，它们的各输入端依次分别与第二组N个延时器的输出端相连；

第二组N个乘法器，它们每个有两个输入端，各依次分别与第一组N个乘法器的输出端、N个共轭器的输出端相连；

一个加法器，它的N个输入端依次分别与第二组N个乘法器的输出端相连；

一个平方器，它的输入端与上述加法器的输出端相连；

一个选择性合并器，它的输入端与M+1个延时共轭相关器中平方器的互相关值输出端相连；

一个峰值检测器，它的输入端与选择性合并器的最大值输出端相连，并输出峰值位置，即帧同步位置。

2.如权利要求1所述的消除正交频分复用信号时频偏差影响的帧同步检测电路，其特征在于，选择性合并器含有：

第一比较器，它的M+1个数据输入端分别与上述M+1个延迟共轭相关器的输出端相连；

一个M+1选1选择器，它的M+1个数据输入端分别与上述M+1个延迟共轭相关器的输出端相连，它的选择控制输入端与上述第一比较器的比较结果输出端相连。

3.如权利要求1所述的消除正交频分复用信号时频偏差影响的帧同步检测电路，其特征在于，峰值检测器含有：

第二比较器，它的输入端与上述选择性合并器的输出端相连；

一个使能开关，它的数据输入端与选择性合并器的输出端相连，它的使能控制输入端与上述第二比较器的比较结果输出端相连。

4.消除正交频分复用信号时频偏差影响的帧同步电路，其特征在于，它含有：

一个本地参考共轭序列发生器，由ROM构成，事先预存有训练序列的不同时延的本地参考序列样本的共轭值；

一个延时共轭相关器，它有两个输入端：输入信号序列输入端和本地参考共轭序列输入端，所述的相关器含有：

第一组N-1个延时器，各延时一个采样间隔，依次与输入信号串接；

第一组N个乘法器，它们的第一个输入端分别与上述本地参考共轭序列发生器的信号输入端相连，它们的第二个输入端分别连接到输入信号序列以及第一组N-1个延时器的各输出端；

第二组N个延时器，它的输入端依次分别与第一组N个乘法器的输出端相连；

N个共轭器，它们各是一个电路，它们的各输入端依次分别与第二组N个延时器的输出端相连；

第二组N个乘法器，它们每个有两个输入端，各依次分别与第一组N个乘法器的输出端、N个共轭器的输出端相连；

一个加法器，它的N个输入端依次分别与第二组N个乘法器的输出端相连；

一个平方器，它的输入端与上述加法器的输出端相连；

一个峰值检测器，它的输入端与延时共轭相关器中的平方器的互相关值输出端相连，并输出峰值位置，即帧同步位置。

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