CN1327261A - 改进工艺窗口制作全自对准薄膜场效应晶体管的方法 - Google Patents

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Abstract

在半导体器件突起区域开孔抗蚀剂的方法包括:在沟道绝缘层上制作导电层形成突起部分,沟道绝缘层与栅电极对准;形成光致抗蚀剂层,用灰度光掩模图形化光致抗蚀剂减少突起部分上光致抗蚀剂的曝光量,使在突起部分上面导电层上的光致抗蚀剂厚度在显影后小于周围区域光致抗蚀剂的厚度。腐蚀光致抗蚀剂,使之减薄,在光致抗蚀剂中形成直达导电层的间隙,但其他部分的光致抗蚀剂仍保留,腐蚀导电层形成与沟道绝缘层自对准的源漏电极。

Description

改进工艺窗口制作全自对准薄膜场效应晶体管的方法
本发明涉及到薄膜场效应晶体管(TFT)，更确切地说是涉及到器件制作方法，这种器件的源/漏(S/D)接触与栅极是自对准的，栅极与沟道绝缘层也是自对准的，利用对工艺的简单修改可使这种自对准器件的生产时间减至最少，成本降至最低。
在常规的交错反型背栅薄膜晶体管(TFT)中，如有源矩阵显示器件所用，所有TFT的源电极和漏电极都是用表面各个角上的对准标记来全面对准的。这样的系统具有有限的精度，所以在下面的栅电极与源/漏接触(S/D接触或电极)间有对准偏移。由于S/D接触不是自对准的，在掩模平面处的这种偏移通常使重叠的程度增大。由于增大了器件的源-漏与栅(S/D-G)间的电容，又使有源矩阵显示器件象素引线电压(ΔVp)增大，因而是不希望的。
引线电压是因象素TFT为象素充电后回到其关态时储存于TFT源-栅(S-G)电容(Cgs)中的电荷引起的。这个ΔVp偏移必须用有源矩阵设计中包含的钝化元件(储能电容)与适当的电子学驱动方案相结合来加以补偿。有源矩阵上的任何S/D对准偏移都可导致ΔVp的不完全补偿，因而在完成显示时产生人为的痕迹。
由于源/漏接触不是自对准的，在掩模设计中将沟道绝缘层上的重叠量增大，以保证即使在对准误差最坏的情形下也能有适当的重叠。这是不希望的，不仅是因为增大了引线电压，也是因为使器件的沟道长度处于下限。非常希望生产的TFT由于较高的驱动电流而具有较短的沟道长度，高驱动电流减少了高分辨和大量图象内容显示所需的充电时间。
一种使TFT源和漏接触与栅极自对准的方法，以前由美国专利Nos.5,156,986和5,340,758，以及1999年9月30日申请的题为“METHODFOR FABRICATING SELF-ALIGNED THIN-FILM TRANSISTORSTO DEFINE A DRAIN ANDSOURCE IN A SINGLEPHOTOLITHOGRAPHIC STEP”，U.S.序号09/410,280的共同受让的公开所描述，在这里引入作为参考，是使在源-漏金属化层上的平面化或半平面化层与栅极金属和/或上沟道绝缘层形貌相结合。均匀地除去一部分平面化层，露出部分金属化层，它基本上与栅极金属形貌对准，然后腐蚀这个露出的部分，制成自对准源和漏电极。这种方法的工艺窗口不如保守的考虑所希望的那样宽，因为，一般说来，施加的抗蚀剂不是理想的平面，用于减薄抗蚀剂的工艺也不是理想地均匀，而且沟道上的抗蚀剂厚度在某种程度上依赖于所确定部件的纵横比。
另一种使源和漏的形貌特征隔开的方法在于减薄TFT沟道区的抗蚀剂，这已在C.W.Han et al.，“A TFT manufactured by 4 masksprocess with new photolithography”，Asia Display’98 PP.1109-1112(1998)中作了描述。在此工作中是用灰度掩模进行曝光来使沟道部分的抗蚀剂减薄的，灰度掩模限制了沟道区的曝光剂量，这样，这部分的抗蚀剂只有一部分在显影时被除去，与此成对照，对于使用正性抗蚀剂的情形，那些没有受到曝光或受到全部剂量曝光的区域，其抗蚀剂厚度分别大于沟道区或是没有剩余的抗蚀剂。然而，在此情形下，灰度曝光用于：a)制作背沟道腐蚀(BCE)型TFT的有源a-Si岛，而且，经下面的工序只除去沟道的薄抗蚀剂层，b)确定沟道截口来确定源和漏接触。这样，就在单一光刻工序中做出了有源岛和沟道截口，简化了工艺。然而，这样制作的TFT没有具体用到栅电极的形貌，而且由于TFT是BCE型的，没有上沟道绝缘层可用来另外增添形貌特征。因此所述的TFT不是自对准的，不具有上述自对准的优点。
所以，有必要制作全自对准，如，具有自对准S/D接触以及与栅电极自对准的沟道绝缘层，以减少或消除上面综述的问题。除了降低S/D-G电容和改善象素充电均匀性外，制成短沟道的TFT也是所希望的，因为沟道较短，可有较大的驱动电流用于象素充电，因而充电时间较短，这对于高分辨、高性能的有源矩阵显示器件是很重要的。
按照本发明，提供了改进薄膜晶体管制作工艺的方法。一种改进是用栅电极作背面曝光使沟道区与栅电极自对准，然后利用沟道绝缘层的形貌，在源和漏金属化层上形成部分平面化的光致抗蚀剂层，对普通的光掩模加以改进，使之包含与沟道绝缘层形貌重叠的灰度级区，用以限定光致抗蚀剂来腐蚀源和漏金属化层，并在腐蚀源和漏金属化层之前均匀地腐蚀抗蚀剂来制作全自对准TFT。选择灰度级掩模区的密度和抗蚀剂的腐蚀量，使得经充分曝光由显影液除去的抗蚀剂厚度以及腐蚀掉的抗蚀剂厚度，超过沟道绝缘层和栅极金属形貌上的抗蚀剂厚度，但又小于沟道绝缘层形貌区以外的抗蚀剂厚度。由于沟道绝缘层具有锥形边缘，抗蚀剂的这两个厚度间就有一个过渡区，源和漏接触在栅电极上重叠的距离取决于实际除去的抗蚀剂厚度和沟道绝缘层边缘与栅极金属间的距离。改变工艺条件可以改变这两个距离。增加均匀腐蚀步骤可使由掩模灰度区的曝光和密度确定的工艺窗口有效地拓宽，因为这消除了沟道区曝光不足的损失。这样的工艺过程可选择得更保守一些，因为，显影后在沟道区留下的抗蚀剂因联合使用形貌和灰度曝光而比别处留下的抗蚀剂显著地薄，因此均匀腐蚀抗蚀剂的时间要比只利用形貌时短。
按照本发明，在半导体器件的突起区域上开孔抗蚀剂的方法包括：在沟道绝缘层上制作导电层以形成突起部分，其高度高于基本上为平面的周围区域，沟道绝缘层与栅电极对准；在突起部分和周围区域上施加光致抗蚀剂层，并用灰度光掩模对光致抗蚀剂曝光以减少突起部分的光致抗蚀剂曝光量，使得光致抗蚀剂显影后，突起部分的光致抗蚀剂厚度小于周围区域中的光致抗蚀剂厚度。然后腐蚀减薄光致抗蚀剂，使在突起部分的光致抗蚀剂中形成直达导电层的间隙，按照光致抗蚀剂腐蚀导电层，形成与沟道绝缘层自对准的源和漏电极。
本发明的这些和其他目的、特点和优点从下面对例举的实施方案的详细描述中可以看得更清楚，对这些实施方案要结合附图来阅读。
在下面的优选实施方案描述中将参照以下各图来对本发明进行详细描述，其中：
图1A是沿图1B的1A-1A线截取的截面图，表示按照本发明部分加工的薄膜晶体管，是在衬底上制作了栅电极；
图1B是图1A部分加工的薄膜晶体管的俯视图，表示按照本发明制作了栅电极的衬底；
图2是图1A薄膜晶体管的截面图，表示按照本发明制作的第一介电层、半导体层、第二介电层和光致抗蚀剂层；
图3是图2薄膜晶体管的截面图，表示按照本发明用栅电极做掩模进行背面曝光与用掩模进行正面曝光相结合而在光致抗蚀剂上刻图形。
图4A是沿图4B的4A-4A线截取的图3薄膜晶体管的截面图，表示按照本发明腐蚀第二介电层形成的自对准上绝缘层部分(Istop)；
图4B是象素(为清楚起见带有可见的栅极线)的俯视图，表示按照本发明腐蚀第二介电层形成的自对准上绝缘层部分(Istop)；
图5是图4A薄膜晶体管的截面图，表示按照本发明淀积的掺杂半导体层和导体层；
图6A是沿图6B的6A-6A线截取的图5薄膜晶体管的截面图，表示按照本发明淀积的第二光致抗蚀剂层；
图6B是图6A的象素(为清楚起见带有可见的栅极线)俯视图，表示淀积的第二光致抗蚀剂层以及用与自对准上绝缘层部分重叠的灰度掩模刻图形，其中只示出灰度掩模的位置而没有所得的光致抗蚀剂图形；
图7是图6A薄膜晶体管的截面图，表示按照本发明用灰度掩模曝光的第二光致抗蚀剂层；
图8是图7薄膜晶体管的截面图，表示按照本发明用灰度掩模曝光显影后减薄的第二光致抗蚀剂层；
图9是图8薄膜晶体管的截面图，表示按照本发明用均匀腐蚀减薄的第二光致抗蚀剂层，以露出自对准上绝缘层上面的导体；
图10A是沿图10B的10A-10A线截取的薄膜晶体管截面图，表示按照本发明用来腐蚀导体和掺杂半导体层后除去第二光致抗蚀剂层；
图10B是图9的象素(为清楚起见带有可见的栅极线)俯视图，表示按照本发明用来腐蚀导体和掺杂半导体层图形后除去第二光致抗蚀剂层；
图11是图6A薄膜晶体管的截面图，表示按照本发明用灰度掩模曝光的第二光致抗蚀剂层；
图12是图11薄膜晶体管的截面图，表示按照本发明用灰度掩模对抗蚀剂显影后减薄的第二光致抗蚀剂层，以露出自对准上绝缘层上面的导体；
图13是图12薄膜晶体管的截面图，表示按照本发明用来腐蚀导体和掺杂半导体层后除去第二光致抗蚀剂层；
图14说明灰度级图形及其细节，其细节不能由本发明所用的曝光工具一一分辨。
本发明涉及到薄膜场效应晶体管(TFT)，更确切地说是涉及到三层型TFT器件的制作方法，这种器件的源/漏(S/D)接触与栅极是自对准的，利用对工艺的简单修改可使这种自对准器件的生产时间减至最少，成本降至最低。本发明包括制作全自对准TFT的方法。全自对准是指沟道绝缘层与栅电极自对准以及源和漏接触(S/D接触)与沟道绝缘层(因而与栅电极)自对准。这些方法的基础是将栅电极和沟道绝缘层的形貌与源/漏光致抗蚀剂涂层的部分平面化相结合。这就使得在沟道绝缘层上的源/漏金属化层上面的抗蚀剂层变薄。
在一个优选实施方案中，将限定源和漏金属化层腐蚀的光致抗蚀剂所用的光掩模改进为包含一灰度级区，此区域与沟道绝缘层的形貌重叠。选择灰度级掩模区的密度来除去(在显影后)重叠存在有自对准绝缘层的那部分区域的抗蚀剂。在另一个实施方案中，用灰度掩模或灰度级掩模对抗蚀剂曝光，使得显影后源/漏金属化层其他部分的抗蚀剂厚度厚于沟道绝缘层和栅极金属层形貌处的抗蚀剂厚度。然后用等离子体腐蚀步骤除去自对准绝缘层区域的抗蚀剂。
在优选实施方案中，使用将灰度级掩模与等离子体腐蚀法相结合的方法。与单独使用一种工艺方法相比，使用这两种方法可增大工艺窗口。使用抗蚀剂腐蚀工艺，可因不同的形貌、器件沟道长度以及阵列区与阵列区外各个区域的不同安排而引起困难。这些变化导致在不同的器件不同区域的沟道绝缘层上，抗蚀剂有不同的剩余厚度。这就使得难于找到优选的抗蚀剂厚度，以在一次腐蚀中对所有区域都得到良好的结果。使用灰度级掩模工艺，需要严格控制光致抗蚀剂厚度、曝光剂量以及显影过程，以显影掉适当量的抗蚀剂。除去过多的抗蚀剂可引起器件开路，而除去过少的抗蚀剂可引起器件短路。
现在参见各个附图，在这些图中相同的数字代表相同或相似的部分，先从图1A和1B开始，图中描述了象素单元的部分加工晶体管的截面图，是在第一掩蔽工序，即在衬底12上确定了栅电极10之后。衬底12最好包括透明材料，如玻璃、石英或塑料。栅电极10是由淀积金属或导体并通过光刻图形化制成的。栅电极10最好由不透明材料制成，可为一种金属的单导电层如铬(Cr)、钨(W)、铝(Al)、铜(Cu)以及其他导电性相当的导体，也可为复盖或包层的多层金属结构如铬在铝上和/或下(Cr/Al)、钼在铝上和/或下(Mo/Al)、以及其他类似o导体，还可为合金结构如包括铝中含百分之几的铌等。栅电极10最好包含锥形边缘以增加叠置材料的覆盖台阶。
参见图2，形成了三层结构，包括介电层14、半导体层16和介电层18。介电层14和18不必为相同材料。介电层14和18可包括，例如，氮化硅、氧化硅、氮氧化硅、氧化铝、氧化钽、等离子体淀积或反应溅射的氧化硅(SiOx)、旋转涂敷玻璃(spin-on-glass)、有机材料如聚酰胺或BCB、或高k值介电材料如氧化钡锶钛(BST)、氧化钡锆钛(BZT)、以及五氧化钽或其组合。介电层14和18每个都可包含多层，如，SiNx、SiNx/SiOy、SiNx/SiOy/SiNx。这些层可用阳极氧化和/或等离子体增强化学气相淀积(PECVD)、电子回旋共振CVD、激光辅助CVD或溅射法来制备。半导体层16可包括非晶硅(a-Si或a-Si：H)、多晶硅或其他半导体材料层以形成晶体管的电流沟道。在介电层18上形成光致抗蚀剂层20。光致抗蚀剂层可包括光致图形聚酰亚胺或自组织单层(也称为SAM)。
参见图3，光致抗蚀剂层20(例如正性抗蚀剂，其未曝光部分保留下来)以栅电极10作掩模由背面(箭头“A”方向)进行紫外线曝光。抗蚀剂20的二次曝光也是用掩模(未示出)由上边(与箭头“A”相反方向)进行的，以除去栅电极10上面一些区域的抗蚀剂，这些区域抗蚀剂下面的绝缘层是不要保留的。接着进行光致抗蚀剂20的显影而得到图3的结构。光致抗蚀剂与栅电极10边缘的距离可由抗蚀剂在紫外线中进行背面曝光的时间来控制。余下的光致抗蚀剂是优先与栅电极10对中的。
参见图4A和4B，腐蚀介电层18，留下与栅电极10对中的介电层18的一部分19。部分19可称为沟道绝缘层、Istop或上绝缘层。部分19最好包含锥形边缘。图4B表示部分19被腐蚀后象素单元8的俯视图。为清楚起见，当看不到半导体层16和介电层14时，示出了栅极线22。注意，由于是背面曝光，沟道绝缘层19是与栅电极10自对准的。
参见图5，淀积掺杂半导体层24。半导体层24可包括重掺杂非晶硅、微晶硅或多晶硅。层24最好为n+掺杂；然而，也可进行p型掺杂。层24可用等离子体增强化学气相沉积(PCVD)工艺来进行等离子体淀积。层24在部分19边缘之外与层16接触。在掺杂半导体层24上淀积导电层28。导电层28可包括氧化铟锡(ITO)或氧化铟锌(IZO)、铝、铝合金、包层铝、钼、铬、钼-钨、和/或铜。导体28可溅射在掺杂层24上。导体28可包含多个导电层，例如Mo/Al/Mo夹层结构(如Mo包Al)或相当的导电材料。
参见图6A，淀积光致抗蚀剂层30，它可包括光致图形聚酰亚胺或自组织单层。光致抗蚀剂层30可旋转涂敷在导体层表面上。在Istop层19上抗蚀剂30较薄，因为这个结构比周围区域升高了。
参见图7，光致抗蚀剂层30经上掩模31用紫外线曝光，接着进行显影而留下源/漏32(其间没有间隙)、信号线34(或数据线)、电容电极图形36以及可以是部分有源矩阵显示器件的所有其他器件的抗蚀剂图像或图形，如图6B所示。按照本发明，掩模31包括灰度或灰度级掩模部分33，它与Istop层或上绝缘层19重叠。有利的是，由于减小了Istop层19上光致抗蚀剂层的厚度，掩模部分33与Istop层19间不需要精细地对准。在一个实例中，灰度级掩模部分33在Istop层19的每一侧扩展出约2μm。
灰度部分33用来在选定的部位，如在栅极导电层10上减少抗蚀剂30的曝光。这样，抗蚀剂30被曝光使得足以除去其在栅极导电层上的部分厚度，但又没有曝光得足以在显影后由栅极导电层10上的层28全部除去抗蚀剂30，如图8所示。
参见图9，对刻有图形的抗蚀剂图像进行腐蚀，这样在除去其他部分的抗蚀剂之前，完全除去叠在部分19上面的层28上的抗蚀剂。这种均匀腐蚀或等离子体灰化使所有图形部分，如源/漏图形32、数据线图形34、电容电极图形36等减薄(见图6B)。由于在部分19(Istop)上面的层28上的光致抗蚀剂层30，部分地因为灰度曝光而较薄，在较短时间内在此区域实现穿通，因而在光致抗蚀剂30中形成了一个间隙40。这一穿通有利地提供在所需的部位(亦即，在Istop层19上的导电层28上)。
注意，即使从沟道绝缘层19锥形侧面上的导电层28上除去一些抗蚀剂也是可以接受的。导电层28和半导体层24在沟道绝缘层19上不能形成电连接，半导体层24沿沟道绝缘层19的锥形边缘部分向上延伸一些(如图10A所示)。
在一优选实施方案中，用纯氧作非选择性腐蚀，这对其他金属、半导体和绝缘材料的侵蚀或损伤最小。其他实施方案可包括氧与惰性气体如Ar或He按比例混合，或使用其他含氧气体如氧化亚氮(N2O)。用灰度掩模便于使栅极导体10上面的层28上的抗蚀剂30减薄，这样就大大扩大了制作自对准源/漏接触的工艺窗口。
参见图10A和10B，按照抗蚀剂图形腐蚀导体层28和掺杂半导体层24，这样就制成了漏电极42和源电极44，并且是与栅电极10对准的(由于部分19也是与电极10自对准的)，从而制成了全自对准TFT。信号线(数据线)50、电容电极52以及所有其他器件都可同时形成。在优选实施方案中层28是用湿法腐蚀工艺进行腐蚀的。在一个实施方案中，用已知为PAN腐蚀液的磷酸、醋酸和硝酸的混合液腐蚀铝、铝合金和金属钼。层24和16最好用干法进行腐蚀。然后除去抗蚀剂30。现在如技术上所知那样继续进行下面的工艺。
现在来描述将S/D接触与沟道绝缘层(Istop)自对准的另一种方法。在此实施方案中，用灰度级掩模从Istop层上面的导体上除去抗蚀剂。这个方法包括参照图1A～6A所阐述的步骤。
参见图11，光致抗蚀剂130经上掩模131进行紫外线曝光，接着显影，留下源和漏32(其间有一间隙)、信号线34(或数据线)、电容电极图形36以及可以是有源矩阵显示器件一部分的所有其他器件的抗蚀剂图像或图形，如图6B所示。按照本发明，掩模131包括与Istop层19重叠的灰度或灰度级掩模部分133。
有利的是，由于减薄了Istop层19上的光致抗蚀剂层厚度，无须在掩模部分133与Istop层19间进行精细对准。在一个实例中，灰度级掩模部分133在Istop区19的每一侧扩展出约2μm。
灰度部分133用来在选择的部位，如在Istop层19上，减少抗蚀剂130的曝光。这样，抗蚀剂130被充分曝光以在其显影期间从Istop层19上面的层28上除去全部厚度的抗蚀剂130，如图12所示。这样，刻有图形的抗蚀剂图像被曝光，使得显影后在别处的抗蚀剂被除去前完全除去在Istop层19上面的层28上的抗蚀剂。
参见图13，按照抗蚀剂图形腐蚀导体层28和掺杂半导体层24，这样就形成了漏电极42和源电极44，并且是与栅电极10对准的(由于部分19也是与栅电极10对准的)，从而制成了全自对准TFT。可同时制成信号线(数据线)50、电容电极52以及所有其他器件(如，见图10B)。在优选实施方案中，用已知为PAN腐蚀液的磷酸、醋酸和硝酸的混合液腐蚀铝、铝合金和金属钼。层24和16最好用干法进行腐蚀。然后除去抗蚀剂130。注意，即使从沟道绝缘层19锥形侧面上的导电层28上除去一些抗蚀剂也是可以接受的。导电层28和半导体层24在沟道绝缘层19上不能形成电连接，半导体层24沿沟道绝缘层19的锥形边缘部分向上延伸一些(如图13所示)。现在如技术上所知那样继续进行下面的工艺。
按照本发明，可在显示器件的不同区域及对不同的器件，使用具有不同灰度级掩模区的灰度级曝光和用或不用等离子体腐蚀或灰化，来补偿在沟道绝缘层上面的导体上剩余抗蚀剂厚度的差别。灰度级掩模区的密度可以调节，使得在光刻工艺后在沟道绝缘层(Istop)上留下薄的且厚度几乎不变的光致抗蚀剂层，然后用等离子体腐蚀除去之。因光刻后在沟道绝缘层上留下了薄的抗蚀剂层，光刻工艺只是改变这一层的厚度而不会引起器件失效。
光刻工艺是复杂的，与许多相关的工艺步骤有关，一般是对产量和线宽控制进行优化，而等离子体腐蚀是可简单重复的步骤，易于用来实现必要的工艺控制。必要时用此办法可度量沟道绝缘层上的剩余光致抗蚀剂厚度，并调整腐蚀过程使之只除去适当量的抗蚀剂。
参见图14，图中示出了说明灰度图形102～110的一个实例。灰度级掩模形貌细节的大小因所用的曝光工具而不能一一分辨。在此例举实例中，示出了框式图形来限制透过灰度部分33(或133)的光。所示的百分数值表示102～110的每个图形的透光量。应知虽然所示图形为方块或框状，其他几何形状或图形也可使用。例如，点、长条、矩形等都可用作每个图形。图形102～110限制了透光量以增加显影后抗蚀剂在指定区域的剩余量。使用不同的灰度密度在显影后就得到不同的剩余抗蚀剂厚度。
依据要除去的抗蚀剂厚度可使用更大反差的灰度密度。例如，在一些需要较长的沟道或较高的图形密度(如，较高的元件或晶体管密度)的区域，抗蚀剂可能较厚。
按照本发明，形成象素TFT栅电极10(图1A)的栅极导体(数据线)区域是按照最终设计的TFT长度来选取的。在常规的非全自对准工艺中，最小宽度约为11μm左右，以使D/S电极与Istop形貌充分重叠。Istop形貌的最小宽度与显影和背面曝光工艺的腐蚀偏置有关。在现有技术的非自对准工艺中，它也依赖于曝光工艺可接受的最小间隙尺寸，2～3μm左右。
考虑到覆盖精度，对于常规的非自对准TFT，典型的设计值为：栅宽＝11μm，Istop宽度＝8μm，在Istop上S/D间的间隙＝4μm。这意味着S/D接触区(下面的栅极边缘与Istop的底边之间的区域)在每侧约为1.5μm。
如果选择相同的接触区，但使用本发明所述的自对准工艺，S/D接触间的最小间隙尺寸不再是一个关注的问题。仅取消了这一限制就可使栅宽为7μm，Istop宽度为4μm。由于Istop上间隙的覆盖程度不再是关注的问题，TFT的尺寸可减小。例如，TFT可短至约2μm！按照本发明，薄膜晶体管可包含2～10μm的长度。只使用灰度掩模(如，没有等离子体腐蚀步骤)，已制成了沟道长度5.5μm的器件，而常规的沟道长度为8μm。
已描述了具有改善工艺窗口的制作全自对准TFT方法的优选实施方案(是说明性的而不是限制性的)，注意，本技术领域的熟练人员可按照上述作出修改和变动。因此，应知在本发明公开的特定实施方案中所做的更改都属于本发明的构思与范围，如所附的权利要求所述。这样，描述了发明的详情及专利法所要求的特性，在所附权利要求中将叙述专利证的权利要求和所希望的保护。

Claims (29)

1.在三层薄膜晶体管器件的突起区域中开孔抗蚀剂的方法，包括以下步骤：
在沟道绝缘层上制作导电层以形成突起部分，其高度高于基本上为平面的周围区域，沟道绝缘层与栅电极对准；
在突起部分上方的导电层上和周围区域上形成光致抗蚀剂层；
用灰度光掩模图形化光致抗蚀剂，以减少突起部分上方的光致抗蚀剂上的曝光量，使光致抗蚀剂显影后，突起部分上方的光致抗蚀剂厚度小于周围区域中的光致抗蚀剂厚度；
均匀腐蚀光致抗蚀剂，只在沟道绝缘层上的光致抗蚀剂中形成直达导电层的间隙；
对应于光致抗蚀剂来腐蚀导电层以形成与沟道绝缘层自对准的源电极和漏电极。
2.在权利要求1所述的方法中，均匀腐蚀光致抗蚀剂的步骤包括等离子体灰化光致抗蚀剂，以在突起部分处的光致抗蚀剂中形成间隙的步骤。
3.在权利要求2所述的方法中，等离子体灰化光致抗蚀剂的步骤包括使用氧等离子体。
4.在权利要求1所述的方法中，对应于光致抗蚀剂腐蚀导电层的步骤包括湿法腐蚀导电层来形成源电极和漏电极的步骤。
5.在权利要求1所述的方法中，导电层包括氧化铟锡、氧化铟锌、铝、钼、铬、钨和铜中的至少一种。
6.在权利要求1所述的方法中，图形化光致抗蚀剂层的步骤包括图形化光致抗蚀剂层以形成用于数据线和电容电极的至少一个的图形的步骤。
7.在权利要求1所述的方法中，使用灰度光掩模图形化光致抗蚀剂的步骤包括用灰度光掩模图形化光致抗蚀剂，其中灰度掩模包含对抗蚀剂曝光的灰度窗口，窗口的宽度大于突出部分。
8.在权利要求1所述的方法中，薄膜晶体管含有在沟道绝缘层下面的半导体层，并且形成导电层的步骤包括在源漏电极和半导体层之间制作欧姆接触的步骤。
9.在权利要求1所述的方法中，沟道绝缘层与栅电极是自对准的。
10.源漏电极与上绝缘层自对准的薄膜晶体管的制作方法，包括以下步骤：
制作薄膜晶体管结构，包括在衬底上的不透明栅电极，在栅电极上制作的第一介电层，在第一介电层上制作的半导体层，以及在半导体层上制作的第二介电层；
由第二介电层制作与栅电极对准的上绝缘层；
淀积掺杂的半导体层，并在其上淀积导电层；
在导电层上形成光致抗蚀剂层；
图形化光致抗蚀剂来形成元件图形，并用灰度光掩模形成覆盖上绝缘层的相邻晶体管电极图形，以减少上绝缘层上方光致抗蚀剂上的曝光量，使得在光致抗蚀剂显影后，上绝缘层上方的光致抗蚀剂厚度小于光致抗蚀剂其他剩余部分的厚度；
均匀腐蚀光致抗蚀剂而在上绝缘层上方在用于晶体管电极图形的光致抗蚀剂中形成一间隙，此间隙只形成在上绝缘层上方；
相对光致抗蚀剂选择腐蚀导电层和掺杂半导体层，形成与上绝缘层自对准的源电极和漏电极。
11.在权利要求10所述的方法中，均匀腐蚀光致抗蚀剂的步骤包括等离子体灰化光致抗蚀剂而在上绝缘层处的光致抗蚀剂中形成间隙。
12.在权利要求11所述的方法中，等离子体灰化光致抗蚀剂的步骤包括使用氧等离子体。
13.在权利要求10所述的方法中，导电层包括氧化铟锡、氧化铟锌、铝、钼、铬、钨和铜中的至少一种。
14.在权利要求10所述的方法中，腐蚀导电层的步骤包括用磷酸、醋酸和硝酸混合液湿法腐蚀导电层的步骤。
15.在权利要求10所述的方法中，图形化光致抗蚀剂层的步骤包括图形化光致抗蚀剂层以形成用于数据线和电容电极的至少一个的图形的步骤。
16.在权利要求10所述的方法中，还包括形成具有锥形边缘的上绝缘层的步骤。
17.在权利要求10所述的方法中，还包括形成具有锥形边缘的栅电极的步骤。
18.在权利要求10所述的方法中，还包括制作沟道长度在2～10μm之间的薄膜晶体管的步骤。
19.在权利要求10所述的方法中，上绝缘层与栅电极是自对准的。
20.源漏电极与上绝缘层自对准的薄膜晶体管的制作方法，包括以下步骤：
在衬底上制作不透明的栅电极；
在栅电极和衬底上淀积第一介电层；
在第一介电层上淀积半导体层；
在半导体层上淀积第二介电层；
在第二介电层上淀积第一光致抗蚀剂层，并用栅电极作为遮挡用于曝光第一光致抗蚀剂层的光束的掩模来图形化第一光致抗蚀剂层；
腐蚀第二介电层，形成与栅电极自对准的由第二介电层构成的上绝缘层；
除去第一光致抗蚀剂层；
淀积掺杂的半导体层；
在掺杂半导体层上淀积导电层；
在导电层上形成第二光致抗蚀剂层；
图形化第二光致抗蚀剂来形成元件图形，并用灰度光掩模形成覆盖上绝缘层的相邻晶体管电极图形，以减少上绝缘层上方的第二光致抗蚀剂上的曝光量，使第二光致抗蚀剂显影后，上绝缘层上方第二光致抗蚀剂的厚度小于第二光致抗蚀剂其他剩余部分的厚度；
均匀腐蚀第二光致抗蚀剂而在上绝缘层处在晶体管电极图形的第二光致抗蚀剂中形成一间隙，光致抗蚀剂层中的这一间隙只形成在上绝缘层上方；
相对第二光致抗蚀剂选择腐蚀导电层和掺杂的半导体层，形成与上绝缘层自对准的源电极和漏电极。
21.在权利要求20所述的方法中，均匀腐蚀第二光致抗蚀剂的步骤包括等离子体灰化第二光致抗蚀剂而在上绝缘层处的第二光致抗蚀剂层中形成间隙的步骤。
22.在权利要求21所述的方法中，等离子体灰化第二光致抗蚀剂的步骤包括使用氧等离子体。
23.在权利要求20所述的方法中，导电层包括氧化铟锡、氧化铟锌、铝、钼、铬、钨和铜中的至少一种。
24.在权利要求20所述的方法中，腐蚀导电层的步骤包括用磷酸、醋酸和硝酸混合液湿法腐蚀导电层的步骤。
25.在权利要求20所述的方法中，图形化第二光致抗蚀剂层形成元件图形的步骤包括图形化第二光致抗蚀剂层以形成用于数据线和电容电极的至少一个的图形的步骤。
26.在权利要求20所述的方法中，还包括形成具有锥形边缘的上绝缘层的步骤。
27.在权利要求20所述的方法中，还包括形成具有锥形边缘的栅电极的步骤。
28.在权利要求20所述的方法中，还包括制作沟道长度在2～10μm之间的薄膜晶体管的步骤。
29.在权利要求20所述的方法中，用栅电极作为遮挡用于曝光第一光致抗蚀剂的光束的掩模来图形化第一光致抗蚀剂的步骤包括，用栅电极作掩模进行背面曝光的步骤及用光掩模在正面曝光的步骤，以对第一光致抗蚀剂进一步曝光。
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