CN1326150A - 用于numa系统的基于开关的时间同步协议 - Google Patents

用于numa系统的基于开关的时间同步协议 Download PDF

Info

Publication number
CN1326150A
CN1326150A CN01119540A CN01119540A CN1326150A CN 1326150 A CN1326150 A CN 1326150A CN 01119540 A CN01119540 A CN 01119540A CN 01119540 A CN01119540 A CN 01119540A CN 1326150 A CN1326150 A CN 1326150A
Authority
CN
China
Prior art keywords
node
value
base register
time base
register
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN01119540A
Other languages
English (en)
Other versions
CN1199121C (zh
Inventor
F·L·罗森三世
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of CN1326150A publication Critical patent/CN1326150A/zh
Application granted granted Critical
Publication of CN1199121C publication Critical patent/CN1199121C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
    • G06F15/163—Interprocessor communication
    • G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/02—Details
    • H04J3/06—Synchronising arrangements
    • H04J3/0635—Clock or time synchronisation in a network
    • H04J3/0638—Clock or time synchronisation among nodes; Internode synchronisation
    • H04J3/0658—Clock or time synchronisation among packet nodes
    • H04J3/0661—Clock or time synchronisation among packet nodes using timestamps
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/10—Distribution of clock signals, e.g. skew
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L47/00—Traffic control in data switching networks
    • H04L47/10—Flow control; Congestion control
    • H04L47/26—Flow control; Congestion control using explicit feedback to the source, e.g. choke packets
    • H04L47/266—Stopping or restarting the source, e.g. X-on or X-off

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Signal Processing (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Software Systems (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Data Exchanges In Wide-Area Networks (AREA)
  • Multi Processors (AREA)
  • Mobile Radio Communication Systems (AREA)
  • Communication Control (AREA)

Abstract

一种用于同步与多节点数据处理系统中的中央开关相连的节点集合的系统和方法。一开始,从每个节点提取时基寄存器值。然后据此值确定一个公用时基寄存器值。将所确定的该值广播到每个节点。在读之前,通过向每个节点广播一个停止传输包而停止节点集合中的包传输。通过向每个节点广播一个恢复传输包,可在同步后恢复正常的包传输。当节点适配器从开关接收到一个读时基包时,通过从节点适配器向节点处理器的其中之一发出专用中断,可读取时基寄存器值。确定公用时基寄存器值的方法可以是,选择从集合中每个节点读取的时基寄存器值的最大值,并用一个调节因数调节该最大时基寄存器值。通过例如每当中央开关的递减寄存器达到零时启动一次同步,可以定期地重复该同步过程。

Description

用于NUMA系统的基于开 关的时间同步协议
本发明总体涉及微处理器计算系统领域，更具体来说，涉及同步多处理器系统的各种节点上的时基寄存器。
可缩放共享存储器多处理器通常是通过用保持超高速缓存相关性的互连的互连对称共享存储器多处理器系统而建立的，每个系统的处理器数较少。互连共享多处理器(SMP)系统充分利用其它先存的、经常是高容量(volume)的产品来创建更大的系统。生成的系统是超高速缓存相关的、非一致性存储器存取多处理器(ccNUMA)。此外，如IBM公司的PowerPC体系结构的有些体系结构每个处理器设置一个按处理器自己的频率的某个因数递增的时间寄存器。在PowerPC系统中，将这个寄存器称为时基寄存器。该PowerPC体系结构要求，在多处理器系统中，时基的程序可觉察值(program perceptiblevalue)必须单调地增加。换言之，如果程序第一次读时基，随后第二次读时基，则第二个值必须大于或等于第一个值。这个约束条件意味着多个处理器上的时基寄存器值的大小必须彼此足够接近，如果某程序先在一个处理器上运行，然后在另一个上运行，则程序读取的第二个时基值大于或等于第一个。因为从一个处理器向另一个转移一个程序的时间，数量级大约是100至1000个处理器周期，并且因为时基因数(divisor)的数量级是10个周期(on the order of 10’s ofcycles)，所以这个要求并不太严厉。不过，它确实迫使多节点NUMA系统去同步系统中所有处理器的时基寄存器。由于NUMA系统上通常没有公用的振荡器，系统上各种节点的时基寄存器会随着时间的推移而彼此偏离。所以，必须定期地对时基寄存器进行互相再同步。同步时基寄存器所实行的方法，最好在网络负载或专用硬件方面不太昂贵。尽管有些硬件互连机构有公用的振荡器能用于这个目的，其它体系结构有在其有效负载中携带一个时间值并在通过网络传输这个值时老化(ages)这个值的特殊包格式(packet format)，这个硬件并不是在每个实施上都有的。在没有这种硬件的条件下，仍然需要提供一个保持系统体系结构所要求的同步水平的时基同步机构。因此非常需要实现一种用于在不非常增加系统的成本或复杂性的情况下同步NUMA系统上各种节点的机构和方法。
通过一种用于同步与多节点数据处理系统(如NUMA数据处理系统)中的中央开关相连的节点集合的系统和方法，在很大程度上解决了以上所述的问题。一开始，从节点集合的每个节点提取时基寄存器值。然后根据从各节点接收的时基寄存器值确定一个公用时基寄存器值。然后将所确定的公用时基寄存器值广播到每个节点。在读时基寄存器值之前，通过向每个节点广播一个停止传输包而停止节点集合之间的包传输。在这个实施例中，通过向每个节点广播一个恢复传输包，可以在同步之后恢复正常的包传输。当节点适配器从开关接收到一个读时基包时，通过从节点适配器向节点处理器的其中之一发出一个专用中断，可以读取时基寄存器值。确定公用时基寄存器值的方法可以是，选择从节点集合的每个节点读取的时基寄存器值的最大值，并用一个调节因数(如一个包从中央开关传输到一个节点处理器所需的时间加上一个包从一个节点处理器传输到中央开关所需的时间)调节该最大时基寄存器值。通过例如每当中央开关的递减寄存器达到零时启动一次同步，可以定期地重复该同步过程。
通过阅读以下详细说明并参照各附图，本发明的其它目的和优点将变得显而易见。附图简介：
图1是非一致性存储器体系结构数据处理系统的框图；
图2是适合用作图1的NUMA系统的节点的对称多处理器系统的框图；
图3是表示图1的开关与节点同步处理器之间的连接的框图；
图4是图1的开关的一个实施例的框图；和
图5是同步多节点数据处理系统中的的时基寄存器的方法的流程图。
尽管本发明允许有各种改进和其它可能的形式，附图中举例表示了其具体实施例，本文中将对具体实施例作详细说明。不过应当明白，这里所提供的附图和详细说明并非要把本发明限制于所披露的具体实施例，相反，本发明要包含属于如由后附的权利要求所界定的本发明的精神和范围之列的所有改进方案、同等方案和替换方案。
现在来看附图，图1是按照本发明的一个实施例的NUMA数据处理系统100的高级框图。系统100包含一个节点集合102a、102b、102c、102d(在本文中统称或总称为节点102)。各节点102由中央开关104互连。每个节点102包含至少一个带有时基寄存器的处理器，如PowerPC处理器。在一个实施例中，每个节点102都是以对称多处理器(SMP)数据处理系统的形式实现的。在最佳实施例中，将中央开关104配置得如同有源器件那样能接收命令并启动和响应指向它的包。这样，就可以把包直接定址到中央开关104而不是任何节点102。当然，尽管所表示的实施例把系统100图解成有四个节点102，系统100的其它形式的实施例可以有更少或更多的这种节点。
现在来看图2，图中表示适合用作本发明的NUMA系统的节点的节点102的框图。在图2中所示的实施例中，节点102是个SMP系统，包含一组处理器202a至202n(统称或总称为处理器202)。处理器202通过系统总线204连接系统存储器207。总线桥206把系统总线204连接到与I/O适配器210相连的外围总线208。外围总线208可以包含各种工业标准外围总线(例如包括ISA、PCI、EISA、AGP)和其它适合的外围总线中的任何外围总线。此外，节点102可以包含多个这种外围总线。节点102进一步包含一个与系统总线204相连、适合连接到中央开关104的NUMA控制器212。控制器212提供节点对节点和节点对开关的通信。
现在来看图3，图中表示关于系统100的节点102a与开关104之间的互连的其它细节。在所示实施例中，节点102a的每个处理器包含一个时基寄存器304。在一个实施例中，指定第一处理器202a为每个节点102的节点同步处理器(NSP)。NSP 202a的时基寄存器304是NUMA控制器212可访问的，将后者设置成能通过端口310a与开关104通信。在一个实施例中，诸如用PowerPC处理器实现节点102a的实施例中，可以将时基寄存器304设定为任何值。(这个实施例与用Intel IA-32处理器实现处理器202的实现不同，在后一种实现中，任何修改时基寄存器内容的企图会导致寄存器内容变成零)。为满足单调性要求，最好总是把时基寄存器304的值设定为比上一次设定的更高的值。
现在来看图4，所示的是按照本发明的中央开关104的其它细节。在所示实施例中，中央开关104包含一个与存储器403(如ROM或其它非非易失性存储器)相连的处理器，存储器中含有处理器可执行的、适合启动和执行下文将结合图5作更详细说明的节点同步过程的指令。中央开关104一般进一步包含为处理器401提供暂存器的随机存取存储器(未予示出)。所示的中央开关104的实施例进一步包含均与处理器401相连的时基寄存器306和递减寄存器402。
中央开关104进一步包含一组端口310a、310b、310c、310d(统称或总称为端口310)。每个端口310对应于并适于连接到系统100的一个节点102。每个端口310可包含一个端口寄存器400，后者通过一种用于在中央开关104上本地地存储时基寄存器值的装置而便于对节点102的同步。在这个实施例中，处理器410与每个端口310相连，并能从端口寄存器404读取值和向端口寄存器404写值。
在一个实施例中，每个端口310的端口寄存器404都有与对应节点102的时基寄存器304相同的位数。此外，图4中所示的开关104包含一个额外的端口，它支持与局域网或串行线路的连接。在一个实施例中，这个额外的端口312提供一种用于管理开关104的方法。
在该最佳实施例中，在存储器403中存储的处理器可执行指令使开关104能-通过从节点102提取时基寄存器值、根据所提取的时基值确定一个公用的时基值、把所确定的时基值广播回每个节点102-同步各节点102的时基寄存器。如图4中所示，开关104进一步包含一个最好被用来控制同步过程的频率的递减寄存器402。例如，在一个实施例中，当寄存器402中的值达到零时，递减器402就发出一个启动同步过程的中断。
在该最佳实施例中，开关时基寄存器值306被更新的频率是可调节的。对开关时基寄存器值306的频率的调节的实现方法可以是，在执行通电流程(power on sequence)期间，设置一个乘法器或除法器，使得开关104能符合每个NSP 202a的假设是非一致的频率。然而，如果开关时基寄存器值306的频率是不可调节的，本发明的同步机构能通过相应地乘、除它向每个节点102发送的时间值而弥补可调节频率的缺少。此外，如果开关104有乘法和除法功能，开关104就能支持其中的各种NSP 202a以不同频率运行的NUMA系统100。在一个其中各种NSP 202a的频率与开关104的频率彼此有简单的2的乘方关系的实施例中，能以简单的位移操作的形式实现乘法功能和除法功能。
在该最佳实施例中，开关104能向各种节点102的所有NUMA控制器212广播包并能向特定的适配器发送包。本发明设想由同步方法协议使用的至少四个特殊包类型的实现。这四个包类型包括保持传输包类型、恢复传输包类型、读时基(RTB)包类型和写时基(WTB)包类型。将保持传输包类型向每个NUMA控制器212广播。被NUMA控制器212接收到时，保持传输包类型使控制器保持所有向外的包，以便让各种节点102之间的互连能排除正常的传输，由此使得有可能以确定的时间延迟传送同步包。恢复传输包类型，正如其名称的意思那样，也被广播到每个NUMA控制器212，指示控制器恢复正常操作。恢复传输包类型被用来在同步过程结束时恢复正常操作。RTB包类型和WTB包类型被用来设定和提取各种NSP 202a的时基寄存器值。RTB包类型读取包定址到的节点102的NSP 202a的时基寄存器304，将时基值返回到在对应端口寄存器404中存储所提取值的开关104。WTB包类型把适当的端口寄存器404的时基值写到对应NSP 202a的时基寄存器304。
如果某RTB包类型的广播与时基值的接收(假设没有其它的互连传输)之间的时间(TR)是已知且固定的，时基同步机构是最优的。类似地，WTB包类型的广播与在每个NSP 202a的时基寄存器304中新时基值的设定之间的时间(TS)最好也是已知且固定的。每个NUMA控制器212最好能访问其对应NSP 202a的时基寄存器304。例如，在一个实施例中，将每个NSP 202a上的固件设置得能响应来自NUMA控制器212的专用中断，从NUMA控制器212读出在时基寄存器304中存储的时基值，或者把在时基寄存器304中存储的时基值写到NUMA控制器212。应当注意，读和写的意思可以反过来，即当NSP 202a从NUMA控制器212读取一个时基值时，它把新的值写入时基寄存器304，而写NUMA控制器212则是把时基寄存器304的当前值读到NUMA控制器212。
现在来看图5，图中所示的流程图，表示一种同步数据处理系统的节点集合(如NUMA系统100的各节点102)的方法500。概括地说，开关104同步各节点102的方法是，从每个节点提取时基寄存器值，然后，根据所提取的这组时基值，确定一个公用时基值。然后将公用时基值广播到每个节点，以便把公用时基值存储在每个节点的时基寄存器值中。
如图5中所示，同步方法500包含初始功能框502，节点102集合之间的包传输在此停止。在一个实施例中，开关104在读时基寄存器值之前通过向每个节点102广播一个保持传输包类型而停止包传输。在保持传输包类型的广播之后，开关104监测经过它的包传输，确定(功能框505)包传输是否已经减少的足以能继续该同步方法。在一个实施例中，如果在预定时间Tw内检测不到包，则认为包传输被充分地停止。换言之，系统100不断监测包传输(如图5中功能框505至功能框504的反馈回路所表示的那样)，直到包传输减少到预定阈值之下为止。
当检测不到包传输时，开关104向每个节点103广播一个RTB包类型(功能框506)。每个NUMA控制器212根据接收的读时基包作出响应，从其对应的时基寄存器304中提取当前的时基值。如前文指出的那样，从每个NSP 202a中提取时基寄存器值的实现方法可以是，设置NUMA212根据从开关104接收的读时基包向NSP 202a发出一个专用中断，并设置每个NSP 202a返回时基寄存器304中的值。
在每个节点102接收到时基寄存器值(功能框508)以后，开关104根据所收到的各时基值确定一个公用时基值。在所示实施例中，公用时基值的确定，在功能框510、512和514中进行。在功能框510中，开关104调整从每个节点接收的时基值，以反映从每个节点102提取时基寄存器值所需的周期数(即时间量)。在一个实施例中，功能框510中对时基寄存器值的调整，是通过把一个数TR加到每个被接收值上而完成的，其中TR代表以前确定的系统100的延迟特性。更具体来说，TR代表当正常的包传输被挂起时从一个系统节点提取一个时基寄存器值所需的时间。在功能框510中调整每个时基寄存器值之后，在功能框512中确定调整后各时基值的最大值。
在开关104包含其自己的时基寄存器306的实施例中，在确定公用时基值时，可以包括时基寄存器306的值，使得最大时基值是从节点102接收的时基值的最大值与寄存器306中的时基值相比的最大值。选择最大值作为公用时基值，是符合时基寄存器304的单调性约束条件的。换言之，选择最大值作为公用时基值，本方法保证每个时基寄存器304将被设定为大于(可能等于)现有值的值。
在功能框504中，进一步调节在功能框512中确定的最大值，以反映在每个NSP 202a中设定值所需的时间量。在一个实施例中，功能框514中的调节包括把一个时间常数TS加到在功能框512中确定的最大值上，其中TS代表开关104在时基寄存器值304的其中之一中写一个值所需的时间(假设没有遇到包传输延迟)。
在功能框514中调节时基寄存器值之后，在功能框516中用一个写时基包把调整后的时基值广播到每个NUMA控制器212。每个NUMA控制器212接收到调整过的值后的响应是，将来自开关104的时基值存储在对应的时基寄存器值304中。开关104在向每个节点102广播时基值后，设定其自己时基寄存器306的值(功能框518)，然后，通过向每个节点广播一个恢复包传输类型，启动各节点102之间正常包传输的恢复(功能框520)。
将递减器402中的该值用来控制再同步的频率。可以根据在再同步过程中接收的时基值的范围，调整递减器402中的值，如果各值接近就使再同步的频率慢一些，如果各值相差较远就使再同步的频率快一些。可以定期地重复同步过程，保持随着时间推移在各种时基寄存器之间的一致性。在一个实施例中，每当某寄存器(正如递减寄存器402)中的值达到预定值(如零)时，就调用上述方法500。在这个实施例中，递减器402中的初始值反映再同步的启动频率。
对于理解了本说明的本领域中的技术人员来说，显然，本发明提出了一种用于同步多节点系统上时基寄存器的机构。当然，在说明书以及附图中所展示和说明的本发明的形式应当仅仅作为在目前的最佳实施例。紧接的权利要求旨在充分地包含所披露的最佳实施例的所有变型。

Claims (24)

1.一种用于同步非一致性存储器体系结构(NUMA)数据处理系统中的节点集合的方法，包含：
从节点集合的每个节点读取时基寄存器值；
根据从节点集合接收的时基寄存器值集合确定一个公用时基寄存器值；和
将公用时基寄存器值广播到节点集合的每个节点。
2.如权利要求1的方法，还包含，在读取时基寄存器值之前，停止节点集合之间的包传输。
3.如权利要求2的方法，其中，停止包传输包含向节点集合的每个节点广播一个停止传输包。
4.如权利要求1的方法，还包含，在广播公用时基寄存器值后，恢复节点集合之间的包传输。
5.如权利要求4的方法，其中，恢复包传输包含向节点集合的每个节点广播一个恢复传输包。
6.如权利要求1的方法，其中，读取时基寄存器值包括根据接收的读时基包从一个节点控制器向该节点的第一个处理器发出一个中断。
7.如权利要求1的方法，其中，确定公用时基寄存器值包括选择从节点集合的每个节点读取的时基寄存器值的最大值。
8.如权利要求7的方法，其中，确定公用时基寄存器值进一步包括用一个调节因数调节最大时基寄存器值。
9.如权利要求8的方法，其中，调节因数是当包传输停止时读一个时基寄存器值所需时间和设定一个时基寄存器值所需时间的函数。
10.如权利要求1的方法，还包含定期地重复该同步过程以保持节点集合之间的同步。
11.如权利要求10的方法，其中，同步在一个递减寄存器中的值每次达到零时启动。
12.如权利要求1的方法，其中，读取时基寄存器值包括向节点集合的每个节点发出一个读时基(RTB)包类型。
13.如权利要求1的方法，其中，广播公用时基寄存器值包括向节点集合的每个节点发出一个写时基(WTB)包类型。
14.一种非一致性体系结构系统，包含：
一个节点集合，其中每个节点包括至少一个带一个时基寄存器和一个适合读写时基寄存器值的处理器；
一个与每一个节点适配器相连的中央开关；
其中，中央开关被设置得能根据从节点集合的每个节点接收的时基寄存器值同步节点集合的每个节点的时基寄存器。
15.如权利要求14的系统，其中，中央开关被设置得能-通过从节点集合的每个节点提取值，根据所提取值确定一个公用时基寄存器值，将公用时基寄存器值广播到每个节点-同步节点集合的每个节点的时基寄存器。
16.如权利要求14的系统，其中，将每个节点控制器设置得能向该至少一个处理器发出一个中断，将该处理器设置得能通过向适配器返回该处理器的时基寄存器的值而响应该中断。
17.如权利要求14的系统，其中，中央开关包括对应于节点集合的每个节点的端口集合，端口集合的每个端口包含一个适合存储从对应节点的时基寄存器提取的值的端口寄存器。
18.如权利要求17的系统，其中，每个端口寄存器的宽与对应节点的时基寄存器的宽匹配。
19.如权利要求14的系统，其中，中央开关进一步包含一个递减寄存器，其中，中央开关在递减寄存器的值等于零时启动对时基寄存器的同步。
20.如权利要求19的系统，其中，通过调节递减寄存器的初始值而启动和控制同步过程的频率是可调节的。
21.如权利要求14的系统，其中，中央开关的操作频率不同于至少一个节点的操作频率，并且中央开关包含一个用于补偿操作频率的差异的乘法/除法电路。
22.非一致性存储器体系结构数据处理系统中的一种中央开关，包含：
一个端口集合，每个端口对应于数据处理系统的一个节点，其中，每个端口适合连接到数据处理系统的一个节点，并且每个端口包含一个适合存储从对应节点的时基寄存器提取的值的端口寄存器。
一个与每个端口相连、能对端口寄存器读写的处理器；和
一个设置有处理器可执行指令的存储器，这些指令用于从每个节点提取值，根据所提取值确定一个公用时基寄存器值，将公用时基寄存器值广播到每个节点。
23.如权利要求22的中央开关，还包含一个与处理器相连的开关寄存器，其中，处理器在开关寄存器中存储所确定的公共时基值。
24.如权利要求22的中央开关，还包含一个与处理器相连的递减寄存器，其中，开关在递减寄存器中的值达到零时启动一次对时基寄存器的同步。
CNB011195401A 2000-05-25 2001-05-24 Numa数据处理系统及其同步节点集合的方法与中央开关 Expired - Fee Related CN1199121C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/578740 2000-05-25
US09/578,740 US6687756B1 (en) 2000-05-25 2000-05-25 Switched-based time synchronization protocol for a NUMA system

Publications (2)

Publication Number Publication Date
CN1326150A true CN1326150A (zh) 2001-12-12
CN1199121C CN1199121C (zh) 2005-04-27

Family

ID=24314109

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB011195401A Expired - Fee Related CN1199121C (zh) 2000-05-25 2001-05-24 Numa数据处理系统及其同步节点集合的方法与中央开关

Country Status (11)

Country Link
US (1) US6687756B1 (zh)
EP (1) EP1292897B1 (zh)
KR (1) KR100483262B1 (zh)
CN (1) CN1199121C (zh)
AT (1) ATE291758T1 (zh)
AU (1) AU2001258577A1 (zh)
BR (1) BR0102131A (zh)
CA (1) CA2409205A1 (zh)
DE (1) DE60109612D1 (zh)
TW (1) TWI220200B (zh)
WO (1) WO2001090910A2 (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1308871C (zh) * 2004-05-11 2007-04-04 威盛电子股份有限公司 于一环状结构传输数据的系统与方法
CN102799212A (zh) * 2012-07-16 2012-11-28 中船重工（武汉）凌久电子有限责任公司 用于多核多处理器并行系统的全局时钟系统及其使用方法
CN104823164A (zh) * 2012-12-06 2015-08-05 相干逻辑公司 具有同步指令的处理系统

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10147422A1 (de) * 2001-09-26 2003-04-24 Siemens Ag Kommunikationssystem und Verfahren zur Synchronisation eines Kommunikationszyklus
WO2003073017A1 (en) * 2002-02-22 2003-09-04 Lalit Chordia Means and apparatus for microrefrigeration
US7111195B2 (en) * 2002-02-25 2006-09-19 General Electric Company Method and system for external clock to obtain multiple synchronized redundant computers
DE10241429B4 (de) * 2002-09-06 2007-10-25 Siemens Ag Verfahren zur Synchronisation von Netzwerkknoten eines Teilnetzwerks
US20060161647A1 (en) * 2004-12-22 2006-07-20 Waldemar Wojtkiewicz Method and apparatus providing measurement of packet latency in a processor
US7395448B2 (en) * 2006-07-26 2008-07-01 International Business Machines Corporation Directly obtaining by application programs information usable in determining clock accuracy
WO2014051615A1 (en) * 2012-09-28 2014-04-03 Hewlett-Packard Development Company, L.P. Synchronizing timestamp counters
KR102020358B1 (ko) * 2013-03-14 2019-11-05 삼성전자 주식회사 단말 및 그 단말에서 애플리케이션 동기화 방법
US9237093B2 (en) * 2013-03-14 2016-01-12 Silicon Graphics International Corp. Bandwidth on-demand adaptive routing
US9256534B2 (en) 2014-01-06 2016-02-09 International Business Machines Corporation Data shuffling in a non-uniform memory access device
US9274835B2 (en) 2014-01-06 2016-03-01 International Business Machines Corporation Data shuffling in a non-uniform memory access device
US9568944B2 (en) * 2014-11-14 2017-02-14 Cavium, Inc. Distributed timer subsystem across multiple devices
US10721185B2 (en) 2016-12-06 2020-07-21 Hewlett Packard Enterprise Development Lp Age-based arbitration circuit
US10944694B2 (en) 2016-12-06 2021-03-09 Hewlett Packard Enterprise Development Lp Predictive arbitration circuit
US10237198B2 (en) 2016-12-06 2019-03-19 Hewlett Packard Enterprise Development Lp Shared-credit arbitration circuit
US10452573B2 (en) 2016-12-06 2019-10-22 Hewlett Packard Enterprise Development Lp Scripted arbitration circuit
US10693811B2 (en) 2018-09-28 2020-06-23 Hewlett Packard Enterprise Development Lp Age class based arbitration

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4591977A (en) * 1983-03-23 1986-05-27 The United States Of America As Represented By The Secretary Of The Air Force Plurality of processors where access to the common memory requires only a single clock interval
US5250943A (en) 1991-03-29 1993-10-05 International Business Machines Corporation GVT-NET--A Global Virtual Time Calculation Apparatus for Multi-Stage Networks
US5390216A (en) * 1991-11-02 1995-02-14 Robert Bosch Gmbh Synchronization method for a mobile radiotelephone
US5600822A (en) * 1994-04-05 1997-02-04 International Business Machines Corporation Resource allocation synchronization in a parallel processing system
JP2908739B2 (ja) * 1994-12-16 1999-06-21 インターナショナル・ビジネス・マシーンズ・コーポレイション 多重プロセッサ・システムにおけるｃｐｕのモニタリング・システム及び方法
JP3845114B2 (ja) * 1995-03-29 2006-11-15 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ データ入出力間に予め設定されたタイミング関係を設けたシステム並びにこのようなシステムの送信機及び受信機
US5822381A (en) * 1995-05-05 1998-10-13 Silicon Graphics, Inc. Distributed global clock system
US5905869A (en) 1996-09-27 1999-05-18 Hewlett-Packard, Co. Time of century counter synchronization using a SCI interconnect
US5896524A (en) * 1997-02-06 1999-04-20 Digital Equipment Corporation Off-line clock synchronization for multiprocessor event traces
EP0971282B1 (en) 1998-07-09 2006-03-22 Bull S.A. Multi-processor system with synchronized system time

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1308871C (zh) * 2004-05-11 2007-04-04 威盛电子股份有限公司 于一环状结构传输数据的系统与方法
CN102799212A (zh) * 2012-07-16 2012-11-28 中船重工（武汉）凌久电子有限责任公司 用于多核多处理器并行系统的全局时钟系统及其使用方法
CN102799212B (zh) * 2012-07-16 2015-05-27 中船重工（武汉）凌久电子有限责任公司 用于多核多处理器并行系统的全局时钟系统及其使用方法
CN104823164A (zh) * 2012-12-06 2015-08-05 相干逻辑公司 具有同步指令的处理系统
CN104823164B (zh) * 2012-12-06 2019-07-16 相干逻辑公司 具有同步控制器的多处理器系统以及维持同步的方法

Also Published As

Publication number Publication date
CA2409205A1 (en) 2001-11-29
KR20030005332A (ko) 2003-01-17
WO2001090910A2 (en) 2001-11-29
US6687756B1 (en) 2004-02-03
ATE291758T1 (de) 2005-04-15
TWI220200B (en) 2004-08-11
BR0102131A (pt) 2001-12-26
CN1199121C (zh) 2005-04-27
WO2001090910A3 (en) 2003-01-09
DE60109612D1 (de) 2005-04-28
EP1292897B1 (en) 2005-03-23
AU2001258577A1 (en) 2001-12-03
KR100483262B1 (ko) 2005-04-15
EP1292897A2 (en) 2003-03-19

Similar Documents

Publication Publication Date Title
CN1199121C (zh) Numa数据处理系统及其同步节点集合的方法与中央开关
US5802303A (en) Monitor data collecting method for parallel computer system
US5218602A (en) Interprocessor switching network
EP2144400A1 (en) Distributed ethernet system and method for detecting fault based thereon
AU655246B2 (en) Synchronous node controllers for switching network
JPH1078944A (ja) 分散コンピュータ環境におけるプロセッサ・ドメインのメンバー管理方法及び装置
US6173329B1 (en) Distributed multimedia server device and distributed multimedia server data access method
US7043603B2 (en) Storage device control unit and method of controlling the same
JPH11355761A (ja) 監視システム
US20020186659A1 (en) Information transfer equipment
CN102232280B (zh) 实时控制网络系统
JPH08149179A (ja) データ通信制御装置
JP2643868B2 (ja) データ受信装置
JP2003509900A (ja) 信号スイッチング
CN114138825B (zh) 一种服务器及为应用程序提供数据查询服务的方法
JP2002290489A (ja) 複数の回線を使用した通信方式、通信制御装置
JPH08212044A (ja) 端末間画面同期表示方法および装置
JPH03196351A (ja) サーバ多重化方法
JPS60183659A (ja) 情報転送制御方式
JPH07319823A (ja) プロセッサ間通信方式
JP3462061B2 (ja) 通信装置
JPH0962338A (ja) プラント監視制御システム
JP2002191038A (ja) 動画像配信システム
JP2949792B2 (ja) パケット交換機時刻同期方法及び装置
CN117785748A (zh) 一种工业并行总线仲裁的时间分片动态管理方法及系统

Legal Events

Date Code Title Description
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C06 Publication
PB01 Publication
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20050427