JP2003509900A - 信号スイッチング - Google Patents

Abstract

(57)【要約】 テレビジョンまたは他の信号が主（第１の）フィードおよび副（第２の）フィード（11，22）を介してバッファ（22,42）で受取られる。主フィードが中断または妨害をされると、段階的なプロセスで、出力（13）は（16）において副フィードへスイッチされる。最初に妨害を検出すると、主バッファ（22）から読み取りは、入力信号から得たタイミング信号の代わりに局所的に生成されたタイミング信号を使用して実行される。しかしながら妨害が続くときは、２つのバッファは同期化されて、切換えが行われる。

Description

【発明の詳細な説明】

【０００１】 発明の属する技術分野 本発明は、信号のスイッチング、例えば２つの交番のフィード（供給）の一方
から出力へ信号をルート設定し、割込みしてくる信号妨害の際に、他方のフィー
ドへスイッチングする信号のスイッチングに関する。本発明は、ディジタルテレ
ビジョン信号のスイッチングに特定の応用を提供するが、他のタイプの信号にも
応用できる。

【０００２】 本発明は、種々の態様（アスペクト）において特許請求項で規定されている。

【０００３】 ここで本発明のいくつかの実施形態を、例示的に添付の図面を参照して記載す
ることにする。

【０００４】 発明の実施の形態 ここで記載する本発明の形態はディジタル信号用のスイッチングデバイスであ
り、とくにEuropean Committee for Electrotechnical Standarddisation (CENE
LEC) 規格EN50083-9に１９９８年６月付けで規定されたディジタルテレビジョン
同報通信で使用されるタイプのディジタルテレビジョン信号のために設計された
スイッチングデバイスである。しかしながら本発明は、信号がこの規格にしたが
ってフォーマット形成がされていること、または、実際は信号がテレビジョン信
号であることは全く必要とされていないことに注意すべきである。

【０００５】 規格には、２０４バイト（１バイト＝８ビット）から成るパケット構造であっ
て、いわゆるＭＰＥＧ−２規格（ＩＴＵ規格Ｈ．２２２）にしたがってコード化
されたビデオデータを含む１８７のデータバイトの後に同期化バイト（４７ｈ）
を含み、別の１６バイトはその内容は規定されていないが、一般的にリード−ソ
ロモン符号を使用するエラー補正情報を含むパケット構造を考えている。これら
の１６バイトはオプションであり、したがって代わりに１８８バイトのパケット
を使用してもよい。これらのパケットは、所望のデータレートで生成され、した
がって規格化されたインターフェイスを用意するために、規格ではこれらのデー
タを多数の所定のフォーマットの１つにしたがってより高いレートのデータ流へ
再フォーマットすることを考えている。この例で使用されているインターフェイ
スは、非同期逐次（シリアル）インターフェイス（Asynchronous Serial Interf
ace, ASI）と呼ばれており、固定ビットレート（２７０メガビット／秒）で動作
する。

【０００６】 パケットをＡＳＩフォーマットへ変換することには、ルックアップテーブルを
使用して各バイトを１０ビットに変換することを含む。この目的のために５１２
の１０ビットのワードが割り当てられる（各バイトには２つの可能な変換があり
−送られた信号の格差を最小にする−すなわち、送られたビットについて“１”
のビットの数と“０”のビット数との差を最小にする変換が選択される）。追加
の１０ビットのワードは、特別な目的に対して割り当てられ；とくに１つのワー
ドは同期化ワードとして割り当てられる。変換されたワード（すなわちデータワ
ードと呼ばれるもので、これには変換されたパケットの同期化バイトと変換され
たＭＰＥＧ−２データバイトとを含むことが分かる）は並直列変換器へ送られ、
２７０メガビット／秒で直列で出力される。データワード間のギャップは同期化
ワードで埋められ、各対の連続するデータワード間の同期化ワード数は実質的に
一定である。もちろん、入力バイトレートが２７メガバイト／秒の出力バイトレ
ートの完全約数であるときのみ、これは完全に一定になる。

【０００７】 図１はスイッチングデバイスのブロック図である。スイッチングデバイスは２
つの入力11および12をもち、上述のようにＡＳＩフォーマットで、それぞれビデ
オの第１および第２のフィードを受取る。このスイッチングデバイスの機能は、
同じくＡＳＩフォーマットで出力13へフィードの１つを送ることであり、このフ
ィードの妨害または中断の際には、他のフィードへ切換えるようにする。２つの
フィードは第１（主）および第２（副）のフィードと呼ばれ、デバイスは、常に
デフォルト状態であって第１のフィードを伝えるようにし、第２のフィードへス
イッチした後には、妨害および中断がクリアされたときに、第１のフィードへ戻
ることが期待される。しかしながら、同様にフィードが等しい状態であると考え
られることも起こりうるが、この場合は戻りは必要ない。２つのフィードは、同
じ情報内容（すなわち、同じ画像）をもち、遠隔通信リンクによって異なるルー
ト上を通って供給される（したがって両者のフィードが妨害または中断されるリ
スクを最小にする）が、これらの要因のいずれもスイッチングデバイス自体の技
術的な機能に対して重要ではないと推測される。しかしながらスイッチングデバ
イスは、別個のＡＳＩコーダから発せられている２つのフィードが、同じデータ
レートで動作していながら、同期化している必要はないという可能性に対応する
ように設計されている−すなわち、所与の対のデータバイト間の同期化バイト数
は２つのフィードにおいて同じである必要はないことに注意すべきである。

【０００８】 第1の入力11はＡＳＩ受信機20によって供給される。このＡＳＩ受信機20は従
来の構成（例えば、Cypress Semiconductor Corporationから販売されており、
後述ではＡＳＩ送信機とも呼ばれる構成）をもつ。このＡＳＩ受信機20はＡＳＩ
信号を受取り、ビットおよび（受取った同期化ワードを使用して）バイトを回復
するのに役立ち、受取った１０ビットのワードをデコードする。このＡＳＩ受信
機20は、８ビットのデータバイトに対応する１０ビットのシリアルワードを受取
るたびに、並列フォーマットでバイトＤＢ１を出力する。第２の出力は、このよ
うなワードを受取るたびに、‘イネーブル’信号ＥＮ１を送る。第３の出力では
、このＡＳＩ受信機20はバイトクロックφ１を出力する。

【０００９】 ここで回復されたバイトＤＢ１は、元の２０４（または１８８）のバイトシー
ケンスに復元される。これらは、書き込み回路21を介して先入れ先出し（first-
in-first-out, FIFO）バッファ22へ供給される。書き込み回路は、イネーブル信
号ＥＮ１を受取るたびに、受取ったバイトをバッファ22へ書込む。正規の動作で
は、バイトは同じイネーブル信号ＥＮ１の制御のもとで読み取り回路23によって
バッファから読み取られる。起動時には、読取り回路は、バッファが半分満たさ
れるまで、読取りを開始しない：読取りを開始すると、バッファの満杯状態は一
定に保たれる。一般的に、バッファは２０パケットを収容するのに十分な大きさ
である。もちろんバッファ遅延とは別に、バッファから読み取られるデータバイ
トＤＢ１'のシーケンスは、バッファへ入力されるシーケンスＤＢ１と同じであ
る。このシーケンスはＡＳＩ送信機14へ供給され、ＡＳＩ送信機14はＡＳＩフォ
ーマットに再びコード化し、それを出力13へ送る。

【００１０】 第２の入力12は、ＡＳＩ受信機40を介して供給され、上述と全く同じやり方で
回路41をバッファ42へ書込む。読取り回路43はこのモードでは動作せず、データ
バイトは読み取られない。バッファはブリード（bleed:医師が患者の血液を取り
去ることに始まった用語）回路44によってほぼ半分の占有（率）に維持され、ブ
リード回路44はバッファの占有（率）が中間点を超えるたびに、最も古い全２０
４バイト（または１８８バイト）のパケットをバッファから削除する。

【００１１】 入力信号への妨害（ディスターバンス）に対するデバイスの応答を開示する前
に、これを可能にする別の回路につい記載する。タイミングデバイス26を用意し
て、ここでイネーブル信号ＥＮ１およびバイトクロックφ１を受取る。タイミン
グデバイス26は、発生したイネーブル信号間のバイト間隔を計数することによっ
て、実際のデータレート（すなわち、毎秒のイネーブル信号数またはイネーブル
信号間の平均期間：これは、一般に、全バイト期間数ではないことに注意すべき
である）を計算する。タイミングデバイス26はこの情報を使用して、次のイネー
ブル信号の予測される発生時間を計算して、３つのバイト同期化信号：すなわち
この予測時間に発生する同期化されたイネーブル信号ＳＥ１、この予測時間に集
中する５バイト期間の継続期間中に活動状態であるウインドウ信号Ｗ１、および
２バイト期間前および７バイト期間後の予測される発生時間中に活動状態である
予測ウインドウ信号ＥＷ１を生成する。バッファへの入力において妨害を監視す
ることによって、入力11上で信号を妨害または中断（インタラプション）する際
に、損われていないデータが依然としてバッファ内に存在するので、バッファ22
が補正動作にかかる猶予期間を見込んで遅延を加えることが分かるであろう−す
なわち、これが故障予見技術（フォールト・ルックアヘッド・テクニック）であ
る。しかしながらバッファの読取りを制御するのに使用されるイネーブル信号Ｅ
Ｎ１も同じであるということはできない。したがって妨害に対するデバイスの応
答は次の２つの別個の段階（phase）に分類される： （ａ）信号に対する妨害を最初に認識して、入力イネーブル信号ＥＮ１の代
わりに局所的に生成されたイネーブル信号ＳＥ１に置き換えて、バッファ読取り
プロセスを行う段階と； （ｂ）重大な妨害を認識して、および第２のフィードからバッファ42を経由
してＡＳＩ送信機14へ供給する段階。

【００１２】 この実施形態では、最初に妨害を認識する基準は、イネーブル信号ＥＮ１によ
って示される有効バイトの到達が（エラー範囲内で）予測したところと対応しな
いことである。検出は、次に示す２つの条件の何れかが満たされたときに、出力
信号ＤＳ１を生成する検出器27によって行われる： （ｉ）ＥＮ１が、Ｗ１によって規定される５バイトのウインドウの外で連続
して２回発生する（すなわち、ウインドウ内でＥＮ１の発生を邪魔する）ときか
、または； （ii）ＥＮ１が、ＥＷ１によって規定される１０バイトのウインドウ中に発
生しないとき。

【００１３】 信号ＤＳ１はラッチ28を設定し、ラッチ28は設定されたときに、切換えスイッ
チ29をトリガする出力信号ＤＬ１を生成するので、同期化されたイネーブル信号
ＳＥ１は、受取ったイネーブル信号ＥＮ１の代わりに読み取り回路23へ供給され
る。信号ＤＬ１はさらにタイミングデバイス26へ戻され、タイミングデバイス26
では現在受取っているイネーブル信号ＥＮ１に基いて計算されたデータレートを
さらに更新するのを抑制する。このイネーブル信号の切り換えが行われると、別
の妨害について信号ＤＳ１が監視される。動的なタイムアウト機構をを採用する
と、タイムアウト期間は現在のフィードのパケットレートに比例する。この期間
ＴＴは、（別途記載するように）タイミングユニット26内で計算される。ラッチ
28が設定されると、計数器30が作動する−すなわち、これは期間ＴＴに対応する
値をロードをされて、カウントダウンを始める。別の妨害信号ＤＳ１がタイムア
ウト期間中に受取られるときは、信号ＤＲ１はエラー決定論理33によって生成さ
れて、ラッチ28をリセットし、スイッチ29を元の位置へ戻す。しかしながら少な
くとも1つの別の妨害が検出されるとき、信号ＤＦ１が生成され、第１のフィー
ドから第２のフィードへの切り換えプロセスを開始する。

【００１４】 動的なタイムアウト制御は、タイムアウト期間が、実際のデータレートとは無
関係に、固定数のパケットに対応することを保証するために行われる。したがっ
て、入力信号が適切な期間において監視され、重大な妨害がバッファ42の出力に
到達する前に、フィード切り換えプロセスが完了することを保証する。

【００１５】 動的なタイムアウト期間の実行例を次に示す： 入力ビットレート＝204バイトパケット内の26.181818メガビット／秒 入力バイトレート＝3.27272725メガバイト／秒 入力パケットレート＝16042.78パケット／秒（204バイトパケット） パケットの継続期間＝62.3333μｓ バッファ容量は、ほぼ２０パケットであり、したがって中間点の動作に対して
は１０パケットである。

【００１６】 信号が損失することによって４パケットを損失するので、バッファは正規の動
作レベルのほぼ半分に下がり、これは動的なタイムアウト期間として許容可能で
あると考えられる： 動的なタイムアウト期間＝４×パケットの継続期間＝249.3333μｓ。

【００１７】 したがって（既に記載したように）バイトレートを確認したタイマ26は、必要
とされるタイムアウト期間に対応する計数器30の必要な計数値ＴＴを計算する。

【００１８】 さらに加えて、パケット整列検出器31は受取ったバイトＤＢ１を監視する。パ
ケット同期化ユニット32がパケットの同期化を捕捉した後で、検出器31は、４つ
の連続するパケット上に現れるパケット同期化バイトの故障を検出し、故障を検
出したときは、出力ＰＳＦ１を生成して、（イネーブルの切換えが既に行われた
か否かとは無関係に）切換えを開始する。

【００１９】 バイトクロックφを使用して、ＦＩＦＯ21においてデータをクロックして、非
連続ブロック27、パケット同期化ブロック32、エラー検出ブロック31、およびタ
イミングブロック26のデータレート計算部をドライブすることに注意すべきであ
る。図１にはこれらの接続の全てを示していない。

【００２０】 フィードスイッチングプロセスは、記憶されたプログラムの形態で制御ユニッ
ト15−すなわち制御されたマイクロプロセッサによって実行される。このプロセ
スは順序立って実行されて、スイッチングをパケットの境界で実行することを保
証しなければならず、このプロセスは図２のフローチャートに示した。

【００２１】 段階101では、制御ユニット15は、バッファ42がブリードされているプロセス
内にあるか否かを検査し、イエスの場合はバッファ42は、段階102内に示したよ
うにパケットの境界が位置するまで待機する。

【００２２】 バッファ42がパケットの境界において整列するとき、ブリードユニット44はロ
ックされて（段階104）、バッファは作動可能状態に保たれ、完全なパケットを
出力する。段階105では、制御ユニットは、第１のチャンネルバッファ読取り回
路23がパケットの最後に到達したか否かを検査し、到達していないときは、到達
するまで待機する。次に段階106では、制御ユニットが切換えスイッチ16をスイ
ッチすると、ここでＡＳＩ送信機14は第２のチャンネルバッファ読取り回路43か
ら供給され：読み取り回路43がイネーブルされて、第１のフィード読取り回路23
から出力された最後のパケットの直ぐ後には、第２のフィード読取り回路43から
出力された完全なパケットが続く。

【００２３】 所望であれば、スイッチングの開始について既に記載した条件以外の故障条件
を与えることができ、例えばエラー検出器（図示されていない）は、２０４バイ
トのパケットの最後の１６バイト内の１０ビットのＡＳＩワードまたはエラーチ
ェックコード、あるいはこの両者を監視し、故障信号をＯＲゲート36の別の入力
へ供給して、制御ユニット15へ供給する。

【００２４】 ２つのフィードが同じ状態であると仮定すると、デバイスは第２の入力にスイ
ッチされたままであり、第２のフィード上で妨害されたときに反対方向への切り
換えを開始する。デバイスを通る２つの経路が同じであるとき、バッファ22はブ
リード回路44のようなブリード回路24をもち、入力11と関係しているアイテム26
ないし36は下方の入力12ももつが、分かり易くするために、図１にはこれらのア
イテムを記載していない。アイテム13、14、15、および16は両方の経路に共通し
ている。切換えを起こさせる問題が解決して、デバイスが第１のフィードへ戻る
ことが望ましいときは、当然にそのように準備を整えられる。例えば、検出器を
用意して、検出器27および31の出力を監視し、妨害またはエラー[]が一定期間−
恐らくは1時間発生しないときは、制御ユニット15へ再びスイッチするように命
令する。この場合にブリード回路44および下方の経路の同様のアイテム26ないし
36を省いてもよいが、これは第２のフィードが使用中である期間中のセキュリテ
ィの損失を伴うので、好ましくない。

【００２５】 所望であれば採り入れることのできる別の改良点は、２つのフィードの相対的
な品質をモニタして、現在出力を供給しているフィードよりも振る舞いが実際に
劣悪であるフィードへスイッチするように実行されるときに、スイッチング命令
を抑制することである。

【００２６】 図１のデバイスは、２つのフィードをもっているように記載したが；この原理
は３以上のフィードをもつシステムに容易に応用でき−したがって厳密な回転で
１つのフィードから別のフィードへスイッチし、例えば最善の信号で1つのフィ
ードを選択することができる。

【００２７】 図１に関連して既に記載した構成は、ＡＳＩ送信機14の入力における全パケッ
トの連続的な流れを保証するが、スイッチの切換え時にパケットの連続性を保証
しないことが分かるであろう。言い換えると、パケットを複製するか、またはパ
ケットを損失する可能性がある。これは、ＭＰＥＧ信号の場合に受け入れられる
と考えられる。しかしながら、特定の応用において、これを避けることが望まし
いときは、パケットがいくつかのやり方で分類されることを条件として、追加の
回路を用意して、バッファ内のパケットを検査し、バッファ44（または第２の供
給が使用中であるときはバッファ22）が一杯である状態を調節して、このような
複製または損失を避ける。

【００２８】 最後に、上述のタイミング置換技術は、フィードが１つで、フィードの切り換
えを行わないシステムでも使用でき；このような場合はアイテム11,23,14,20な
いし23、および27ないし29のみが必要とされる。

【図面の簡単な説明】

【図１】 スイッチングデバイスのブロック図。

【図２】 図１の一部の動作を示すフローチャート。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＭＺ，ＳＤ，ＳＬ，ＳＺ，ＴＺ，ＵＧ ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ， ＲＵ，ＴＪ，ＴＭ)，ＡＥ，ＡＧ，ＡＬ，ＡＭ，ＡＴ， ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＢＺ，Ｃ Ａ，ＣＨ，ＣＮ，ＣＲ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＤＭ ，ＤＺ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，ＧＥ，ＧＨ， ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ，ＪＰ，Ｋ Ｅ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ ，ＬＴ，ＬＵ，ＬＶ，ＭＡ，ＭＤ，ＭＧ，ＭＫ，ＭＮ， ＭＷ，ＭＸ，ＭＺ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，Ｒ Ｕ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ ，ＴＲ，ＴＴ，ＴＺ，ＵＡ，ＵＧ，ＵＳ，ＵＺ，ＶＮ， ＹＵ，ＺＡ，ＺＷ (72)発明者 ホイ、ナイジェル イギリス国、シーオー１・１エックスエ ス、エセックス、コルチェスター、キング ス・メドウ・ロード 20 Ｆターム(参考） 5C023 AA21 BA01 BA16 BA17 CA03 CA08 DA04 EA02 5K011 CA18 GA06 KA08

Claims (14)

【特許請求の範囲】
1. 【請求項１】 第１の信号と第２の信号との間でスイッチングする方法であ
   って、 （ａ）第１のバッファ内で第１の信号をバッファすることと； （ｂ）第２のバッファ内で第２の信号をバッファすることと； （ｃ）第1の信号から得たタイミング信号の制御のもとで第１のバッファか
   らの信号を読み取り、読み取った信号を出力へ送ることと； （ｄ）第１の信号の妨害を、第1のバッファへ入力する前に検出し、 このような検出をするときには： （ｅ）第１の信号から得たタイミング信号の代わりに局所的に生成されたタ
   イミング信号の制御のもとで第１のバッファから信号を読み取る段階と； （ｆ）第１のバッファに関係して第２のバッファの占有を調節する段階と； （ｇ）第２のバッファから信号を読み取り、第１のバッファから読み取った
   信号の代わりに、この読み取った信号を出力へ送る段階とを順番に行うこととを
   含む方法。
2. 【請求項２】 妨害を検出する段階が、妨害が第１の基準を満たすかどうか
   を検出することと、妨害が第２の基準を満たすかどうかを検出することとを含み
   、第１の基準が満たされるたびに、段階（ｅ）が実行され；第２の基準が満たさ
   れるときは、段階（ｆ）および（ｇ）が実行され；第２の基準が満たされないと
   きは、バッファ読取り制御が第１の信号から得たタイミング信号を戻す請求項１
   記載の方法。
3. 【請求項３】 第１の基準が、第１の信号の既定の破損が発生したことであ
   り、第２の基準が、破損が所定の期間の間継続していることである請求項２記載
   の方法。
4. 【請求項４】 第１の信号のデータレートを測定することと、その結果に依
   存して所定の期間を設定することとを含む請求項３記載の方法。
5. 【請求項５】 信号がパケット構造をもち、段階（ｆ）が、第１のバッファ
   から現在読み取られているパケットの完了まで待機することを含み、その後に段
   階（ｇ）を実行する請求項１ないし４の何れか１項記載の方法。
6. 【請求項６】 信号がパケット構造をもち、段階（ｆ）が、完全なパケット
   を読み取る準備ができた第２のバッファの状態を調節して、第1のバッファから
   現在読み取られているパケットの完了まで待機することを含み、その後に段階（
   ｇ）を実行する請求項１ないし５の何れか１項記載の方法。
7. 【請求項７】 信号が予測可能なやり方で変化する間隔で受取られ、タイミ
   ング信号が信号の実際の受け取りに対応し、予測される信号が以前に受取った信
   号のタイミングに基いて予測される請求項１ないし６の何れか１項記載の方法。
8. 【請求項８】 第１の信号と第２の信号との間でスイッチする装置であって
   、 第１の信号を受取るための第１のバッファと； 第２の信号を受取るための第２のバッファと； 第１の信号からタイミング信号を受取るための手段と； 第１の信号の予測されるタイミングに対応して代わりのタイミング信号を生
   成するためのタイミング手段と； 第1の信号の妨害を、第1のバッファへ入力する前に検出する手段と； このような検出に応答して： （ｉ）第1の信号から得たタイミング信号の制御のもとで第1のバッファから
   信号を読み取って出力へ送る第１の動作モードから、代わりのタイミング信号の
   制御のもとで第１の信号から信号を読み取って出力へ送る第２の動作モードへス
   イッチし； （ii）第１のバッファに関係して第２のバッファの占有を調節し； （iii）第２の動作モードから、第２のバッファから信号を読み取って、第
   １のバッファから読み取った信号の代わりに出力へ送る第３の動作モードへスイ
   ッチするように動作可能な制御手段とを含む装置。
9. 【請求項９】 妨害検出手段が、妨害が第１の基準を満たすかどうかと、妨
   害が第２の基準を満たすかどうかとを検出するように動作可能であり、制御手段
   が：第1の基準が満たされるたびに、第１のモードから第２のモードへスイッチ
   し；第２の基準が満たされるときは、第１のバッファに対する第２のバッファの
   占有を調節し、第２のモードから第３のモードへスイッチし；第２の基準が満た
   されないときは、第２のモードから第１のモードへスイッチするように動作可能
   な請求項８記載の装置。
10. 【請求項１０】 第１の基準が、第１の信号の既定の破損が発生しているこ
    とであり、第２の基準が、破損が所定の期間の間継続していることである請求項
    ９記載の装置。
11. 【請求項１１】 タイミング手段が、第１の信号のデータレートを測定して
    、その結果に依存して所定の期間を設定するための手段を含む請求項１０記載の
    装置。
12. 【請求項１２】 信号がパケット構造をもち、関連するバッファ占有の調節
    が、第１のバッファから現在読み取られているパケットの完了まで待機して、第
    ２のモードから第３のモードへスイッチすることを含む請求項８ないし１１の何
    れか１項記載の装置。
13. 【請求項１３】 信号がパケット構造をもち、関連するバッファの占有率の
    調節が、完全なパケットを読み取る準備のできた第２のバッファの状態を調節す
    ることと、第１のバッファから現在読み取られているパケットの完了まで待機し
    て、第２のモードから第３のモードへスイッチすることとを含む請求項８ないし
    １１の何れか１項記載の装置。
14. 【請求項１４】 第２の信号からタイミング信号を得るための手段と； 第２の信号の予測されるタイミングに対応して第２の代りのタイミング信号
    を生成するタイミング手段と； 第２の信号の妨害を、第２のバッファへ入力する前に検出する手段と； 第３の動作モードのときに、このような検出に応答して： （iv）第３の動作モードから、第２の代りのタイミング信号の制御のもとで
    第２のバッファから信号を読み取って出力へ送る第４の動作モードへスイッチし
    ； （ｖ）第２のバッファに関係する第１のバッファの占有を調節し； （vi）第４の動作モードから第１の動作モードへスイッチするように動作で
    きる制御手段とをさらに含む請求項８ないし１３の何れか１項記載の装置。