CN1299453C - 实现低电流消耗的相关器 - Google Patents

Abstract

本发明的相关器能够根据解扩码的值停止相关计算，并根据一个解扩码型将工作部件的工作比降低到常规方案的1/2(当用BPSK执行扩频时)。在扩频比足够高的情况下，通过使用一个公用总加法器而不考虑解扩码型，该相关器将电流消耗降低到常规方案电流消耗的约1/2(当用BPSK执行扩频时)，从而在不降低工作速度的情况下实现比常规相关器更低的电流消耗。

Description

实现低电流消耗的相关器

技术领域

本发明涉及一种相关器，尤其涉及一种用于同步捕捉和实现低电流消耗的相关器。

背景技术

近年来，移动通信系统已经被逐步推广，例如一个使用便携式电话的系统。这种移动通信系统所使用的一种通信方案是CDMA(码分多址)。

根据CDMA，在发射方，使用依据被发射数据而不同的一个预定扩频码扩频数据，并发射扩频数据。在接收方，使用与发射方所用的扩频码相同的一个扩频码(准确地说，与发射方的扩频码复共轭的一个码)扩频(通常称作解扩)接收数据以获得数据。

在利用这种CDMA技术的通信中，在终端站与基站之间建立同步是很重要的。终端站开始同步捕捉操作并与基站建立同步需要一段时间，该时间对应于下行链路方向(在该方向上由基站发送而由终端站接收)上所用扩频码周期的最小公分母。一般来说，需要一段很长的时间。

在ARIB(无线电工业和商业协会)中被标准化的过程中W-CDMA(宽带CDMA)中所用的下行链路扩频码被设计以周期较短的扩频码代替长周期的一些扩频码，以简化终端站中的上述初始同步建立过程。

尽管这种扩频码具有相对较短的周期，即使这个短周期的扩频码也需要对应于一定长度(例如256个码片)的相关计算。

作为为这种同步捕捉执行相关计算的方法，可以使用一种使用匹配滤波器的方法和一种使用滑动相关器的方法。下面将描述这两种方法。

图1是一个方框图，表示根据第一种现有技术用作一个相关器的匹配滤波器的结构。

参见图1，输入信号100被顺序输入抽头移位寄存器10。移位寄存器10足够长以存储对应于1码元时间(一般对应于上述短周期扩频码的一个周期)的输入信号。

在这种情况下，在1码元时间内包括n个解扩相位点，乘法器21至2n分别将移位寄存器10各抽头输出的信号101至10n与扩频码C_n至C₁相乘以输出作为相乘结果201至20n的结果数据。加法器30将相乘结果201至20n相加以获取一个解扩结果300。

在使用这种匹配滤波器的方法中，因为每次输入对应于一个采样的输入信号时针对一个相位点执行解扩，所以可以高速获得针对所有相位点的解扩结果。然而，因为下述原因这种操作消耗大量电流。

一般来说，输入信号是一个多电平信号并经常被处理为用I和Q分量表示的复数信号。这使移位寄存器10必须一直高速工作。因此移位寄存器10消耗大量电流。

加法器30也消耗大量电流。这一点将参照图2进行描述。

图2表示图1中加法器30内部结构的一个例子。

为简单起见，图2表示加法器30的输入信号数即移位寄存器10的抽头数为8的情况。

如图2所示，加法器30包括多个加法器，每个加法器用于使两个输入相加，并输出解扩结果300。因为加法器30具有这种大规模的结构并一直高速工作，因此消耗大量电流。

图3表示作为第二种现有技术使用滑动相关器的方法。

图3是表示滑动相关器的结构的一个方框图。

参见图3，解扩码生成器70生成一个扩频码C_i，乘法器40使该扩频码C_i与输入信号100相乘以获得一个信号110。另外，加法器50和寄存器60累加与1码元时间相对应的信号110。当与1码元时间相对应的信号被累加后，寄存器输出130变成对应于一个相位点的解扩结果130。因此，使用这个滑动相关器完成针对所有相位点的解扩需要花费一段对应于n个周期的解扩码的时间。

尽管使用这种滑动相关器显著降低了在上述使用匹配滤波器的相关器中所产生的电流消耗的问题，但其操作需要一段很长的处理时间。

因此，作为第三种现有技术，可以使用具有多个滑动相关器的结构，每个滑动相关器具有与图3所示的相同结构(n个滑动相关器所需的解扩时间与匹配滤波器所需的相等)。

根据这个例子，通过同时操作多个滑动相关器，获得针对所有相位点的解扩结果所需要的处理时间可以被缩短为与使用匹配滤波器时所需的时间相等。

然而，在这个同时操作多个滑动相关器的例子中，处理时间的缩短是以电流消耗为代价的。尽管与使用匹配滤波器的相关器相比电流消耗可以被降低，在电流消耗方面依然留下一个问题没有被解决。

作为第四种现有技术，可以使用在Chin和Furukawa的“宽带DS-CDMA数字匹配滤波器的低功耗设计”(第十一届电路和系统(Karuizawa)讨论会：1998年4月20-21日)中描述的方法。

图4是一个方框图，表示在“宽带DS-CDMA数字匹配滤波器的低电源消耗设计”中建议的相关器的结构。

参见图4，参考标号FFs表示存储所接收的输入扩频数据的寄存器；C表示用于使来自寄存器FFs的数据与扩频码相乘的乘法器。DMF输出表示这个建议DMF即数字匹配滤波器的输出。

第四种现有技术通过使用移位寄存器移位扩频码而不是移位输入信号来实施。根据第四种现有技术，可以降低在使用匹配滤波器的常规方法中所产生的一个问题即电流消耗。

使用匹配滤波器的方法已经作为第一种现有技术被描述；使用滑动相关器的方法作为第二种现有技术被描述；同时操作n个滑动相关器的方法作为第三种现有技术被描述；移位扩频码而非移位输入信号的方法作为第四种现有技术被描述。在第一种现有技术中，消耗大量电流。在第二种现有技术中，需要很长的处理时间。

根据第三和第四种现有技术，在处理时间方面不产生问题，并且与使用匹配滤波器的常规方法相比能够降低电流消耗。

然而，最近，根据便携式电话小型化的趋势产生对小型电池的需要。另外，需要消耗更少电流的便携式电话，以允许工作更长的时间而不必改变电池容量。

发明内容

本发明已经考虑现有技术中的上述问题，其目的是提供在不降低工作速度的情况下能实现与常规相关器相比更低电流消耗的一种相关器。

为了实现上述目的，根据本发明第一个方面，提供一种相关器，它通过在多个同步选择点上顺序解扩一个扩频调制信号来执行同步捕捉，并可以根据一个解扩码的值停止相关计算。

根据本发明的第二个方面，提供一种相关器，用于通过解扩已经被扩频调制的一个扩频调制信号来执行同步捕捉，其中用BPSK(二进制相移键控)或QPSK(四相移键控)执行扩频调制，并根据下列等式之一执行解扩：

$\underset{i=0}{\overset{n-1}{\mathrm{\Σ}}}C\left(i\right)\·D\left(i\right)=\underset{i=0}{\overset{n-1}{\mathrm{\Σ}}}D\left(i\right)-2\underset{i=0}{\overset{n-1}{\mathrm{\Σ}}}D{\left(i\right)|}_{C\left(i\right)=-1}$

$\underset{i=0}{\overset{n-1}{\mathrm{\Σ}}}C\left(i\right)\·D\left(i\right)=-\underset{i=0}{\overset{n-1}{\mathrm{\Σ}}}D\left(i\right)+2\underset{i=0}{\overset{n-1}{\mathrm{\Σ}}}D{\left(i\right)|}_{C\left(i\right)=1}$

和

$\underset{i=0}{\overset{n-1}{\mathrm{\Σ}}}C\left(i\right)\·D\left(i\right)=\left\{\underset{i=0}{\overset{n-1}{\mathrm{\Σ}}}D\left(i\right)\right\}+\{-\underset{i=0}{\overset{n-1}{\mathrm{\Σ}}}D{\left(i\right)|}_{C\left(i\right)\≠\mathrm{1,1}}+(-j\·\underset{i=0}{\overset{n-1}{\mathrm{\Σ}}}D{\left(i\right)|}_{C\left(i\right)=1,-1})$

$+(j\·\underset{i=0}{\overset{n-1}{\mathrm{\Σ}}}D{\left(i\right)|}_{C\left(i\right)=-1,1})+(-\underset{i=0}{\overset{n-1}{\mathrm{\Σ}}}D{\left(i\right)|}_{C\left(i\right)=-1,-1})\}$

其中n是1码元时间内所包含的解扩相位点数，C(i)是解扩码，和D(i)是已经被扩频调制的信号。

从上述方面显然可以看出，根据本发明所提供的一种相关器能够实现与设计为同时操作n个常规滑动相关器的结构相同的性能，其中每个滑动相关器如图3所示，当扩频比n足够高并用BPSK执行扩频/解扩时，具有大约该结构的1/2的电流消耗。

当本发明的相关器与常规相关器相比时，电流消耗按第二种现有技术、本发明、第四种现有技术、第三种现有技术和第一种现有技术的顺序递增。对于处理时间，本发明和第一、第三和第四种现有技术相等，第二种现有技术需要最长的处理时间。也就是，本发明可以实现比现有技术更低的电流消耗而不降低工作速度。

换句话说，根据本发明，提供一种相关器，它在解扩一个扩频调制信号时将根据一种扩频码型操作的一个部件的运行率降低到常规方案运行率的1/2(当用BPSK执行扩频时)，并且在扩频比足够高的情况下，通过使用不考虑解扩码型而操作的公用总加法器，将电流消耗降低到常规方案的大约1/2(当用BPSK执行扩频时)。

对于本领域的技术人员来说，通过参考下述详细说明和附图，在附图中用说明性的例子图示结合本发明原理的优选实施例，本发明的上述和许多其它目的、特性和优点将变得更明显。

附图说明

图1是一个方框图，表示作为第一种现有技术的用作一个相关器的匹配滤波器的结构；

图2表示图1中加法器内部结构的一个例子；

图3是一个方框图，表示作为第二种现有技术的一个滑动相关器的结构；

图4是一个方框图，表示在作为第四种现有技术的“宽带DS-CDMA数字匹配滤波器的低功耗设计”中所建议的一个相关器的结构；

图5是一个方框图，表示CDMA移动通信系统的一个例子的简图，根据本发明的CDMA传输设备应用于该系统；

图6用于解释在扩频调制中发射方和接收方的操作；

图7用于解释在基于BPSK的扩频调制中如何使用一个编码；

图8用于解释在基于QPSK的扩频调制中如何使用一个编码；

图9用于解释在基于QPSK的扩频调制中如何使用一个编码；

图10是表示根据本发明一种实施例的一个相关器的一个方框图；

图11是表示图10中总加法器内部结构的一个例子的一个方框图；

图12是表示图10中总加法器内部结构的另一个例子的一个方框图，其结构与图11中所示的结构不同；

图13是表示图10中一个部分加法器内部结构的一个例子的方框图，更具体地，在其中用BPSK执行扩频/解扩的一个应用；和

图14是表示图10中一个部分加法器内部结构的一个例子的方框图，更具体地，在其中用QPSK执行扩频/解扩的一个应用。

具体实施方式

下面将参照附图说明本发明的一些优选实施例。

在下述实施例中，本发明被应用于CDMA移动通信系统中的一个移动台。

图5是一个方框图，表示一个CDMA移动通信系统的示意性结构，该系统应用根据本发明的一个CDMA传输设备。

考虑到移动通信系统提供业务的多样化(多媒体趋势)和连接各基站、基站控制装置和交换站的传输路径的有效使用(统计复用)，ATM(异步传输模式)通信技术和类似技术已经被应用于构成移动通信系统网络侧的基站、基站控制装置和交换站。

移动台1通过移动通信系统与另一个移动台或终端设备或连接到另一网络的类似设备通信。

由移动台1发送的数据通过无线电通信作为通信数据被发送给基站2。基站2对从移动台1或其它移动台接收的通信数据执行各种处理，例如将数据配置成ATM信元，并将结果数据发送给基站控制装置3。

以这种方式，基站在网络中以ATM信元的形式传输信息，而不考虑无线电区内的通信数据是语音数据、图像数据还是其它形式的数据。这样就可以容易地处理多媒体通信形式。

基站控制装置3以用户为单位确定从基站2接收到的ATM信元的路由，并将它们发送给交换站4或其它从属基站。交换站4以用户为单位确定从基站控制装置3接收到的ATM信元的路由，并将它们发送给其它交换站或关口站5。

在这种ATM信元传输中，一旦生成ATM信元就可以使其流入传输路径。这避免了必须为每个预定信道预备一条传输路径，因此，能够获得统计复用效果，并且能够有效地使用传输路径。注意关口站5用于将数据中继到另一个网络。

在从网络侧向移动台1发送数据的过程中，基站2执行诸如QPSK的主调制，再执行作为次级调制的扩频调制，然后发送结果数据。这个实施例的相关器例如可以被应用于移动台1。移动台1使用该相关器通过解扩来自基站2的一个接收信号从而获得一个相关，以执行同步捕捉。

图6是用于解释在扩频调制中发送方和接收方的操作的图。

参见图6，在Tx即发送方(图5中的基站2)，乘法器6使发送信号S_TX与扩频码C(t)相乘以执行扩频调制。

在Rx即接收方(图5中的移动台1)，相关器7通过使该信号乘以码生成器8所生成的一个扩频码来解扩从Tx接收的一个信号，从而获得一个相关。

当图6中的乘法器6执行扩频调制时，实际上使用基于BPSK使用二进制码作为扩频码的扩频调制和基于QPSK使用四进制码作为扩频码的扩频调制。

图7解释了在基于BPSK的扩频调制中如何使用一个编码。参见图7，纵坐标表示Q分量；横坐标表示I分量。

在这种基于BPSK的扩频调制中，通常通过使用具有两个点(1，0)和(-1，0)的一个编码作为扩频码来执行扩频操作。

图8和9是用于解释在基于QPSK的扩频调制中如何使用一个编码的图。分别参见图8和图9，纵坐标表示Q分量；和横坐标表示I分量。

在这种基于QPSK的扩频调制中，例如如图9所示，通过使用具有四个点(1，1)、(-1，1)、(-1，-1)和(1，-1)的一个编码作为扩频码来执行扩频操作。在解扩操作中，为了计算简单或者类似的原因，例如如图8所示，扩频码被旋转45°以具有四个点(1，0)、(0，1)、(-1，0)和(0，-1)，并使用这个码执行计算。图14中的信号旋转部件42执行这种旋转操作。

图10是一个方框图，其示意性地说明了根据本发明一种实施例的一个相关器。

注意到图10表示一个扩频码生成部件71，该部件对应于图6中的码生成器8和与该相关器有关的部分。

假设在这个实施例中，用BPSK执行扩频/解扩，并且在用一个扩频码匹配n个扩频码片的相位之后将它们同相相加。

为简便起见，假设输入信号100没有被重复采样，并且参考时钟900的频率等于解扩码片速率。

参见图10，接收信号100被输入FIFO存储器11、总加法器80和部分加法器81至8n。参考时钟900被提供给每个时钟。

解扩码生成部件71根据参考时钟900生成逐码片移相的解扩码序列701至70n，并同时向选择器31输出控制信号700。

FIFO存储器11存储n-码片接收信号100，并在每次输入接收信号100时，在当前接收信号100的n个码片之前输出一个信号作为FIFO输出109。

总加法器80计算输入信号100的过去n-码片总和并输出一个总相加结果800。也就是，总加法器80从开始操作到第n个码片不断地累加输入信号100。因此，总加法器80将当前输入信号100和FIFO输出109之间的差值加在累加结果上。

这个操作用等式(1)表示。假设S(K)是稳定状态中的总相加结果800，D(i)是输入信号100，累加结果可以通过用下式(1)计算：

$S(k+1)=S\left(k\right)+D(k+1)-D(k-n)=\underset{i=0}{\overset{n-1}{\mathrm{\Σ}}}D(k+1-i).....\left(1\right)$

部分加法器81-8n分别准备n-码片输入信号100，并分别从解扩码生成部件71接收逐码片移相的解扩码序列701至70n。

部分加法器81仅累加n-码片输入信号100的信号，该信号对应于解扩码序列701是“1”或“-1”的情况。

如果部分加法器81仅当解扩码序列701为“-1”时累加信号，部分加法器81仅需要保持迄今为止的累加值，并且当解扩码序列701为“1”时可以停止它的相关计算。

由控制信号700控制的选择器31提供用于复位部分加法器81中累加值的定时信号311。

对部分加法器81的说明适用于每个部分加法器82至8n。

根据由解扩码生成部件71发送的控制信号700，选择器31从完成计算的部分相加结果801至80n中选择结果，并能够指定一个解扩码生成周期，并且还生成定时信号311至31n用于复位相应部分加法器的内部累加值。

频率乘法器32使选择器31所选择的部分相加结果321乘以-2。然后加法器33在这个时间点上相加频率乘法部分相加结果322与总相加结果800以获得一个解扩结果300。

假设C(i)＝{1，-1}是解扩码，解扩结果300可以用下式给出：

$\underset{i=0}{\overset{n-1}{\mathrm{\Σ}}}C\left(i\right)\·D\left(i\right)=\underset{i=0}{\overset{n-1}{\mathrm{\Σ}}}C\left(i\right)\·D{\left(i\right)|}_{C\left(i\right)=1}+\underset{i=0}{\overset{n-1}{\mathrm{\Σ}}}C\left(i\right)\·D{\left(i\right)|}_{C\left(i\right)=-1}$

$=\underset{i=0}{\overset{n-1}{\mathrm{\Σ}}}D{\left(i\right)|}_{C\left(i\right)=1}-\underset{i=0}{\overset{n-1}{\mathrm{\Σ}}}D{\left(i\right)|}_{C\left(i\right)=-1}$

$=\underset{i=0}{\overset{n-1}{\mathrm{\Σ}}}D{\left(i\right)|}_{C\left(i\right)=1}+\underset{i=0}{\overset{n-1}{\mathrm{\Σ}}}D{\left(i\right)|}_{C\left(i\right)=-1}-\underset{i=0}{\overset{n-1}{\mathrm{\Σ}}}D{\left(i\right)|}_{C\left(i\right)=-1}$

$-\underset{i=0}{\overset{n-1}{\mathrm{\Σ}}}D{\left(i\right)|}_{C\left(i\right)=-1}$

$=\underset{i=0}{\overset{n-1}{\mathrm{\Σ}}}D\left(i\right)-2\underset{i=0}{\overset{n-1}{\mathrm{\Σ}}}D{\left(i\right)|}_{C\left(i\right)=-1}---\left(2\right)$

图10所示的实施例执行等式(2)表示的计算。

与每个如图3所示的n个常规滑动相关器同时工作时所实现功能相等效的功能可以通过使用工作频率为50％(假设解扩码“1”和“-1”出现的频率接近相等)的n个部分加法器81至8n和工作频率为100％的一个总加法器80来实现。在扩频比n足够高的情况下，电流消耗可以被减少到大约1/2。

接着将说明图10中总加法器80的内部结构。

图11是一个方框图，表示图10中总加法器80内部结构的一个例子。

参见图11，控制部件55从图10中的总加法器80接收一个控制信号310，并生成一个复位信号550和门信号551。

总加法部件90包括门电路54、减法器51、加法器52和存储单元53。

门电路54接收门信号551作为门输出550，并通过/输出0或来自图10中FIFO存储器11的原FIFO输出109。在初始状态中，控制门输出550保持为0，直到累加完n-码片输入信号100为止。

减法器51从每个输入信号100减去门输出550，并输出一个差值信号510。加法器52和存储单元53(通常使用锁存器或触发器)用于累加该差值信号510以获得总相加结果800，该结果是对应于过去n个码片的累加值。

在图11中的总加法器80中，仅生成一次复位信号550以在开始计算之前立即将存储单元53复位成0。另外，在开始计算之后输出对应于第一n个码片的门信号551直到由门电路54将门信号550设置为0。

如上所述，图11中所示的总加法器80是一个IIR(无限脉冲响应)型的积分器。对于这种类型，如果由于某种原因在累加结果中包含无用信息，例如由于短期电源中断导致的操作错误、外部噪声或类似原因，随后的计算结果变得不正确。

下面将说明克服这种缺点的另一种例子。

图12是一个方框图，表示图10中总加法器80内部结构的另一种例子，该结构不同于图11中所示的例子。

参见图12，每个总加法部件91和92具有与总加法部件90相同的结构。下面将说明这些部件。

每个总加法部件91和92包括门电路、减法器、加法器和存储单元，与图11中的总加法部件90相类似。

总加法部件91或92中的门电路从控制部件61接收一个门信号611或612，并通过/输出0或来自图10中FIFO存储器11的原FIFO输出109。在初始状态中，来自总加法部件91或92中门电路的门输出被控制以保持为0直到累加完n-码片输入信号100。

总加法部件91或92中的减法器从中每个输入信号100减去门输出，并输出一个差值信号。此后，总加法部件91或92中的减法器和存储单元累加差值信号以获得一个输出910或920，该输出是与过去n个码片相对应的累加值。

在图12所示的情况下，用来自控制部件61的复位信号613和614交替复位总加法部件91和92，以将其恢复成初始状态。因此，即使由于某种原因使累加结果变得不正确，因为这些部件被定期恢复成初始状态，能停止图11所示例子中所述的差错传播。

更具体地说，控制部件61从图10中的选择器31接收控制信号310，用复位信号613复位总加法部件91，并在随后n个码片的过程中使用门信号611屏蔽输入给总加法部件91的FIFO输出109。

因为在复位操作之后n个码片总加法部件91的输出910变得有效，选择器93选择输出910作为与随后n个码片相对应的总相加结果800。

总加法部件92以如上所述相同的方式由复位信号614和门信号612控制。然而，总加法部件92的工作定时相对于总加法部件91被延迟n个码片。也就是，在总加法部件91的输出910变有效时，总加法部件91被立即复位，并且在总加法部件91的输出910保持有效的n-码片的间隔内，FIFO输出109相对于总加法部件92被屏蔽。

当总加法部件92的输出920变得有效时，总加法部件91被复位，并且选择器93选择输出920作为总相加结果800。通过重复上述过程，参考图11所述的差错传播可以在最多输出2n个码片时被停止。

接着将说明图10所示的每个部分加法器81至8n内部结构的一个例子。

因为每个部分加法器81至8n的结构与部分加法器81相同，下面将作为一个代表性的例子来说明部分加法器81。

图13是一个方框图，表示图10中部分加法器81内部结构的一个例子。

参见图13，接收信号100和工作时钟900由用解扩码701控制的门电路66和62阻断或通过。

仅当扩频码701为-1(C(i)＝1)时，门电路66和62通过信号，并当扩频码701为1(C(i)＝-1)时阻断信号。

加法器63和寄存器64累加门电路66的输出信号。在每个码元周期用一个来自复位部件65的复位信号603使寄存器64复位，该复位部件65由来自图10中选择器31的定时信号311控制。

通过在寄存器64复位之前立即提取输出信号801，可以获得部分加法器81的输出。

也就是，当来自解扩码生成部件71的解扩码701为1时，部分加法器81几乎停止其工作，工作比降低到大约1/2，从而降低电流消耗。

在上述实施例中，用BPSK执行扩频/解扩。然而，本发明并不仅限于用BPSK执行扩频/解扩，例如还可以应用于用QPSK执行扩频/解扩的情况。

下面将说明一种实施例，在该实施例中本发明被应用于用QPSK执行扩频/解扩的情况。

因为这个实施例的基本结构与图10所示的结构基本相同，将参照图10说明本实施例。

在QPSK情况下的解扩结果可以用下式计算：

$\underset{i=0}{\overset{n-1}{\mathrm{\Σ}}}C\left(i\right)\·D\left(i\right)=\underset{i=0}{\overset{n-1}{\mathrm{\Σ}}}C\left(i\right)\·D{\left(i\right)|}_{C\left(i\right)=\mathrm{1,1}}+\underset{i=0}{\overset{n-1}{\mathrm{\Σ}}}C\left(i\right)\·D{\left(i\right)|}_{C\left(i\right)=1,-1}$

$+\underset{i=0}{\overset{n-1}{\mathrm{\Σ}}}C\left(i\right)\·D{\left(i\right)|}_{C\left(i\right)=-\mathrm{1,1}}+\underset{i=0}{\overset{n-1}{\mathrm{\Σ}}}C\left(i\right)\·D{\left(i\right)|}_{C\left(i\right)=-1,-1}$

$=\underset{i=0}{\overset{n-1}{\mathrm{\Σ}}}D{\left(i\right)|}_{C\left(i\right)=\mathrm{1,1}}+(-j\underset{i=0}{\overset{n-1}{\mathrm{\Σ}}}D{\left(i\right)|}_{C\left(i\right)=1,-1})$

$+\left(j\underset{i=0}{\overset{n-1}{\mathrm{\Σ}}}D{\left(i\right)|}_{C\left(i\right)=-\mathrm{1,1}}\right)+(-\underset{i=0}{\overset{n-1}{\mathrm{\Σ}}}D{\left(i\right)|}_{C\left(i\right)=-1,-1})$

$=\underset{i=0}{\overset{n-1}{\mathrm{\Σ}}}D{\left(i\right)|}_{C\left(i\right)=\mathrm{1,1}}+\underset{i=0}{\overset{n-1}{\mathrm{\Σ}}}D{\left(i\right)|}_{C\left(i\right)\≠\mathrm{1,1}}-\underset{i=0}{\overset{n-1}{\mathrm{\Σ}}}D{\left(i\right)|}_{C\left(i\right)\≠\mathrm{1,1}}$

$+(-j\·\underset{i=0}{\overset{n-1}{\mathrm{\Σ}}}D{\left(i\right)|}_{C\left(i\right)=1,-1})$

$+(j\·\underset{i=0}{\overset{n-1}{\mathrm{\Σ}}}D{\left(i\right)|}_{C\left(i\right)=-\mathrm{1,1}})+(-\underset{i=0}{\overset{n-1}{\mathrm{\Σ}}}D{\left(i\right)|}_{C\left(i\right)=-1,-1})$

$=\left\{\underset{i=0}{\overset{n-1}{\mathrm{\Σ}}}D\left(i\right)\right\}+\{-\underset{i=0}{\overset{n-1}{\mathrm{\Σ}}}D{\left(i\right)|}_{C\left(i\right)\≠\mathrm{1,1}}+(-j\·\underset{i=0}{\overset{n-1}{\mathrm{\Σ}}}D{\left(i\right)|}_{C\left(i\right)=1,-1})$

$+(j\·\underset{i=0}{\overset{n-1}{\mathrm{\Σ}}}D{\left(i\right)|}_{C\left(i\right)=-\mathrm{1,1}})+(-\underset{i=0}{\overset{n-1}{\mathrm{\Σ}}}D{\left(i\right)|}_{C\left(i\right)=-1,-1})\}$

                                                   

这个实施例执行用等式(3)表示的计算。

因此，在这个实施例中，当C(i)不是“1，1”时，部分加法器81至8n必须工作。

如上所述，这个实施例的结构与图10所示的结构相同。然而，在基于BPSK的实施例中，图10中频率乘法器32的系数是-2，而在这个实施例中，该系数是-1。另外，在这个实施例中每个部分加法器81至8n的内部结构与基于BPSK的实施例中的内部结构不同。

下面将说明这个实施例中每个部分加法器81至8n的内部结构。

同样，在这个实施例中，每个部分加法器82至8n的结构与部分加法器81的结构相同，因此将说明部分加法器81的结构作为一个说明性的例子。

图14是一个方框图，表示图10中部分加法器81的内部结构的一个例子，更具体地，在其中用QPSK执行扩频/解扩的一个应用。

参见图14，接收信号100和工作时钟900由用一个解扩码701控制的门电路41和43阻断或通过。

仅当(C(i)＝1，-1)、(C(i)＝-1，-1)、(C(i)＝-1，1)即解扩码701采用“1，1”之外的值时，门电路41和43通过信号，并当解扩码701是“1，1”(C(i)＝1，1)时阻断信号。

信号旋转部件42执行相应于解扩码701的旋转操作(-90°、180°、+90°)，并输出一个旋转结果402。

然后加法器44和寄存器45累加从旋转结果402减去旋转之前的信号401获得的结果。

在每个码元周期用来自复位部件46的一个复位信号使寄存器45复位，该复位部件46用来自图10中选择器31的定时信号311控制。

通过在即将复位寄存器45之前提取输出信号801，可以获得部分加法器81的输出。

也就是，当来自图10中解扩码生成部件71的解扩码701是“1，1”时，该实施例中的部分加法器81几乎停止它的工作，工作比降低到大约3/4，从而减少电流消耗。

即使在用例如QPSK而不是BPSK执行扩频/解扩的情况下，通过针对解扩码所有状态即四个状态中的三个状态执行部分相加，电流消耗可以被减少到3/4，尽管电路规模加大。

在上述的每一种实施例中，用BPSK和QPSK执行扩频/解扩。然而，本发明并不仅限于此。

另外，在上述每一种实施例中，不执行重复采样。然而，显然本发明可以被应用于执行重复采样的情况。

在用BPSK执行扩频/解扩的上述实施例中，执行用等式(2)表示的计算。然而，本发明并不仅限于此，还可以执行等式(4)所表示的计算。这适用于用QPSK执行扩频/解扩的情况。

$\underset{i=0}{\overset{n-1}{\mathrm{\Σ}}}C\left(i\right)\·D\left(i\right)=\underset{i=0}{\overset{n-1}{\mathrm{\Σ}}}C\left(i\right)\·D{\left(i\right)|}_{C\left(i\right)=1}+\underset{i=0}{\overset{n-1}{\mathrm{\Σ}}}C\left(i\right)\·D{\left(i\right)|}_{C\left(i\right)=-1}$

$=\underset{i=0}{\overset{n-1}{\mathrm{\Σ}}}D{\left(i\right)|}_{C\left(i\right)=1}-\underset{i=0}{\overset{n-1}{\mathrm{\Σ}}}D{\left(i\right)|}_{C\left(i\right)=-1}$

$=\underset{i=0}{\overset{n-1}{\mathrm{\Σ}}}D{\left(i\right)|}_{C\left(i\right)=1}+\underset{i=0}{\overset{n-1}{\mathrm{\Σ}}}D{\left(i\right)|}_{C\left(i\right)=1}-\underset{i=0}{\overset{n-1}{\mathrm{\Σ}}}D{\left(i\right)|}_{C\left(i\right)=1}$

$-\underset{i=0}{\overset{n-1}{\mathrm{\Σ}}}D{\left(i\right)|}_{C\left(i\right)=-1}$

$=-\underset{i=0}{\overset{n-1}{\mathrm{\Σ}}}D\left(i\right)+2\underset{i=0}{\overset{n-1}{\mathrm{\Σ}}}D{\left(i\right)|}_{C\left(i\right)=1}---\left(4\right)$

Claims (10)

1.一种相关器，用于通过解扩已经被扩频调制的一个扩频调制信号来执行同步捕捉，其中用二进制相移键控执行扩频调制，并根据下面给出的等式执行解扩：

$\underset{i=0}{\overset{n-1}{\mathrm{\Σ}}}C\left(i\right)\·D\left(i\right)=\underset{i=0}{\overset{n-1}{\mathrm{\Σ}}}D\left(i\right)-2\underset{i=0}{\overset{n-1}{\mathrm{\Σ}}}D\left(i\right){|}_{C\left(i\right)=-1}$

其中n是在1码元时间内所包括的解扩相位点数，C(i)是解扩码，和D(i)是已经被扩频调制的信号。

2.根据权利要求1所述的相关器，还包括：

总加法器，用于计算等式 $\underset{i=0}{\overset{n-1}{\mathrm{\Σ}}}C\left(i\right)\·D\left(i\right)=\underset{i=0}{\overset{n-1}{\mathrm{\Σ}}}D\left(i\right)-2\underset{i=0}{\overset{n-1}{\mathrm{\Σ}}}D\left(i\right){|}_{C\left(i\right)=-1}$ 右侧项中的

部分加法器，用于计算等式 $\underset{i=0}{\overset{n-1}{\mathrm{\Σ}}}C\left(i\right)\·D\left(i\right)=\underset{i=0}{\overset{n-1}{\mathrm{\Σ}}}D\left(i\right)-2\underset{i=0}{\overset{n-1}{\mathrm{\Σ}}}D\left(i\right){|}_{C\left(i\right)=-1}$ 右侧项中的

频率乘法器，用于使所述部分加法器的输出乘以-2；和

加法器，用于将所述总加法器的输出和所述频率乘法器的输出相加。

3.根据权利要求2所述的相关器，其中所述总加法器从当前信号中减去扩频调制信号的一个输入信号，该信号在当前输入信号的n个码片之前被输入，并使相减结果与过去n个码片相对应的扩频调制信号的总和相加，从而计算最终的

4.根据权利要求2所述的相关器，其中所述的总加法器是无限脉冲响应型的。

5.根据权利要求2所述的相关器，其中所述总加法器包括两个无限脉冲响应型总加法器。

6.一种相关器，用于通过解扩已经被扩频调制的一个扩频调制信号执行同步捕捉，其中用二进制相移键控执行扩频调制，并根据下面给出的等式执行解扩：

$\underset{i=0}{\overset{n-1}{\mathrm{\Σ}}}C\left(i\right)\·D\left(i\right)=-\underset{i=0}{\overset{n-1}{\mathrm{\Σ}}}D\left(i\right)+2\underset{i=0}{\overset{n-1}{\mathrm{\Σ}}}D\left(i\right){|}_{C\left(i\right)=-1}$

其中n是在1码元时间内所包括的解扩相位点数，C(i)是解扩码，和D(i)是已经被扩频调制的信号。

7.根据权利要求6所述的相关器，还包括：

总加法器，用于计算等式 $\underset{i=0}{\overset{n-1}{\mathrm{\Σ}}}C\left(i\right)\·D\left(i\right)=-\underset{i=0}{\overset{n-1}{\mathrm{\Σ}}}D\left(i\right)+2\underset{i=0}{\overset{n-1}{\mathrm{\Σ}}}D\left(i\right){|}_{C\left(i\right)=-1}$ 右侧项中的

部分加法器，用于计算等式 $\underset{i=0}{\overset{n-1}{\mathrm{\Σ}}}C\left(i\right)\·D\left(i\right)=-\underset{i=0}{\overset{n-1}{\mathrm{\Σ}}}D\left(i\right)+2\underset{i=0}{\overset{n-1}{\mathrm{\Σ}}}D\left(i\right){|}_{C\left(i\right)=-1}$ 右侧项中的

频率乘法器，用于使所述部分加法器的输出乘以2；和

减法器，用于将所述频率乘法器与所述总加法器的输出进行减法运算。

8.一种相关器，用于通过解扩已经被扩频调制的扩频调制信号执行同步捕捉，其中用二进制相移键控执行扩频调制，并根据下面给出的等式执行解扩：

$\underset{i=0}{\overset{n-1}{\mathrm{\Σ}}}C\left(i\right)\·D\left(i\right)=\left\{\underset{i=0}{\overset{n-1}{\mathrm{\Σ}}}D\left(i\right)\right\}+\{-\underset{i=0}{\overset{n-1}{\mathrm{\Σ}}}D\left(i\right){|}_{C\left(i\right)\≠\mathrm{1,1}}+(-j\·\underset{i=0}{\overset{n-1}{\mathrm{\Σ}}}D\left(i\right){|}_{C\left(i\right)=1,-1})$

$+(j\·\underset{i=0}{\overset{n-1}{\mathrm{\Σ}}}D\left(i\right){|}_{C\left(i\right)=-\mathrm{1,1}})+(-\underset{i=0}{\overset{n-1}{\mathrm{\Σ}}}D\left(i\right){|}_{C\left(i\right)=-1,-1})\}$

其中n是在1码元时间内所包括的解扩相位点数，C(i)是解扩码，和D(i)是已经被扩频调制的信号。

9.一种便携式终端设备，其应用了在权利要求1至8中任一权利要求所定义的所述相关器。

10.一种便携式电话，其应用了在权利要求1至8中任一权利要求所定义的所述相关器。

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