CN1295792C - 串行mram组件 - Google Patents

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CN1295792C CNB028040740A CN02804074A CN1295792C CN 1295792 C CN1295792 C CN 1295792C CN B028040740 A CNB028040740 A CN B028040740A CN 02804074 A CN02804074 A CN 02804074A CN 1295792 C CN1295792 C CN 1295792C
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    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type

Abstract

本发明系揭示一MRAM装置(100)及其制造方法，其具有串联连接在一起之磁性内存储存单元或堆栈(MS0、MS1、MS2及MS3)。而装置(X0、X1、X2及X3)系分别并联连接至每一该磁性内存储存单元(MS0、MS1、MS2及MS3)。活性面积(AA)系为连续，且接触通孔(VU1、VL1、VU2、VL2及VU3)系为藉由磁性堆栈(MS0、MS1、MS2及MS3)而为共享。N+区域(108、110、112、114、116及118)系藉由装置(X0、X1、X2及X3)而彼此连接在一起。

Description

串行MRAM组件
本专利系主张2001年1月24日申请之美国暂时性专利申请案序号第60/263931号的权益，并于此将其融入做为参考。
技术领域
本发明大体而言系关于半导体装置之制造，更特别的是相关于磁性随机内存(Magnetic Random Access Memory，MRAM)装置。
背景技术
半导体系用于集成电路之电子方面的应用，例如：包括无线电收音机、电视、移动电话及个人计算机装置等。一种半导体装置的形式是半导体储存装置，如一动态随机存取内存(DRAM)及高速缓存，其系利用一电子电荷来储存信息。
一个在内存装置中更最近之发展，系牵涉到结合半导体技术及磁性之自旋电子学(spin electronics)。一个电子，而不是电荷，之旋转被用来指出一”1”或”0”之存在，而一个如此之旋转电子装置就是一磁性随机内存(MRAM)，其包括在不同金属层中彼此垂直配置之导线，而该导线则是将一磁性堆栈夹在中间。该导线交叉之位置称为一交叉点。当一电流流过其中一导线时会在该导线周围产生一磁场，并将磁性两极指向沿着该金属线或导线之方向，而流过其它导线之电流会也引导出磁场，并也可以部分旋转该磁性两极。数字信息，以”0”或”1”表示者，系储存于磁矩之排列中，而该磁性对象之抗性系取决于该磁矩之排列，所储存之状态则是藉由侦测该对象之抵抗状况而被读出。一内存单元可藉由在一具列及行之矩阵结构中配置导线及交叉点而被架构。
相较于传统半导体内存装置如DRAM，MRAM的优点是，MRAM系非挥发性内存(non-volatile memory)。举例而言，一个利用MRAM之个人计算机将不会有如传统利用DRAM之个人计算机一样很长的”开机(boot-up)”时间，而且，MRAM不需被激活，具有”记忆”所储存数据之能力。
发明内容
本发明之实施例在MRAM装置具有串联连接在一起之磁性内存储存单元时可达成技术上的优势。
在一实施例中，一电阻性半导体装置包括多个位于一基板之上之磁性内存储存单元，每一该储存单元包括一第一端及一第二端，该等储存单元系彼此串联连接，以使该等储存单元之一储存单元之一第一端连接至该等储存单元之一相邻储存单元之一第二端。
在另一实施例中，一磁性随机内存(MRAM)装置，其包括位于一基板之上之一第一晶体管，其具有一栅极、一第一源极/漏极区域及一第二源极/漏极区域，一第二晶体管，其具有一栅极、一第一源极/漏极区域及一第二源极/漏极区域，该第二晶体管之该第一源极/漏极区域系连接至该第一晶体管之该第二源极/漏极区域，一第一磁性堆栈，其具有一第一及一第二端，该第一磁性堆栈之该第一端系连接至该第一晶体管之该第一源极/漏极区域，该第一磁性堆栈之该第二端系连接至该第一晶体管之该第二源极/漏极区域，以及一第二磁性堆栈，其具有一第一及一第二端，该第二磁性堆栈之该第一端系连接至该第二晶体管之该第一源极/漏极区域，该第二磁性堆栈之该第二端系连接至该第二晶体管之该第二源极/漏极区域。
再在另一个实施例中，一种制造一磁性随机内存(MRAM)半导体装置之方法包括于一基板之上形成多个磁性内存储存单元，每一该储存单元包括一第一端及一第二端。该等储存单元系彼此串联连接在一起，以使该等储存单元之一储存单元之一第一端连接至该等储存单元之一相邻储存单元之一第二端。
本发明实施例之优点包括提供一MRAM装置，其比起习知技术具有一较小的单元布局面积，而且，藉由在一较佳实施例中使用可随意之耗尽装置，会有较低之耗尽能源。
附图说明
上述本案之特征将可藉由之后之叙述及与其相关之图式而获得一更清楚的了解，其中：
第一图：系举例于习知技术中MRAM单元之示意图；
第二图：系显示第一图中习知MRAM单元之电路布局上视图；
第三图：系显示本发明一较佳实施例之示意图；
第四图：系举例说明本发明一较佳实施例之剖面图；
第五图：系显示第四图中实施例之电路布局之上视图；
第六图：系显示可视之金属层之上视图；
第七图：系显示本发明另一较佳实施例之示意图；以及
第八图～第九图：与自由磁性层做出连接之较佳实施例。
在不同之图式中，除非有特别指明，否则相对应之数字及符号代表相对应之部件。本图式系绘以清楚对较佳实施例之相关方面做出解释，而没有必要依照比例绘制。
具体实施方式
习知MRAM设计将被讨论，接着是本发明一些较佳实施例及一些优点之讨论。
一晶体管MRAM单元设计可以使单元之大小介于6F2~8F2之间(其中F系为最小特征大小(minimum feature size))。举例而言，第一图系为一习知具6F2或更大最小特征大小之MRAM单元10设计之示意图，其中装置X包括具有一栅极、源极及漏极的晶体管。该晶体管之栅极系连接至一字线WL，该晶体管之漏极接地，而该晶体管之源极系连接至接触通孔VX，而通孔VX则连接至一导电物质MX。
导电物质MX系连接至一磁性堆栈MS，而该磁性堆栈系于磁性物质之两堆栈之间包括有一隧道结TJ，该磁性堆栈MS之其它面则连接至一位线BL，一数字线路DL系与该DL所在点代表之页面的平面互相垂直。
一逻辑状态系储存于可藉由决定电阻性而加以侦测的TJ中，如10κΩ为一低欧姆”0”状态及12κΩ为一高欧姆”1”状态。为了读出储存于TJ中之逻辑状态，在字线上之激活或转变会激活晶体管X，而造成从接地处通过装置X，VX及MX，再通过TJ进入BL之连接。而TJ上之阻抗状态则藉由测量通过位线BL之电流而决定。
为了在磁性内存单元MS之TJ中写入一逻辑状态，一电流会通过彼此互相垂直之DL及BL，而因DL及BL之电流所产生之电磁场的叠置(superposition)会藉由改变TJ之阻抗状态而于该TJ中写入一逻辑状态。
请参与第二图，其系显示第一图中习知磁性内存单元电路10之布局上视图。在半导体晶片中下部平面上之活性面积AA系接地，字线WL配置于该活性面积AA之上，并形成该装置X之栅极(图中未显示)。装置X之一源极/漏极区域系接地，而其它源极/漏极区域则连接至该隧道结TJ。接地区域可见于两字线WL之间。
在第二图的右边，区域VX代表连接该接地活性面积AA至该金属接触区域MX之VX接触，MX则是将VX连接至接近字线WL之隧道结TJ，至于TJ则是连接至下方之MX。虽然位线并未显示余图中，但是其系以水平方向沿着该活性面积之上方前进。
在第一图及第二图中所显示之习知MRAM单元10中，字线WL之宽度为F，而字线间之距离为F，VX接触宽为F、高为F，MX为F×2F及TJ组件为F×F，BL之间距为2F，WL之间距为3F，因此，此一设计之最小可获得特征大小是接近6F2。
半导体装置，如MRAM装置，不断地被缩小尺寸以符合电子装置对微型化之需求。因此在此领域中需要具较小最小特征大小之MRAM半导体装置。
而本发明之实施例藉由将多个磁性储存单元串联连接而达到较小的最小特征大小。其系使用一连续的活性面积，而非每一磁性内存单元具有一的活性面积，而接触通孔则在串联之磁性储存单元间共享。
一本发明之较佳实施例100之示意图系显示在第三图中。多个，如二或更多个，磁性堆栈MS0、MS1、MS2及MS3系一起串联连接，装置X0、X1、X2及X3则分别并联连接至每一个磁性堆栈MS0、MS1、MS2及MS3，如图所示。装置X0、X1、X2及X3较佳者是包含增强型晶体管，也可以在之后之进一步讨论中两者择一地包含耗尽装置(depletion device)。
每一个装置X0、X1、X2及X3系将其自身之栅极连接至一字线，特别地是分别连接至字线WL0、WL1、WL2及WL3，相邻装置之漏极及源极则连接在一起，举例而言，装置X0之漏极系与装置X1之源极相连接，而装置X3之漏极则接地。
每一个磁性堆栈MS0、MS1、MS2及MS3各分别包含一隧道结TJ0、TJ1、TJ2及TJ3，而各隧道结TJ0、TJ1、TJ2及TJ3系可适地以储存一逻辑状态。该磁性堆栈MS0、MS1、MS2及MS3易受通过位线至一感测放大器之电流影响，图中未显示。
一可自由选择之开关S1可从节点A连接至位线BL，而此可选择之该关S1让磁性堆栈MS0、MS1、MS2及MS3可被寻址为一个群组。通孔VU1、VU2、VU3、VL1及VL2代表连接装置X0、X1、X2及X3至磁性堆栈MS0、MS1、MS2及MS3之通孔，将于之后有更进一步之叙述。
两者择一地，可自由选择之开关S1可以从接地连接至装置X3之源极/漏极，如第三图中虚线所示。在此一实施例中，因为开关S1之一端直接接地，所以其优点是没有回馈偏压效应(backbias effect)。
第三图显示隧道结TJ0、TJ1、TJ2及TJ3系串联连接在一起，而每一个隧道结TJ0、TJ1、TJ2及TJ3系分别与装置X0、X1、X2及X3并联连接，然而，根据本发明之较佳实施例，可利用两个或更多之TJ及装置X，如2、4、6、8或更多。虽然较佳者是将偶数个磁性内存单元MS0、MS1、MS2及MS3串联连接在一起，但亦可以两者择一地使用单数个内存单元。
接着将叙述一特殊磁性堆栈，如电路100之单元MS2(逻辑状态储存于TJ2)，之内容的读取。首先将装置X0、X1及X3开启，造成电流从右边，即从接地端，通过装置X3，但因为装置X2是关闭的，所以电流通过内存单元MS2，而因为装置X1及X0是开启的，所以电流通过X1及X0而进入位线BL。要注意地是，为了达成此一电流路径，可自由选择之开关S1是关闭的。则藉由测量此一流经TJ2之电流，该内存单元MS2之电阻性或逻辑状态即可被决定。
藉由关闭一装置并开启其它装置而使电流流经所需之单元MS0、MS1、MS2及MS3而到达位线，以决定在所需磁性内存单元中之逻辑状态。为了读取该逻辑状态，一电流被强迫通过该所需之单元MS0、MS1、MS2及MS3。
值得注意地是，该单元TJ0、TJ1、TJ2及TJ3之群组或连串可直接在节点A连接至位线BL，是整个连串系在节点A连接至位线BL，不是直接连接每一单元至位线。
第四图系显示在第三图之示意图中较佳实施例100之剖面图。首先提供一具一基板102之半导体晶片，该基板102，例如可包括一P基板；一活性面积AA系形成于该基板之内，较佳地是，该活性面积系为连续的，且包含多个相邻的n+区域108、110、112、114、116及118，如图所示，最后一个n+区域系接地。
举例而言，字线WL可以是一第一导电层之部分，数字线路DL(图中未显示)可以是一第二导电层之部分，而位线BL可以是一第三导线层之部分。而此些导电层，例如可包含一多晶硅导体(PC)。通孔V1则是将位线BL连接至n+区域108。
n+区域108包含该开关S1之源极，n+区域110包含装置S1之漏极及装置X0之源极，相似地，n+区域112、114、116及118分别包含装置X1、X2及X3之漏极及源极。各式装置X0、X1、X2及X3之漏极及源极系在n+区域中共享，其优点是，活性面积AA是一连续区域。
上部通孔VU及下部通孔VL将磁性堆栈连接至该活性面积，举例而言，上部通孔VU1将磁性堆栈MS0之一边连接至n+扩散区域110，而下部通孔VL1将将该磁性堆栈MS0之另一边连接至n+扩散区域112。其它磁性堆栈MS1、MS2及MS3系藉由相似之VL1、VU2、VL2、及VU3而连接至下方之扩散区域。金属平面120/122/124/126/128可分别配置于该通孔VU1、VL1、VU2、VL2及VU3之上，举例而言，以帮助通孔VU1、VL1、VU2、VL2及VU3至磁性堆栈MS0、MS1、MS2及MS3之电连接。
两个扩散区域110及112形成装置X0之源极及漏极，装置X0之栅极包含字线WL，而数字线路DL则包含M1。相似地，其它扩散区域112与114、114与116、及116与118可分别形成装置X1、X2及X3之源极及漏极。而扩散区域118则接地。
在第三图及第四图中所显示之较佳实施例包含共享之扩散区域110/112/114及116。更甚者，数个接触通孔亦为共享，如下部通孔VL1系由单元MS0及MS1共享，而上部通孔VU2由单元MS1及MS2共享。在第一图及第二图所示之习知MRAM单元中，对多个MRAM单元而言，只有接地扩散区域是共享的并且，对每一个装置10而言，皆存在一个接触通孔。
本发明较佳实施例的一个新特征是，隧道结或磁性内存单元并不直接连接至位线、字线或数字线路，更确切者，如第四图中所见，位线BL不直接与磁性堆栈MS0、MS1、MS2或MS3或字线WL电性接触。而在如第一图所示之习知MRAM单元中，相反地，位线BL直接连接至磁性堆栈MS或隧道结TJ。
将磁性堆栈MS0、MS1、MS2及MS3串联连接则是本发明较佳实施例的另一个新特征。于此所举实施例之此一串联配置造成会有双向电流流经磁性堆栈MS0、MS1、MS2及MS3，如，特别地是，流经隧道结TJ0、TJ1、TJ2及TJ3。举例而言，电流从MS3/TJ3之顶部流至底部，且电流从MS2/TJ2之底部流至顶部。根据在结构100中磁性堆栈/隧道结之位置，电流可以两者中任一方向流入。
更特别地是，根据本发明较佳实施例，流经磁性堆栈MS0、MS2等之电流之方向是一样的，而流经磁性堆栈MS1、MS3等之电流之方向也是一样，但与其相反。在习知之MRAM的设计中，电流皆同一方向地，如单方向地，流经磁性堆栈/隧道结。
第五图系显示在第四图中所示装置100的上视图，其具有一最小特征大小4F2(2F BL间距×2F WL间距)。其优点是，在此根据本发明之实施例中，其比起习知MRAM设计有较小之单元面积。
第六图系显示根据本发明之实施例的另一个上视图，其具有包含可视之位线及字线之金属线M1及M2，举例而言，M2可以包含位线及程序行(program line)，而M1可包含字线痕迹(wordline stitch)及致能线(enable line)。长方形130举例说明一单元单元，其具有一特征大小为：
(1/2F+F+1/2F)×(1/2F+F+1/2F)＝4F2
第七图系显示根据本发明之另一个实施例200，其中装置X0、X1、X2及X3包含耗尽装置。使用耗尽装置X0、X1、X2及X3之优点是可以节省能源。一耗尽装置X0、X1、X2及X3通常在没有电压施加于该耗尽装置之栅极时是激活，或导通的。在第三图所视之实施例100中，对不需要读取之磁性储存单元，一电压，如1.8volt，可施加至装置X0、X1、X2及X3，而对需要读取之磁性储存单元，则施加于其上栅极之电压为零。然而，在第七图所示之实施例中，因为耗尽装置连串X0、X1、X2及X3通常是维持激活的状态，所以，可藉由施加如1.8V之电压在所需之耗尽装置X0、X1、X2及X3之栅极端而关闭一耗尽装置进而选择出所需之磁性单元，如此可节省能源。
第八图及第九图系显示造成与自由磁性层(free magnetic layer)接触之两者择一之方法的剖面图。通孔VU2之一部分可直接连接至今金属堆栈MS1及MS2，如图所示。在第四图中，金属平面124具有一特别的高度，而因其会增加从BL至自由层之距离而为一不利之状况。但藉由如第八图及第九图所示之将金属平面124移除，从BL至自由层之距离可以因此而减少而成为一有利的状况。
本发明之实施例在MRAM装置100/200具有串联连接在一起的磁性储存单元MS0、MS1、MS2及MS3时可达成技术上的优势。一串联的MRAM储存单元群组MS0、MS1、MS2及MS3可在节点A藉由可自由选择的开关S1而寻址。在一实施例中，磁性储存单元MS0、MS1、MS2及MS3对位线、字线、及/或数字线路并没有方向性的连结；可以使用增强型或耗尽装置X0、X1、X2及X3，而节省能源。对MRAM单元100/200而言较小的单元面积，特别是一4F2的尺寸，可以藉由分享接触通孔VU及VL，藉由分享在数个磁性储存单元MS0、MS1、MS2及MS3间之一连续活性面积AA，及藉由串联连接该磁性堆栈MS0、MS1、MS2及MS3及该隧道结TJ0、TJ1、TJ2及TJ3而达成。
本发明之实施例系参考对一MRAM单元之特别应用而加以叙述，然而，本发明之实施例亦可应用于其它电阻性半导体装置中。
当本发明藉由所举之实施例而加以说明时，此叙述并非要被理解为一受限的内容。对熟习此技艺之人而言，以本案做为参考而对结合所举实施例及其它实施例之各式修饰将视为显而易见。另外，程序步骤之顺序可被熟习此技艺之人重新安排，但仍然落于本案之范畴之中。因此，附加之申请专利范围包含任何如此之修饰或实施例，再者，本申请案之范围并非要受限于说明书中所述之处理、机构、制程、物质组成、装置、方法与步骤。因此，所附加之申请专利范围是要在其范围中包含如此之处理、机构、制程、物质组成、装置或步骤。

Claims (7)

1.一种磁性随机内存半导体装置，包括：
一半导体基板；
一第一晶体管(X0)位于该半导体基板之上，所述第一晶体管具有一栅极(PC)、一第一源极/漏极区域(110)及一第二源极/漏极区域(112)；
一第二晶体管(X1)，其具有一栅极(PC)、一第一源极/漏极区域(112′)及一第二源极/漏极区域(114)，所述第二晶体管的第一源极/漏极区域(112′)是连接至所述第一晶体管的第二源极/漏极区域(112)；
一第一磁性堆栈(MS0)，其具有一第一及一第二端，所述第一磁性堆栈的第一端是连接至所述第一晶体管的第一源极/漏极区域(110)，所述第一磁性堆栈的第二端是连接至所述第一晶体管的第二源极/漏极区域(112)；以及
一第二磁性堆栈(MS1)，其具有一第一及一第二端，所述第二磁性堆栈的第一端是连接至所述第二晶体管的第一源极/漏极区域(112′)，所述第二磁性堆栈的第二端是连接至所述第二晶体管的第二源极/漏极区域(114)，
其中与所述第一晶体管(X0)和第二晶体管(X1)的栅极(PC)连接的字线(WL)，以及用以改变所述的第一磁性堆栈(MS)和所述的第二磁性堆栈(MS1)的电阻状态的数字线路(M1)，所述数字线路的特征在于，所述的数字线路是设置于所述的磁性堆栈与字线之间。
2.如权利要求1所述的磁性随机内存半导体装置，其进一步包括：
一第一字线(WL0)，其是连接至所述第一晶体管的栅极；
一第二字线(WL1)，其是连接至所述第二晶体管的栅极；以及
一位线(BL)，其是连接至所述第一晶体管的第一源极/漏极区域(110)。
3.如权利要求2所述的磁性随机内存半导体装置，其进一步包括：
一第三晶体管(X2)，其具有一栅极(PC)、一第一源极/漏极区域(114′)及一第二源极/漏极区域(116)，所述第三晶体管的第一源极/漏极区域(114′)是连接至所述第二晶体管的第二源极/漏极区域(114)，所述第三晶体管的栅极(PC)是连接至一第三字线(WL2)；
一第四晶体管(X3)，其具有一栅极(PC)、一第一源极/漏极区域(116′)及一第二源极/漏极区域(118)，所述第四晶体管的第一源极/漏极区域(116′)是连接至所述第三晶体管的第二源极/漏极区域(116)，所述第四晶体管的栅极(PC)是连接至一第四字线(WL3)；
一第三磁性堆栈(MS2)，其具有一第一及一第二端，所述第三磁性堆栈的第一端是连接至所述第三晶体管的第一源极/漏极区域(114′)，所述第三磁性堆栈的第二端是连接至所述第三晶体管的第二源极/漏极区域(116)；
一第四磁性堆栈(MS3)，其具有一第一及一第二端，所述第四磁性堆栈的第一端是连接至所述第四晶体管的第一源极/漏极区域(116′)，所述第四磁性堆栈的第二端是连接至所述第四晶体管的第二源极/漏极区域(118)；以及
一接地节点(GND)，其是连接至所述第四晶体管的第二源极/漏极区域(118)。
4.如权利要求3所述的磁性随机内存半导体装置，其进一步包括一可选择性开关(S1)，其是连接在所述位线(BL)及第一晶体管的第一源极/漏极区域(110)之间。
5.如权利要求3所述的磁性随机内存半导体装置，其进一步包括一可选择性开关，其是连接在所述接地节点(GND)及第四晶体管的第二源极/漏极区域(118)之间。
6.如权利要求3所述的磁性随机内存半导体装置，其中所述第一、第二、第三及第四晶体管(X0；X1；X2；X3)是包含一耗尽装置。
7.如权利要求6所述的磁性随机内存半导体装置，其中每一该磁性堆栈(MS0；MS1；MS2；MS3)是包含一隧道结(TJ0；TJ1；TJ2；TJ3)，其中所述隧道结并没有直接与所述的位线(BL)或字线(WL)连接。
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