CN1275332C - 绝缘层上覆硅单晶芯片结构及其制造方法 - Google Patents

Abstract

本发明涉及一种绝缘层上覆硅单晶芯片结构及其制造方法，采用本发明的方法制造的该芯片结构包含有：一单晶元件层，用来布局至少一绝缘层上覆硅元件；一埋入氧化层，位于该单晶元件层之下；一接地层，位于该埋入氧化层之下；以及一氧化层下元件，该埋入氧化层下元件是完全设置于该接地层，或部分设置于该接地层而部分设置于该埋入氧化层中；其中，该单晶元件层是由一第一晶片提供，而该接地层则是由一第二晶片提供，该第一晶片与该第二晶片是通过一晶片接合的方式彼此连接；本发明的芯片结构可方便大功率元件散热，可有效地对抗静电放电现象，亦可大幅度节省芯片布局面积。

Description

绝缘层上覆硅单晶芯片结构及其制造方法

技术领域

本发明涉及一种绝缘层上覆硅单晶芯片结构以及其制造方法，尤指一种在氧化层下设置至少一氧化层下电路元件的绝缘层上覆硅单晶芯片结构以及其制造方法。

背景技术

请参阅图1A，图1A为公知SOI单晶芯片结构1的示意图。顾名思义，所谓的绝缘层上覆硅(Silicon-On-Insulator，SOI)单晶芯片结构即是单晶硅(single crystal silicon)元件层(active device layer)被设置在绝缘层(insulator)(如二氧化硅)之上。图1A的SOI单晶芯片结构1包含有一单晶元件层2用来做集成电路元件的布局、一绝缘层4位于单晶元件层2的下方、以及一接地层6，位于绝缘层4的下方。一般而言，就单晶元件层2来说，其厚度d1是属于均匀分布(uniformly distributed)，也就是同一SOI单晶芯片上，其单晶元件层的厚度均大致相同。绝缘层4通常又被称为埋入氧化层(buried oxidelayer，简称BOX)，此埋入氧化层的形成方式很多，譬如直接把氧原子离子布植注入硅基材(silicon substrate)当中，再加高温来氧化原先的硅基材，使得原始的硅基材结构能在某个可预先决定的特定深度形成热氧化二氧化硅(thermal oxides)的埋入氧化层。SOI单晶芯片结构1另外包含有一电连接层(interconnect layer)8位于单晶元件层2的上方，其目的是用来建立单晶硅元件层2内各电路元件(未显示)间的电连接。

然而，此种SOI单晶芯片结构1却在静电放电(electro-static discharge)保护的功能上却表现不佳，原因在于一般的静电放电保护电路都需要在单晶元件层2占据一相当大的面积，才能让整个芯片结构1得到较好的静电放电保护。可是此种SOI单晶芯片结构1又由于绝缘层4的限制，使得静电放电时所产生的电流没有简单办法得到一个有效传导到接地层6的放电路径。此外，由于单晶元件层的厚度d1通常很薄，因而整个单晶元件层的元件击穿电压(breakdown voltage)受到了限制，再加上绝缘层4不导电之故，使得整个SOI单晶芯片结构1热传导功能同样受到影响，所以一些大功率元件并不适合设置在此种SOI单晶芯片结构1中的单晶元件层2上。

此外，请参阅图1B，图1B为公知多层元件层(multi-layer devices)堆栈在一硅基材上的芯片结构的实施例10的示意图。此实施例10包含有一第一元件层(device layer)11、一第二元件层12、分别位于这些元件层11与12上的电连接层13、一绝缘层14位于第二元件层12与电连接层13之间以及一硅材基底15。由图1B可知，元件层11与12之间是至少由一绝缘层14分隔开。绝缘层14是由化学气相沉积(chemical vapor deposition)生成。

此种多层堆栈的元件层结构10可节省芯片面积。然其上层(第二)元件层12是由多晶硅薄膜(poly-silicon film)经过重结晶(recrystalization process)后形成，会包含许多晶界(grain boundaries)以及各类晶格缺陷(lattice defects)，因此其上层元件层并不适合运用在深亚微米元件(deep sub-micron devices)的制造。同时在一般的应用上，此多层堆栈元件层结构10的第一元件层11与第二元件层12所布局的集成电路元件的特征尺寸彼此相当或相近，相对降低其所能布局元件间的差异性。此外，其上层(第二)元件层12的散热亦是一个问题。

发明内容

本发明的目的在于提供一种SOI单晶芯片结构，通过在埋入氧化层下属于接地层的区域提供大功率消耗元件的设置，以解决现有技术中存在的单晶元件层因为厚度限制所衍生的大功率元件散热及接地等问题。此外，本发明的SOI单晶芯片结构是由两晶片接合而成，故有一完整的硅基材可做为接地层使用，使得本发明的SOI单晶芯片结构在静电放电的对抗力上，将明显优于前述公知技艺。而且，由于本发明的单晶元件层是一单晶结构，可适用于深亚微米元件，例如小于0.1微米的CMOS元件的制作，且氧化层下元件则可制作成较大特征尺寸(feature size)的元件，例如大于0.35微米的CMOS互补型金属氧化物半导体或Bipolar双极元件，而使得特征尺寸差异甚大的元件可以制作在同一SOI单晶芯片结构中，这是公知技术所不能经济有效地(cost effectively)达成的。

本发明的另一目的在于提供一种制造绝缘层上覆硅单晶芯片结构的方法。

本发明的目的可通过如下措施来实现：

一种绝缘层上覆硅单晶芯片结构，包含有：

一单晶元件层，用来布局至少一绝缘层上覆硅元件；

一埋入氧化层，位于该单晶元件层之下；

一接地层，位于该埋入氧化层之下；以及

一氧化层下晶体管，该氧化层下晶体管是完全设置于该接地层，或部分设置于该接地层而部分设置于该埋入氧化层中，且该氧化层下晶体管的消耗功率大于该绝缘层上覆硅元件；

其中，该单晶元件层是由一第一晶片提供，而该接地层则是由一第二晶片提供，该第一晶片与该第二晶片是通过一晶片接合的方式彼此连接。

该氧化层下晶体管为氧化层下二极管。

该埋入氧化层为一多层的复合二氧化硅层。

该埋入氧化层包含有一自旋玻璃层。

该结构还包含有一电连接层，位于该单晶元件层之上，用来电连接布局于该单晶元件层的绝缘层上覆硅元件。

该氧化层下二极管为一PNPN硅控整流器。

所述的氧化层下晶体管为一N基底的PNP结晶体管，所述的N基底PNP晶体管包含有多个P型离子注入区以及一N型离子注入区，其中该P型离子注入区与该N型离子注入区的上表面分别设置有一接触电极。

所述的接触电极的上表面分别设置有一导电塞，其中该导电塞外围环绕有一绝缘沟槽。

所述多个P型离子注入区之间设置有至少一绝缘沟槽。

所述的氧化层下晶体管为一P基底的NPN结晶体管，所述的P基底NPN晶体管包含有多个N型离子注入区以及一P型离子注入区，其中该N型离子注入区与该P型离子注入区的上表面分别设置有一接触电极。

所述的接触电极上表面分别设置有一导电塞，其中该导电塞外围环绕有一绝缘沟槽。

所述的P基底NPN晶体管包含有多个N型离子注入区以及一P型离子注入区，其中该多个N型离子注入区之间设置有至少一绝缘沟槽。

所述的氧化层下晶体管为一P型金属氧化物半导体场效应晶体管。

所述的P型金属氧化物半导体场效应晶体管还设置有至少一接触电极，设于其各离子注入区的上表面。

所述的氧化层下晶体管为一N型金属氧化物半导体场效应晶体管。

本发明的另一目的还可通过如下措施来实现：

一种制造绝缘层上覆硅单晶芯片结构的方法，包含有下列步骤：

提供一第一晶片，其上布局至少一绝缘层上覆硅元件；

提供一第二晶片，其上设置至少一氧化层下晶体管，其中该氧化层下晶体管的消耗功率大于该绝缘层上覆硅元件，并通过如下步骤设置而成：

在该第二晶片上提供一热氧化层；

在该第二晶片中以微影及离子注入方式形成基底；

在该基底上提供一绝缘层；

在该绝缘层上提供一金属栅极或多晶硅栅极；和

在该基底上提供源极与漏极；

提供一埋入氧化层，是位于该至少一绝缘层上覆硅元件下并覆盖该至少一氧化层下晶体管；

以晶片接合的方式接合该第一晶片与该第二晶片；以及

以晶片切割的方式切割接合后的晶片以形成该绝缘层上覆硅单晶芯片结构。

所述的方法还包含有一步骤：在该第二晶片上设置至少一对对准标记。

附图说明

图1A为公知SOI单晶芯片结构的示意图；

图1B为另一公知的SOI单晶芯片结构的示意图；

图2为本发明SOI单晶芯片基本结构的示意图；

图3为本发明的SOI单晶芯片结构的第一实施例的示意图；

图4为本发明SOI单晶芯片结构的第二实施例的示意图；

图5为本发明SOI单晶芯片结构的第三实施例的示意图；

图6为本发明SOI单晶芯片结构的第四实施例的示意图；

图7是本发明SOI单晶芯片结构第五实施例的示意图；

图8是本发明SOI单晶芯片结构第六实施例的示意图；

图9为本发明SOI单晶芯片结构第七实施例的示意图；

图10为本发明SOI单晶芯片结构第八实施例的示意图；

图11为本发明SOI单晶芯片结构第九实施例的示意图；

图12为本发明SOI单晶芯片结构第十实施例的示意图；

图13为以图11埋入氧化层(但不包含闸极的位置)于晶片接合后的剖面示意图；以及

图14为制造本发明SOI单晶芯片结构(包含有一P型金氧半场效晶体管为其氧化层下元件)的方法的简化制造流程图。

具体实施方式

请参阅图2，图2为本发明SOI单晶芯片基本结构20的示意图。SOI单晶芯片结构20包含有一单晶元件层22用来布局SOI元件23、一埋入氧化层(BOX)24位于单晶元件层22的下方以及一单晶接地层26位于埋入氧化层24的下方。SOI单晶芯片结构20另外包含有至少一氧化层下元件(device underBOX)27。不论是图2的SOI单晶芯片结构以及稍后即将提到的数种不同的变化，都是由两晶片经过晶片接合的方式形成。而此实施例的埋入氧化层24可能由第一晶片与第二晶片合力提供，亦可单独由第一晶片或第二晶片提供(由氧化层下元件27所涵盖的上下位置判断之)。单晶元件层22属于第一晶片28，埋入氧化层24则是在一种实施方式中是属于第一晶片28，在另一种实施方式中的埋入氧化层24可能为一复合层，其中一部份氧化层是属于第一晶片28且另一部份氧化层则是属于第二晶片29(如图2所示)，而接地层26则完全由第二晶片29提供。图2上第一晶片28与第二晶片29标号之间的虚线，即为两晶片的晶片接合面25，晶片接合面的上下位置由氧化层下元件27的种类及所涵盖的上下位置决定之，并不限于图2所示的上下位置。当埋入氧化层24完全仅由第一晶片28(或第二晶片29)提供时，故此第一晶片28与第二晶片29的接合只需使用众多晶片接合方法中之一的所谓扩散接合法(diffusionbonding)，即在某个特定高温时直接把埋入氧化层24与第二晶片29(或第一晶片28)的硅晶表面接合即可，而此时此埋入氧化层24必须为一热氧化二氧化硅(thermal oxides)；当此埋入氧化层24由第一晶片28以及第二晶片29分别提供时，可另外使用一自旋玻璃(spin on glass，SOG)做为接合剂(adhesive)来接合两晶片上的氧化层。

请参阅图3，图3为本发明的SOI单晶芯片结构的第一实施例的示意图。图3中SOI单晶芯片结构30的氧化层下元件35为一P基底(P-well)的PN结二极管(junction diode)。此实施例30同样具有单晶元件层32(由第一晶片38提供)用来布局至少一SOI元件33、一埋入氧化层34(可由第一晶片38提供)、接地层36、以及接地层36所包含的氧化层下元件35(由第二晶片39提供)。第一晶片38和第二晶片39的结合面为晶片接合面37。随着单一晶片(第一晶片38或第二晶片39)提供埋入氧化层34，或是由两晶片分别提供氧化层再通过晶片接合而能形成图3的埋入氧化层34，其所采用的晶片接合方法是彼此不同，关于此部分，已在先前的揭露中有所说明。

请参阅图4，图4为本发明的SOI单晶芯片结构的第二实施例的示意图。与图3相比较，此实施例SOI单晶芯片结构40只是把氧化层下元件由P基底PN结二极管换成N基底PN结二极管。此外，此实施例SOI单晶芯片结构40同样具有单晶元件层42(由第一晶片48提供)用来布局至少一SOI元件46、一埋入氧化层43(可由第一晶片48提供)、接地层44、以及接地层44所包含的氧化层下元件47(由第二晶片49提供)。随着单一晶片(第一晶片48或第二晶片49)提供埋入氧化层43，或是由两晶片分别提供氧化层再通过晶片接合而能形成图4的埋入氧化层43，其所采用的晶片接合方法是彼此不同，关于此部分，已在先前的揭露中有所说明。

请参阅图5，图5为本发明SOI单晶芯片结构的第三实施例的示意图。此单晶芯片结构200包含有一单晶元件层201、一埋入氧化层202以及一接地层203，其中于接地层203上设置有一N基底的PNP晶体管204。同样的SOI单晶芯片结构亦可设置一P基底的NPN晶体管(未显示)。

请参阅图6，图6为本发明的第四实施例的示意图。本实施例SOI单晶芯片结构220同样包含有一单晶元件层221、一埋入氧化层222以及一接地层223，其中于接地层223设置与图5相同的氧化层下元件(也就是N基底PNP晶体管)224。与图5所揭露的实施例不同处在于，实施例220另外对应此N基底PNP晶体管224的多个P型离子注入区之间设置有至少一绝缘沟槽(isolation trench)225。

图7所示为本发明SOI单晶芯片结构的第五实施例的示意图。此实施例SOI单晶芯片结构70的氧化层下元件为一PMPN硅控整流器(silicon controlledrectifier)。此实施例SOI单晶芯片结构70同样包含有一单晶元件层72、一埋入氧化层73以及一接地层74。接地层74包含有一氧化层下元件76，而单晶元件层72与氧化层73是由第一晶片77所提供，第二晶片78则提供接地层74。与前述的各实施例相同，本实施例70的第一晶片77或第二晶片78亦均可以各自提供氧化层，以形成最后的埋入氧化层73，如此作法当然也影响到所选择的晶片接合方式。单晶元件层72是用来布局至少一SOI元件75。

图8则为本发明第六实施例的示意图。本实施例SOI单晶芯片结构50中的氧化层下元件是为一N基底的PNP晶体管。此SOI单晶芯片结构50同样包含有一单晶元件层52、一埋入氧化层53以及一接地层54。单晶元件层52是用来布局至少一SOI元件55，而接地层54则包含有至少一氧化层下元件56。由于埋入氧化层53本身不会导电，故若欲与此氧化层下元件56电连接时，必须通过导电塞(via)62的设置。这些导电塞62是与此N基底PNP晶体管56的各极(也就是不同的离子注入区57与58)上的接触电极61连接，而这些接触电极61自然需要再与N型离子注入区57与P型离子注入区58连接。导电塞62将另外为一绝缘沟槽63所环绕。由于接触电极61的面积较大，故使用接触电极61将使导电塞62与离子注入区57以及58之间的接触电阻能缩小。如果没有上述接触电极61的设置，导电塞62同样可以直接与离子注入区57与58连接，只是导电效果就没有具备接触电极61时来得好。此SOI单晶芯片结构50另外包含有一电连接层51位于单晶元件层52之上，用来电连接各SOI元件55。导电塞62也是会与此电连接层51电连接，使得单晶元件层52及电连接层51能与氧化层下元件56电连接。

由于接触电极61的设置，使得在制造此SOI单晶芯片结构50时，让接触电极61与部分的埋入氧化层53由第二晶片65提供，再与第一晶片64做晶片接合，会是一个可行的作法。如此一来，晶片的接合面就必须加入前文已经提过的自旋玻璃氧化层做为连接两晶片的接合剂。两晶片64与65的接合面60如图8中虚线所示，此接合面是位于接触电极61上表面的上方。

请参阅图9为本发明单晶芯片结构第七实施例的示意图。实施例SOI单晶芯片结构250包含有一电连接层251、一单晶元件层252、一绝缘层253以及一接地层254，其中接地层254设置有一N基底PNP晶体管255。此N基底PNP晶休管255的各个离子注入区直接通过导电塞257与电连接层251电连接。导电塞257另外有一绝缘沟槽258环绕。

图10为本发明单晶芯片结构的第八实施例的示意图。实施例SOI单晶芯片结构270包含有一单晶元件层271、一埋入氧化层272以及一接地层273。接地层273设有一P型金属氧化物半导体场效应晶体管(P-type MOSFET，metal-oxide-semiconductor field effect transistor)274的氧化层下元件。与前述PNP晶体管实施例不同之处在于在此P型金属氧化物半导体场效应晶体管274的两P型离子注入区之间设有一以金属(metal)或多硅晶(poly-silicon)为材料的栅极(gate)275与一栅极介电层(gate dielectric)276。

图11揭示了本发明SOI单晶芯片结构的第九实施例。此SOI单晶芯片结构90包含有一单晶元件层92、一氧化层93、一接地层94以及一电连接层95。其中，单晶元件层92是用来布局SOI元件96，而本实施例中的氧化层下元件97为一N型金属氧化物半导体场效应晶体管(N-type MOSFET)，其中两N型离子注入区之间设有一栅极98与一栅极介电层100。此金属氧化物半导体场效应晶体管的栅极98可为一金属或一多硅晶材料，而其离子注入区另外借着对应的接触电极99以与电连接层95得以联系。导电塞101以及环绕此导电塞101的绝缘沟槽102即扮演了与接触电极99与栅极98电连接至电连接层95的角色。本实施例同样可包含某些变化，如不设置这些接触电极99，而让导电塞101直接由电连接层95开始贯通到离子注入区的上表面。由于栅极98的存在，使得本实施例90在第一晶片103与第二晶片104的接合时，是沿着栅极的上端实施，接合面为虚线105，也就是两晶片103与104将分别负责提供部分的氧化层，使得接合完毕后形成具有埋入氧化层93的SOI单晶芯片结构90。由于两晶片是以氧化层对氧化层来彼此接合，使得有必要让旋施玻璃做为一粘着剂使用。

至于图12则是本发明的单晶芯片结构第十实施例的示意图。实施例SOI单晶芯片结构290包含有一电连接层291、一单晶元件层292、一埋入氧化层293以及一接地层294。其中，接地层294设有一P型金属氧化物半导体场效应晶体管295，其中两P型离子注入区之间设有一以金属或多硅晶为材料的栅极296与一栅极介电层298。此P型金属氧化物半导体场效应晶体管295的栅极296及离子注入区是通过一导电塞297与电连接层291电连接。导电塞297外围亦环绕有一绝缘沟槽299。在此实施例中，离子注入区上方并未设置接触电极。

请参阅图13，图13是以图11埋入氧化层93(但不包含栅极98本身与栅极介电层100)在晶片接合后的剖面示意图。在设置图11的栅极98之前，两晶片的硅层之外均包含有一热氧化层(thermal oxide，TOX)106，而在设置一层栅极介电层100与栅极98之后(在栅极98区以外的位置，栅极介电层100会被去除)，再于栅极98之上设置一覆盖氧化层(cap oxide)108。此两晶片将于稍后利用自旋玻璃109来接合，使得接合后的埋入氧化层93(但不包含栅极的位置)的剖面图如图13所示、

请参阅图14，图14为制造本发明SOI单晶芯片结构包含有一P型金氧半场效晶体管295为其氧化层下元件的方法150的简化制造流程图(simplifiedmanufacture flow)。此方法包含有下列步骤：

步骤151：开始；

步骤152：在第二晶片表面形成一热氧化层。

步骤153：在热氧化层上设置至少一对的(a pair of)对准标记(alignmentmarks)；

步骤154：微影(micro-lithography)并离子布植一N型基底；

步骤155：于将设置栅极的预定位置进行微影及热氧化层蚀刻；

步骤156：先行铺上一绝缘层(栅极介电层)；

步骤157：在绝缘层上设置一金属栅极或多晶硅栅极(例如在沉积栅极材质层后，使用化学机械研磨(CMP)法去除多余的部分)；

步骤158：在栅极上设置一覆盖氧化层；

步骤159：微影并做P型禹子布植，设置源极(source)与漏极(drain)；

步骤160：利用大角度倾斜注入漏极法(Large Angle Tilted Implant Drainmethod，LATID method)进行轻度掺杂漏极过程(Lightly Doped Drain process，LDD process)。

步骤161：准备一第一晶片，并在预定切割平面位置注入氢离子；

步骤162：接合第一晶片与第二晶片，并在预定切割平面位置处切割(split)第一晶片；

步骤163：在切割面进行后续表面处理；

步骤164：在SOI晶片表面设置SOI元件；

步骤165：在SOI元件层上方设置导电塞以及电连接层；

步骤166：结束。

由之前关于单晶芯片结构部分的介绍，对一金属氧化物半导体场效应晶体管而言，由于栅极的设置，使得最后的所谓埋入氧化层不可能完全由某单一晶片所提供。晶片的接合面是在栅极设置位置的上端，栅极除了先有一栅极介电层在其下方外，另外有一覆盖氧化层在栅极设置完毕后覆盖于栅极之上。此栅极介电层并不需要限制在只能使用二氧化硅做为材料，一些高介电系数的介电材料(high-k dielectric material)同样可以成为被考虑的对象，目的在使栅极的漏电流不会太大。早先一步设置栅极的目的，在离子布植自动对准，使得之后源极与漏极间的表面信道(surface channel)长度能够得到准确地控制。第一晶片是翻转与第二晶片做晶片接合，由于有覆盖氧化层的存在，使得此覆盖氧化层(属于第二晶片)将需要以自旋玻璃为媒介方能与第一晶片的氧化层做粘着。另外，如果有需要的话，方法150的步骤可以加入于第一预定位置处设置接触电极的步骤，这些接触电极将直接与金属氧化物半导体场效应晶体管的离子注入区接触，而单晶元件层以及电连接层的电连接则另外通过导电塞的设置。第一晶片先于预定晶片接合面的第二预定平面深度位置布植注入氢离子，此第二预定平面深度位置即为晶片接合之后对第一晶片进行切割(split)时的平面位置。在切割后，可对形成的SOI晶片表面进行高温的氢气回火(hydrogenanneal)加上氢氟酸(HF)蒸汽或溶液的清洗步骤。氢气回火是为了让在切割过程中受损的表面晶格(lattice)得以恢复，而氢氟酸蒸汽或溶液则是为了清除一些多余的表面二氧化硅。此外，在第一晶片切割后，可先利用一化学机械研磨法来让切割面得以平整。在两晶片接合之后，同样可以在晶片接合面进行一热回火的步骤，其目的在于加强晶片接合的强度。方法150所揭示的许多步骤，彼此都可以互相顺序替换，或是同时进行，只要能在原第一晶片布局SOI元件(此布局动作是在SOI晶片形成后实施)，而原第二晶片则负责设置所谓的氧化层下元件的大原则下进行即可。另外，SOI单晶芯片结构中的埋入氧化层则可由第一晶片或第二晶片独力或合力提供，只是会影响到所选择的晶片接合方法。至于与电连接层连接的导电塞，则是要等到SOI单晶元件层设置完毕后才开始设置，使得这些氧化层下元件能通过这些导电塞的设置与电连接层及SOI元件连接。

本发明各种SOI单晶芯片结构，其主要差异是氧化层下元件的不同，其它在晶片接合以及接合后的后续制造处理的相关步骤其实都大同小异，在此便不加赘述。

相较于公知技术，本发明是提供一种SOI单晶芯片结构，在其氧化层下设置大功率元件以及其方法。把一些功率消耗以及散热要求都不是这么大的小元件，继续设置在上方单晶元件层，而把大功率元件往氧化层下的接地层设置，除可让这些大功率元件更方便散热外，以一完整的晶片做为接地层使用，将更可有效地对抗静电放电现象，此外亦可大幅度节省芯片布局面积。

Claims (17)

1.一种绝缘层上覆硅单晶芯片结构，包含有：

一单晶元件层，用来布局至少一绝缘层上覆硅元件；

一埋入氧化层，位于该单晶元件层之下；

一接地层，位于该埋入氧化层之下；以及

一氧化层下晶体管，该氧化层下晶体管是完全设置于该接地层，或部分设置于该接地层而部分设置于该埋入氧化层中，且该氧化层下晶体管的消耗功率大于该绝缘层上覆硅元件；其中，该单晶元件层是由一第一晶片提供，而该接地层则是由一第二晶片提供，该第一晶片与该第二晶片是通过一晶片接合的方式彼此连接。

2.如权利要求1所述的绝缘层上覆硅单晶芯片结构，其特征在于该氧化层下晶体管为氧化层下二极管。

3.如权利要求2所述的绝缘层上覆硅单晶芯片结构，其特征在于该埋入氧化层为一多层的复合二氧化硅层。

4.如权利要求3所述的绝缘层上覆硅单晶芯片结构，其特征在于该埋入氧化层包含有一自旋玻璃层。

5.如权利要求2所述的绝缘层上覆硅单晶芯片结构，其特征在于，该结构还包含有一电连接层，位于该单晶元件层之上，用来电连接布局于该单晶元件层的绝缘层上覆硅元件。

6.如权利要求2所述的绝缘层上覆硅单晶芯片结构，其特征在于该氧化层下二极管为一PNPN硅控整流器。

7.如权利要求1所述的绝缘层上覆硅单晶芯片结构，其特征在于该氧化层下晶体管为一N基底的PNP结晶体管，该N基底PNP晶体管包含有多个P型离子注入区以及一N型离子注入区，其中该P型离子注入区与该N型离子注入区的上表面分别设置有一接触电极。

8.如权利要求7所述的绝缘层上覆硅单晶芯片结构，其特征在于该接触电极的上表面分别设置有一导电塞，其中该导电塞外围环绕有一绝缘沟槽。

9.如权利要求7所述的绝缘层上覆硅单晶芯片结构，其特征在于所述多个P型离子注入区之间设置有至少一绝缘沟槽。

10.如权利要求1所述的绝缘层上覆硅单晶芯片结构，其特征在于该氧化层下晶体管为一P基底的NPN结晶体管，该P基底NPN结晶体管包含有多个N型离子注入区以及一P型离子注入区，其中该N型离子注入区与该P型离子注入区的上表面分别设置有一接触电极。

11.如权利要求10所述的绝缘层上覆硅单晶芯片结构，其特征在于所述的接触电极上表面分别设置有一导电塞，其中该导电塞外围环绕有一绝缘沟槽。

12.如权利要求10所述的绝缘层上覆硅单晶芯片结构，其特征在于该P基底NPN晶体管包含有多个N型离子注入区以及一P型离子注入区，其中该多个N型离子注入区之间设置有至少一绝缘沟槽。

13.如权利要求1所述的绝缘层上覆硅单晶芯片结构，其特征在于所述的氧化层下晶体管为一P型金属氧化物半导体场效应晶体管。

14.如权利要求13所述的绝缘层上覆硅单晶芯片结构，其特征在于所述的P型金属氧化物半导体场效应晶体管还设置有至少一接触电极，设于其各离子注入区的上表面。

15.如权利要求1所述的绝缘层上覆硅单晶芯片结构，其特征在于所述的氧化层下晶体管为一N型金属氧化物半导体场效应晶体管。

16.一种制造绝缘层上覆硅单晶芯片结构的方法，其特征在于，包含有下列步骤：

提供一第一晶片，其上布局至少一绝缘层上覆硅元件；

提供一第二晶片，其上设置至少一氧化层下晶体管，其中该氧化层下晶体管的消耗功率大于该绝缘层上覆硅元件，并通过如下步骤设置而成：

在该第二晶片上提供一热氧化层；

在该第二晶片中以微影及离子注入方式形成基底；

在该基底上提供一绝缘层；

在该绝缘层上提供一金属栅极或多晶硅栅极；和

在该基底上提供源极与漏极；

提供一埋入氧化层，是位于该绝缘层上覆硅元件下并覆盖该氧化层下晶体管；

以晶片接合的方式接合该第一晶片与该第二晶片；以及，

以晶片切割的方式切割接合后的晶片以形成该绝缘层上覆硅单晶芯片结构。

17.如权利要求16所述的方法，还包含有一步骤：在该第二晶片上设置至少一对对准标记。

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