CN1274024C - 强电介质半导体存储器 - Google Patents
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Abstract
一种强电介质半导体存储器，包括将多个强电介质存储单元排列成矩阵结构的单元阵列和电路部。各存储单元包括场效应晶体管和具有形成为其栅极部的金属膜/强电介质膜/金属膜的叠层结构的电容器。电路部除分别进行对上述存储单元读取、写入、擦除数据的读取模式、写入模式、擦除模式外，选择地执行改写各存储单元中存储的数据的改写模式。
Description
技术领域
本发明涉及一种具备将多个强电介质存储单元排列成矩阵结构的单元阵列的强电介质存储器(强电介质随机存取存储器)。各存储单元包含场效应晶体管和形成为栅极部的具有金属膜/强电介质膜/金属膜叠层结构的电容器。已知这种存储单元的典型构造是MFMIS(金属/强电介质/金属/绝缘体/半导体)结构的存储单元。该强电介质存储器用于例如存储器专用集成电路、逻辑混载集成电路等中。
背景技术
作为非易失性存储器之一的强电介质存储器的特征在于非破坏读取，通常不需要改写操作(再写入操作)。但是，伴随着元件的细微化和元件结构的变迁、或加工工序制约引起的强电介质膜质量下降，在较短时间内干扰了强电介质电容器的极化特性，存储器信息被破坏的问题显著。下面详细阐述这点。
图9表示1晶体管·1电容器(1T·1C)型的代表性强电介质存储单元的截面结构。
在硅衬底80上形成元件分离区域81。该强电介质存储单元具有MIS(金属绝缘体半导体)晶体管82和强电介质电容器83。MIS晶体管82包括构成漏极·源极的杂质扩散区域821、沟道区域822、栅极绝缘膜823、栅极824。强电介质电容器83包括下部电极831、强电介质膜832、上部电极833。
在衬底80上形成层间绝缘膜84、85。贯通层间绝缘膜84、85，配置W(钨)栓塞86、88。由栓塞86来连接MIS晶体管的漏极821和Al(铝)位线87。由栓塞88来连接MIS晶体管的源极821和Al布线89。Al布线89连接栓塞88与强电介质电容器的上部电极833。
图9的强电介质存储单元具有横向分离MIS晶体管82和强电介质电容器83的(偏置型)结构。因此，从高集成化的观点看，必然存在横向上尺寸变大的问题。
因此，近年来，研究了在MIS晶体管的栅极中埋入强电介质膜的1晶体管(1T)型强电介质存储单元(T.Nakamura et al.，“A Single Transistor FerroelectricMemory Cell”，ISSCC95)。后面将参照本发明实施例来详细描述1T型强电介质存储单元的结构。本发明者发现在1T型强电介质存储单元中产生了保持存储器信息的时间(保持特性)降低的问题。
发明内容
为了解决上述问题，本发明提供了一种强电介质半导体存储器，包括：将多个强电介质存储单元排列成矩阵结构的单元阵列，备存储单元具有场效应晶体管和具有形成为该场效应晶体管的栅极部的金属膜/强电介质膜/金属膜的叠层结构的电容器；除分别进行对上述存储单元读取、写入、擦除数据的读取模式、写入模式、擦除模式外，选择地执行改写各存储单元中存储的数据的改写模式的电路部；上述强电介质存储单元具有栅极、漏极和源极，其中，上述电路部具备与上述存储单元的矩阵结构的行一一对应地配置的字线，各字线共同连接到上述同一行的多个存储单元的栅极上；与上述存储单元的矩阵结构的列一一对应地配置的位线，各位线共同连接到上述同一列的多个存储单元的漏极上；与上述存储单元的矩阵结构的行一一对应地配置的源极线，各源极线共同连接到上述同一行的多个存储单元的源极上；上述读取电路具备上述耐高压读出放大器和耐低压读出放大器，上述电路部切换上述读出放大器，使得在从上述存储单元读取数据时使用上述耐低压读出放大器，在上述改写模式下放大反馈的电压时使用上述耐高压读出放大器。
根据本发明的强电介质半导体存储器，通过对MFMIS结构的强电介质存储单元的改写功能，可执行改写模式。因此，即使在伴随强电介质存储单元的强电介质膜的膜质低下或对非选择单元的电干扰等存储器信息保持时间(保持特性)低下的情况下，通过进行改写操作，可总是确保稳定的存储器信息。
附图说明
图1是表示本发明实施例1的部分强电介质存储器的电路图。
图2A至C分别是表示图1所示强电介质存储器的数据写入(编程)模式、数据擦除(Erase)模式和数据读取(Read)模式的电路。
图3是表示图2A所示写入模式动作例的时序图。
图4是表示图2B所示擦除模式动作例的时序图。
图5是表示图2C所示读取模式动作例的时序图。
图6是表示图1所示强电介质存储器的改写模式动作例的时序图。
图7是表示图6所示改写模式中使用的耐高压用位线读出放大器一实例的电路图。
图8是表示本发明实施例的强电介质存储器中使用的两种读出放大器及其切换电路一实例的电路图。
图9是表示1T·1C型的代表性强电介质存储单元结构的截面图。
图10是表示本发明实施例的1T型的MFMIS结构的强电介质存储单元的截面图。
具体实施方式
图10是表示本发明实施例的MFMIS结构的强电介质存储单元(1T型的强电介质存储单元的一实例)的截面图。
在硅衬底90上形成元件分离区域91。该强电介质存储单元包括MIS晶体管(场效应晶体管)92和具有形成为其栅极部的金属膜/强电介质膜/金属膜的叠层结构的强电介质电容器95。MIS晶体管92包括构成漏极·源极的杂质扩散区域921、沟道区域922、栅极绝缘膜923、金属膜(栅极)951。强电介质电容器95包括金属膜(下部电极)951、强电介质膜952、金属膜(上部电极)953。
在衬底90上形成层间绝缘膜96、99。贯通层间绝缘膜96，配置W(钨)栓塞97。由栓塞97来连接MIS晶体管的源极921和Al(铝)源极线98。贯通层间绝缘膜96、99，配置W(钨)栓塞100。由栓塞100来连接MIS晶体管的漏极921和Al(铝)位线101。
本发明者在本发明的开发过程中研究了参照图10所述的1T型强电介质存储单元中的问题。结果，本发明者获得下述见解。
与1T·1C型强电介质存储器相比，1T型强电介质存储单元缩小了单元面积，所以适于高集成化。但是，晶体管和强电介质电容器的加工、安装时，不能彼此独立地最佳化加工条件。因此，加工制约多，技术上困难。
同时，1T型强电介质存储单元的强电介质膜的膜质通常比1T·1C型强电介质存储单元差，产生可保持存储器信息的时间(保持特性)低下的问题。例如，通常的1T·1C型强电介质存储单元的保持特性是半永久的。另一方面，1T型强电介质存储单元在现状下即使是不存在电干扰的单体元件水平为10日以内，作为非易失性存储器而言，在实用上是致命的。
1T型强电介质存储单元的保持特性低下在数据写入(Program)模式、或擦除(Erase)模式下的电路操作时进一步显著。即，在1T型强电介质存储单元的阵列中，在对特性的选择单元进行写入或擦除时，对其它非选择单元也施加偏压。非选择单元由于该偏压而被迫接受电干扰，保持特性大幅度降低
因此，MFMIS结构的强电介质存储器存在所谓由于单元保持特性低下而破坏存储器信息的数据保持特性上的严重问题。但是，通过存储器中具备改写功能，可抑制MFMIS结构的强电介质存储单元的保持特性低下。
下面参照附图来说明基于这种见解构成的本发明的实施例。在以下的说明中，对具有基本相同功能和结构的结构要素附以相同符号，仅在必要时才重复说明。
实施例1
图1是表示本发明实施例1的部分强电介质存储器的电路图。该强电分质存储器包括将多个强电介质存储单元排列成矩阵结构的阵列。这里，代表性地示出单元阵列内的4个N型强电介质存储单元S、1、2、3。各存储单元具有如图10的截面图所示的MFMIS结构(1T型MFMIS结构)。
同一行单元的各栅极连接到共同的字线WL(WLn、WLn+1、…)上。同一列单元的各漏极连接到共同的位线BL(BLn、BLn+1…)上。同一行单元的各源极连接到共同的源极线SL(SLn、SLn+1、…)上。这里，S表示选择单元，1-3表示非选择单元。
通过字线驱动电路(WDC)4来驱动字线WL(WLn、WLn+1、…)。通过位线驱动电路(BDC)5来驱动位线BL(BLn、BLn+1、…)。包含读出放大器等的读出电路(SC)6连接在位线BL(BLn、BLn+1、…)上。通过源极线驱动电路(SDC)7来驱动源极线SL(SLn、SLn+1、…)。
向字线驱动电路4、位线驱动电路5、源极线驱动电路7提供控制电路发生的控制信号。由此，控制字线驱动电路4、位线驱动电路5、源极线驱动电路7，在后述的状态下，执行读取模式、写入模式、擦除模式、改写模式。另外，图1中，11表示系统电路，12表示存储装置，后面对其进行描述。
图2A至C是表示对图1阵列进行的不同操作模式的电路图。其中，图2A对应于数据的写入(Program)模式，图2B对应于数据的擦除(Erase)模式，图2C对应于数据的读取(Read)模式。
表1表示数据的写入(Program)模式、擦除(Erase)模式、读取(Read)模式下选择单元S、非选择单元1、2、3的偏置条件。
表1
| WLn(SWL) | WLn+1(NSWL) | BLm(SBL) | BLm+1(NSBL) | SLn(SSL) | SLn+1(NSSL) | |
| 写入 | Vpp | Vm | 0V | Vpp | F | 0V |
| 擦除 | 0V | Vm | Vpp | 0V | F | 0V |
| 读取 | Vr | 0V | Vcc | 0V | 0V | 0V |
(0＜Vcc＜Vr＜Vm＜Vpp，Vm＝Vpp/2，F：浮置)
表1中，WLn表示选择单元(选择行)的字线SWL，WLn+1表示非选择单元(非选择行)的字线NSWL，BLm表示选择单元(选择列)的位线SBL，BLm+1表示非选择单元(非选择列)的位线NSBL，SLn表示选择单元(选择行)的源极线SSL，SLn+1表示非选择单元(非选择行)的源极线NSSL。
另外，Vcc表示通常的源极电压，Vr表示读取电压，Vm表示中间电压，Vpp表示写入电压，F表示浮置状态。其中，设定如下关系：0V＜Vcc＜Vr＜Vm＜Vpp，Vm＝Vpp/2。
图3至图5分别是表示图2A至C所示写入模式、擦除模式、读取模式动作例的时序图。
在图3所示写入模式下，激活/WE(可写)信号，选择单元的源极线SSL的电压变为浮置的同时，选择单元的字线SWL升压到写入电压Vpp。此时，若选择单元的位线SBL的电压为0V，则进行写入。另一方面，此时，若选择单元的位线SBL的电压为Vpp，由于位线电压写字线电压同时为Vpp，所以不进行写入。在此期间，非选择单元的字线NSWL的电压变为中间电压Vm，位线电压与字线电压之间的电压差小，所以不进行写入。之后，不激活/WE信号，选择单元的字线SWL由写入电压Vpp复位为0V。另外，非选择单元的字线NSWL的电压从中间电压Vm复位到0V，写入模式结束。
在图4所示擦除模式下，激活/WE信号，选择单元的源极线SSL的电压变为浮置的同时，选择单元的位线SBL升压到写入电压Vpp。此时，若选择单元的字线SWL的电压为0V，则进行擦除。在此期间，非选择单元的字线NSWL的电压变为中间电压Vm，位线电压与字线电压之间的电压差小，所以不进行擦除。之后，不激活/WE信号，选择单元的位线SBL由写入电压Vpp复位为0V。另外，非选择单元的字线NSWL的电压从中间电压Vm复位到0V，擦除模式结束。
在图5所示读取模式下，激活/RE(可读)信号，将位线BL的电压预充电到Vcc。之后，预充电·复位信号/φp变为L电平，激活读出放大器SA，同时，读取选择单元的字线SW1并升压到读取电压Vr，进行通常的读取操作。由此，向位线BL读取单元信息。
此时，若选择单元为写入单元，则位线电压从Vcc下降到选择单元的源极电压0V。另一方面，若选择单元为擦除单元，则位线电压保持为Vcc不变。
输入上述位线电压的读出放大器SA由闩锁型差动读出放大器构成。读出放大器SA的参考电压为Vcc/2时，位线电压若比vcc/2小(写入单元的情况下)，则位线电压迅速衰减到0V，并被闩锁。另一方面，位线电压若比vcc/2大(擦除单元的情况下)，则位线电压由读出放大器SA放大到Vcc，并被闩锁。
此时，由于读出放大器SA与位线BL导通，所以闩锁电压作为位线电压被反馈。即，通过读出放大器SA的最终位线电压在选择单元为写入单元时变为0V状态，为擦除单元时变为Vcc状态后并保持。另外，预充电·复位信号/φp变为H电平后，复位(不激活)读出放大器SA，选择单元的字线SW1从读取电压Vr复位为0V后，/RE信号不激活，读取模式结束。
图6是表示图2所示强电介质存储器的改写模式动作例的时序图。图7是表示图6所示改写模式中使用的耐高压用位线读出放大器一实例的电路图。
该耐高压读出放大器由闩锁型CMOS差动读出放大器构成。该差动读出放大器由耐写入模式或擦除模式中使用的电压Vpp的多个耐高压MIS晶体管来设置。
具体而言，在一对输入节点和Vpp节点(为了稳定读出放大器的操作，这里的Vpp激活读出放大器，以Vcc为初始值，之后，上升到最终的Vpp)之间连接PMOS读出放大器71。PMOS读出放大器71由向两个读出放大器用的PMOS晶体管和栅极输入激活控制信号A的一个激活控制用PMOS晶体管构成。另外，上述一对输入节点和0V节点之间连接NMOS读出放大器72。NMOS读出放大器72由向两个下拉用NMOS晶体管和栅极输入激活控制信号B的一个激活控制用NMOS晶体管构成。
上述一对输入节点中，第一输入节点通过传输门用NMOS晶体管73连接到位线BL上。第二输入节点通过传输门用NMOS晶体管74连接到参考电压Vcc/2节点上，同时，通过电容器75连接到0V节点。另外，上述第一输入节点还是闩锁输出节点，通过电平移位器(将Vpp电平变换为Vcc电平的电路)连接到读取电路76。
在图6所示改写模式下，如下所述，说明最初进行的通常读取操作。但是，也可独立分离实施改写模式与读取操作。(参照图5)
在图6所示的改写模式下，/RE信号激活，位线BL的电压预充电到Vcc。之后，预充电·复位信号/φp变为L电平，激活读出放大器SA，同时，选择单元的字线SW1上升到读取电压Vr，进行通常的读取操作。由此，向位线BL读取单元信息。
此时，若选择单元为写入单元，则位线BL的电压从Vcc上升到选择单元的源极电压0V。另一方面，若选择单元为擦除单元，则位线BL的电压保持Vcc不变。
之后，将位线BL的电压输入到图7所示的耐高压用闩锁型差动读出放大器H-SA。读出放大器H-SA的参考电压设为Vcc/2时，则若位线BL的电压比Vcc/2小(写入单元的情况下)，位线BL的电压迅速衰减为0V，被闩锁。另一方面，则若位线BL的电压比Vcc/2大(擦除单元的情况下)，则位线BL的电压通过读出放大器SA放大为Vpp，被闩锁。
此刻，因为读出放大器H-SA与位线BL导通，所以将闩锁电压作为位线电压反馈。即，通过读出放大器H-SA的最终位线电压在选择单元为写入单元时，变为0V状态，在擦除单元时，变为Vpp状态并被保持。
与上述位线电压的推移连动，选择单元的源极线SSL的电压变为浮置的同时，作为第一阶段，选择单元的字线SWL上升到Vpp。此时，向位线BL读取的选择单元的电压若为0V(即写入单元的情况下)，自动进行再写入。另一方面，向位线BL读取的选择单元的电压若为Vpp(即，擦除单元的情况下)，因为位线电压与字线电压同时为Vpp，所以不进行写入或擦除。
接着，作为第二阶段，如上所述，上升到Vpp的选择单元的字线SWL的电压下降到0V。此时，向位线BL读取的选择单元的电压若为0V(即写入单元的情况下)，位线电压与字线电压同时为0V，所以不进行写入或擦除。相反，若向位线BL读取的选择单元的电压为Vpp(即，擦除单元的情况下)，自动进行再擦除。
在进行上述再写入和再擦除期间，非选择单元的字线NSWL的电压变为中间电压Vm，所以不进行再写入和再擦除。
之后，激活/WE信号，预充电·复位信号/φp变为H电平，复位读出放大器SA。另外，非选择单元的字线NSWL的电压从中间电压Vm复位为0V，另外，不激活/RE信号，改写模式结束。
如上所述，本实施例的强电介质存储器具有将MFMIS结构的强电介质存储单元排列成矩阵状的单元阵列。同一行的强电介质存储单元的各栅极连接在共同的字线上。同一列的强电介质存储单元的各漏极连接在共同的位线上。同一行的强电介质存储单元的各源极连接到共同的源极线上。该强电介质存储器可选择地执行数据的读取模式、写入模式、擦除模式、改写模式。
在上述改写模式的操作中，向连接到被选择的强电介质存储单元栅极上的字线施加读取电压(图6中为Vr)，向位线读取强电介质存储单元的数据。之后，向上述字线连续施加写入电压(图6中为Vpp)，并连续施加擦除电压(图6中为0V)。另外，与此并行地，通过耐高压读出放大器放大闩锁向位线读取单元数据的电压后，向位线反馈被闩锁的电压。
因此，向上述位线读取的存储单元的数据若为写入状态，则执行再写入(或再擦除)，并且内部电路自动实现对强电介质存储单元的数据改写操作。通过进行改写操作，可时常确保稳定的存储器信息。其效果是，伴随强电介质存储单元的强电介质膜的膜质低下或对非选择单元的电干扰等存储器信息保持时间(保持特性)低下的情况下特别有效。
众所周知，DRAM的刷新模式下读取操作后的再写入操作通常作为一体进行。相反，在本实施例的强电介质存储器中，可独立处理(选择)读取模式和改写模式。因此，通常附随读取模式执行改写模式的同时，可以一定的周期(例如每天)进行根据存储器元件的保持特性能力仅执行改写模式的设定。
因此，因为以一定的周期对应于保持特性能力来执行改写模式，所以可采用下面的形态。例如，假设在形成系统电路11(参照图1)的系统LSI中混载本实施例的强电介质存储器的情况。此时，在系统LSI的电源接通状态期间，监视强电介质存储单元的数据保持时间。另外，在该数据保持时间超过事先指定的一定时间(1天、3天、5天等)之前，由系统内部自动对强电介质存储单元执行数据的改写操作。
另外，为了维持强电介质存储单元的数据，可采用以下形态。即，在系统LSI的电源变为断开的状态之前，将强电介质存储单元保持的数据存储到存储装置12(参照图1)中。该存储装置例如可以是系统LSI内部的EEPROM等非易失性存储器或系统LSI外部的存储装置。另外，在系统LSI的电源变为接通状态之后，从该存储装置向强电介质存储单元返回(载入)存储的数据。
(实施例1的变形例)
在上述实施例1的改写模式下，可变更为颠倒再写入和再擦除的顺序。此时，作为上述第一阶段，选择单元的字线SWL下降到0V。另外，作为上述第二阶段，选择单元的字线SWL的电压从0V上升到Vpp后，在不激活/WE信号时，选择单元的字线SWL的电压下降到0V。
(实施例2：读出放大器SA的切换)
在上述实施例1中，由于位线电压变为高电压Vpp的改写操作，使用耐高压读出放大器H-SA。另一方面，不详细描述在非改写模式下的通常读取模式时使用的读出放大器SA。
通常读取模式时使用耐高压读出放大器H-SA时，可能伴随有读取时间延迟。实施例2基于如此观点涉及读出放大器SA的切换。
图8是表示实施例2的MFMIS结构的强电介质存储器中使用的两种读出放大器及其切换电路一实例的电路图。
在该读出放大器的切换电路中，通过控制时钟φ1转换控制的第一传送门81将耐高压读出放大器H-SA82连接到位线BL上。另外，通过反转控制时钟/φ1转换控制的第二传送门83将耐低压读出放大器L-SA84连接到位线BL上。在耐高压读出放大器H-SA82和耐低压读出放大器L-SA84上连接选择地读出放大这些读出放大器输出的读取电路85。控制时钟φ2在正使用H-SA时不进行读取操作，而仅进行改写操作。
通过这种结构，在改写模式时使用耐高压读出放大器B-SA，在通常的读取模式时可使用高速耐低压读出放大器L-SA。因此，在通常的读取操作时，通过使用高速耐低压读出放大器L-SA，可得到避免在使用耐高压读出放大器H-SA时产生的读取时间延迟的效果。
在上述各实施例中，不限于闩锁型读出放大器，使用其它类型的读出放大器，也可进行通常读取/改写模式下的读出放大和对位线的反馈。
对于本领域技术人员而言，其它优点和变更是显而易见的。因此，本发明在其宽的方面不限于这里显示和描述的特定细节和代表性的实施例。因此，在不脱离下面的权利要求和其等效描述定义的一般发明概念的精神或范围下可进行各种变更。
Claims (4)
1.一种强电介质半导体存储器，包括：
将多个强电介质存储单元排列成矩阵结构的单元阵列，各存储单元具有场效应晶体管和具有形成为该场效应晶体管的栅极部的金属膜/强电介质膜/金属膜的叠层结构的电容器；
除分别进行对上述存储单元读取、写入、擦除数据的读取模式、写入模式、擦除模式外，选择地执行改写各存储单元中存储的数据的改写模式的电路部；
上述强电介质存储单元具有栅极、漏极和源极，
其中，上述电路部具备
与上述存储单元的矩阵结构的行一一对应地配置的字线，各字线共同连接到上述同一行的多个存储单元的栅极上；
与上述存储单元的矩阵结构的列一一对应地配置的位线，各位线共同连接到上述同一列的多个存储单元的漏极上；
与上述存储单元的矩阵结构的行一一对应地配置的源极线，备源极线共同连接到上述同一行的多个存储单元的源极上；
上述读取电路具备上述耐高压读出放大器和耐低压读出放大器，
上述电路部切换上述读出放大器，使得在从上述存储单元读取数据时使用上述耐低压读出放大器，在上述改写模式下放大反馈的电压时使用上述耐高压读出放大器。
2.如权利要求1所述的存储器，其中，
上述耐高压读出放大器具备闩锁位线电压的差动读出放大器，用耐上述写入模式中使用的耐写入电压的多个高压MIS晶体管来设置上述差动读出放大器。
3.如权利要求1所述的存储器，其中，
上述存储器混载在形成系统电路的系统集成电路中，在上述系统集成电路电源接通状态下监视上述存储单元的数据保持时间，在该数据保持时间超过事先指定的一定时间之前，自动执行上述改写模式。
4.如权利要求1所述的存储器，其中，
上述存储器混载在形成系统电路的系统集成电路中，在上述系统集成电路电源断开之前，将上述存储单元保持的数据存储到存储装置中，在上述系统集成电路一变为电源接通状态之后，数据从上述存储装置返回上述存储单元。
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