CN1266611C - 内存模块及于数据内存系统中操作内存模块的方法 - Google Patents
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Abstract
以DDR-DRAMs(2)为基础之内存模块(1)被提供一缓冲错误检测模块(7),其整合一错误数据内存及一缓冲器/再驱动器功能,以调整传输至该内存模块(1)及从该内存模块(1)输出的信号,并适用于校正存储在该DDR-DRAMs(2)中之有用数据。该缓冲错误检测模块(7)整合了依据限定工业标准之受限内存模块尺寸中之内存模块上之一错误校正构想及一缓冲器/再驱动器构想,简化并改善了数据线(5)或控制及地址线(61,62)之路径,同时由于至数据内存系统之错误传输数据的降低,因而确实增加了数据传输速率。
Description
技术领域
本发明是关于一种在数据内存系统中操作之内存模块,其具有多个数据内存装置以存储有用数据以及具有至少一缓冲装置,所述缓冲装置至少藉由数据线而连接至数据内存装置以调整于数据内存装置与数据内存系统之其它组件间的数据线上传输之数据信号。
背景技术
模块化的数据内存系统通常具有一系统母板,于该母板上具有多个内存模块用之插槽。这些插槽由内存模块所占用,依据数据内存系统的需求或数据内存系统之扩展阶层而定。
具有模块概念之数据内存系统的一个例子是计算机系统(PC,工作站,服务器),其具有可变的主内存,于其中提供插入形式之内存模块用之插槽于一系统母板上。模块数据内存系统之内存模块一般以DIMMs(dual inline memory modules,双在线内存模块)形式存在,其机械结构及和系统母板之电子接口遵循工业标准。
为增加此种数据内存系统之性能,通常致力于增加时脉或数据传输速率。因此,以DDR-DRAM模块(double data rate dynamic randomaccess memories,双数据速率动态随机存取内存)数据内存系统为基础之DDRII(double data rate,双数据速率)数据内存系统的数据传输速率为每秒每数据信号667Mbits(Mbits/s/Pin),而DDRIII内存系统的数据传输速率高达1.5Gbit/s/Pin。由于数据传输速率的提升,为防止或改善在高信号频率之信号完整性用的测量逐渐变得重要。
已知的具有高达1.5Gbit/s/Pin数据传输速率之数据内存系统之概念在内存模块上提供无分支(branch-free)信号线并且贡献改善信号完整性用之电容负载。
同时,缓冲器/再驱动器(redriver)模块为已知,除了数据内存装置之外,其亦被设置于内存模块上。除了被传递至内存模块之数据存装置或自其中传出之信号调整信号之外,此缓冲器/再驱动器使设置于系统母板上之一总线系统与形成于内存模块上之总线系统能被解除耦合。
此外,错误校正(ECC,error correction codes,错误校正码)概念对数据保护目的而言系为已知。因此,一第一冗余数据集合(以下称为冗余数据)与正确数据并行传输,该第一冗余数据組依据已知的算法从有用的资料中形成。除了个别对应的有用数据,该冗余数据被传输至,例如,位于内存模块上的其它数据内存装置并被存储。在有用的数据与冗余数据被传回到一般设置于系统母板上之一内存检测模块之后,于该处从该有用数据形成一第二冗余数据组(以下称检测数据)。经由比较该检测数据与该有用数据一起被传输之冗余数据,错误事件依据习知技术逐一被登录并校正。如果回传至内存检测模块之有用数据偏移从内存检测模块原始传输至一数据内存装置之有用数据,则产生一错误事件。错误事件系基于一传输错误,数据内存装置中的缺陷内存单元或由周围干扰所引起的内存单元之数据内容的改变。
错误事件概念通常假设,除了每组有用数据之外,有一组冗余数据被存储在内存模块上。在例如SDR(single data rate,单一数据速率),DDRI及DDRII的内存概念中,整个数据总线通常具有传输有用数据用之平行的64条数据线。惯用的错误校正概念提供并行传输冗余数据用的8条数据线。因此,每一内存模块之冗余数据用的内存(以下称错误数据内存)尺寸为内存模块有用数据的八分之一。
另一种已知为Chipkill的错误校正概念是指向--藉由习知错误校正概念无法侦测一数据内存装置之实体数据地址上之多重错误之侦测及校正。于此情况中,被指派给实体数据地址之实质上的数据地址被配置(散布)给一群并行总线系统,其中惯用的错误校正概念分离进行。在数据内存装置之缺陷的寻址线的情况中,通常未能侦测或未能被校正之多重错误被转换至数个一般可校正的信号错误。
通常,当结合增加数据内存系统之性能的复数方法或测量时,它们的优点是累积的。
然而,使用习知方法实现之错误校正概念与一缓冲器/再驱动器之结合也产生缺失。因此,缓冲器/再驱动器模块及错误数据内存用之高空间需求使其难以适当地形成尺寸依据JEDEC(joint electronicdevice engineering council,联合电子装置工程协会)而被标准化之内存模块上的信号线。
简单地一方面结合错误校正概念与另一方面,缓冲器/再驱动器概念以不同的权重发生,依据内存模块上所提供之数据内存装置之数据总线宽度而定。
因为错误数据内存系有益地与有用数据被相同地运作,错误数据内存通常具有与有用数据内存相同的特性。因此,依据规则,相同的数据形态被提供给有用数据内存及错误数据内存。如果有用数据内存用之数据内存装置巨有16条数据线的数据总线宽度,则错误数据内存用之错误数据内存装置通常也具有16位的数据总线宽度。因为惯用的错误校正仅使用8位,整个内存模块之内存容量的八分之一的数据存很不利地未受到使用。
此外,为了成本的理由,具有及不具有错误校正之内存模块的型态具有实质上相同的信号线布局。相对型态内存实际上的不同仅在于具有错误校正之内存模块被配置做为错误内存之额外的数据内存装置。一个错误数据内存装置用之插槽以相同的方式被设置于不具有错误校正之内存模块上,但维持未使用状态。
如果内存模块具有宽度8位之数据总线之数据内存装置,则需要提供二个具有内部64位数据总线之相对型态的内存模块,例如存储有用数据用之8个插槽以及存储冗余数据用之数据内存装置用之另一插槽(错误),也就是说整体的数据内存装置用之奇数插槽。但是,在不利的情况中,没有缓冲器/再驱动器模块与数据内存装置之间的信号线实体的拓朴允许内存模块上数据内存装置用之全部9插槽的对称配置。依据例如,今日常用的一种所谓的「双T分支(double T-branch)」拓朴,数据总线在二分支中被传输,一数据总线之分支被连接至4个数据内存装置之插槽,而第二分支连接到5个插槽。这导致数据信号线的不对称形式且具有及不具有错误校正之内存模块之二种结构用之数据信号的时脉的最佳化变得更困难。对于DDRII用之数据传输速率,需要导入控制及地址总线上之数据传输用之额外的等待周期。但是,这导致不想要的数据传输速率上的限制,且因此限制数据内存系统之性能。
在具有含4位数据宽度之数据内存装置之内存模块上,需要至少18个数据内存装置以提供总共72位的数据总线宽度。这些内存装置中的二个数据内存装置被提供给冗余数据用。具有以4位数据总线宽度为基础之数据内存装置之内存模块被提供给需要海量内存之应用使用。因此,为此目的,数据内存装置也被提供最大数量的内存单元。数据内存装置半导体基板中的内存单元的空间需求造成所使用之数据内存装置之比较大的装置尺寸。在此情况中,尺寸依据决定性工业标准受限于1.2英吋v5.25英吋之最大尺寸之对应的内存模块最后实质上也全部被数据内存装置覆盖。此种额外缓冲器/再驱动器模块及额外错误数据内存装置的设置由于空间理由,在这些情况中是不可能的。
因此,为了以上所述的理由,在目前有用的工业标准内容中,我们想要之具有错误校正概念之缓冲器/再驱动器概念以增加数据内存系统性能的组合是可能的,如果根本只有其它地方的彻底削减。
发明内容
因此,本发明系以提供致能内存模块之机械及电子接口用之工业标准内容中之内存模块之不同总线配置用之内存模块上之缓冲器/再驱动器功能与错误数据内存之整合为目的。本发明之另一目的在于提供一种操作此种内存模块之方法。
在引言中所提及的内存模块型态中,此目的可依据本发明而达成。此目的另外依据本发明所指定之缓冲错误检测模块以及操作内存模块用之方法而达成。依据本发明之内存模块更包括最佳化数据内存系统之方法。
根据本发明的用于数据内存系统中的内存模块,其具有:多个数据内存装置,用以存储有用数据;以及一内存检测装置,其包含至少一缓冲装置,所述缓冲装置至少藉由数据线而与所述数据内存装置连接,并至少用以调整在所述数据内存装置与所述至少一缓冲装置间的所述数据线上所传输的数据信号;所述内存检测装置包含至少一缓冲错误检测模块,其各于一共享装置外壳中整合一缓冲装置与一数据内存装置,以存储适用于错误数据侦测与校正的冗余数据,所述至少一缓冲错误检测模块是藉由所述数据线而与所述数据内存装置连接。
根据本发明的用于操作内存模块的方法,所述内存模块具有多个数据内存装置以存储有用数据以及至少一数据内存系统中的缓冲错误检测模块,其中:所述缓冲错误检测模块接收并调整传输至所述内存模块的有用数据的数据信号;在所述缓冲误差检测模块中产生与所述有用数据有关的一组冗余数据;将所述有用数据存储在所述数据内存装置中;将对应的各组冗余数据存储在所述缓冲错误检测模块中;在将所存储的有用数据自所述数据内存装置传输至所述数据内存系统的一内存检测装置期间,在所述缓冲错误检测模块中形成对应的一组检测数据;经由比较分别对应的冗余数据与检测数据而侦测并视情形校正所述有用数据中所产生的数据错误;以及将已校正且无错误的有用数据传输至所述内存检测装置。
根据本发明的用以最佳化一数据内存系统的方法,所述数据内存系统具有一内存检测装置、至少一内存模块与一系统电路板,所述系统电路板上具有一总线系统以传输数据,所述总线系统连接所述内存检测装置与所述内存模块,其中所述系统电路板上具有一冗余总线系统,其位于所述内存检测模块与所述内存模块间;所述内存模块是根据上述的方法而操作;藉由所述冗余总线系统的辅助,所述内存检测装置将所述总线系统中的传输错误寄存在前驱系统中并加以分析;根据所述内存检测装置与所述内存模块间发生的传输错误分析,各前驱系统的所述总线系统便在传输错误最少的方向中发展;以及供应所述数据内存系统在传输错误最少的方向中发展的所述总线系统。
依据本发明合并至一数据内存系统内之内存模块因此具有至少一缓冲错误检测模块,其整合一缓冲装置及存储冗余数据用之一数据存装置于一共同装置壳体内。
于此情况中,缓冲器/再驱动器功能与错误数据内存装置于一共同装置壳体内之整合系基于以下的考量,对于DDRII及DDRIII概念,使用惯用半导体技术埋入之缓冲器/再驱动器模块之尺寸实质上由缓冲器/再驱动器模块之连接数量决定,而不是由缓冲器/再驱动器模块之半导体基板内实现之缓冲器/再驱动器功能。在此情况中,仅有小部份缓冲器/再驱动器模块之半导体基板被缓冲器/再驱动器功能使用。
实现缓冲器功能用的空间需求与实施连接用的空间需求之间的差异一方面来自可以相对地较简单地在半导体基板中实施之一缓冲器功能性,以及另一方面,大数目的电子连接,尤其是数据线的连接。如果仅有一缓冲器/再驱动器模块被提供于一内存模块上,则对于一个64位数据总线系统,该缓冲器/再驱动器模块通常本身必须具有传输数据信号用之256连接的数目。256连接的数目产生自系统母板及内存模块之数据总线系统用之64连接,以及来自一遮蔽线通常必须被指派给数据传输速率大于500MHz/pin之每一数据线的事实。对于错误校正概念,连接的数目依据冗余数据总线系统的宽度而增加。
相反地,在依据本发明具有组合的缓冲错误检测模块之内存模块上,错误数据内存装置与一缓冲器/再驱动器模块之间的总线线被排除。组合的缓冲错误检测模块倾向于有益地具有比可比较的习知缓冲器/再驱动器模块少的连接。此外,错误数据内存之功能可在习知技术的内容中实施,例如埋入式DRAM,在缓冲器/再驱动器模块之半导体基板之未使用区域中之实质部份。
在一组合的缓冲错误检测模块内之错误数据内存装置及缓冲器/再驱动器功能的整合因此有益地降低组合的缓冲器/再驱动器与错误校正概念用之空间需求。整合的缓冲错误检测模块用之空间需求倾向于比一惯用的缓冲器/再驱动器模块及一错误数据内存装置之累积的空间需求小。
此外,被指派至内存模块上每一插槽之包围,该包围必须以被生产管理成为将排列之二模块或数据内存装置之间的最小距离的方式被提供,用之空间需求可被省略。
依据本发明节省的内存模块上的总空间使得内存模块排列(位置)及所需之数据内存数目的连接(路径,routing)以及由工业标准预定之内存模块尺寸内容中之错误校正概念及缓冲器/再驱动器概念的同时实现为可能。
具有较大尺寸之内存模块有益地不需要具有本发明内存模块。相较于具有较大尺寸的内存模块,依据本发明之内存模块由于较短的线路径而具有较高的信号整合性。依据本发明可以避免由于较大的内存模块区域及由于新制造装置的需求以及,尤其是由于生产或内存模块及数据内存系统至新模块尺寸的改变所产生的成本。不需要新的工业标准且可避免成本密集的生产线分离。
依据本发明,具有及不具有错误校正之相对型态的内存模块用之信号线的布局没有不同,或仅有小范围的不同。具有及不具有错误校正之二对应型态之内存模块的不同仅在于完成的缓冲错误检测模块之设计或控制缓冲错误检测模块功能之一或少量的信号线。因此,每一缓冲错误检测模块,独立于内存模块的型态,总是连接至存储有用数据用之偶数数据内存装置。因此可发现本实施例具有及不具有错误校正之对应型态内存模块之信号线之对称拓朴。因此产生控制及地址在线的对称负载。
因此,时脉,尤其是控制及地址信号,因此清楚地为具有或不具有错误校正之内存模块的对应型态而被决定。一方面,控制及地址信号在线之控制及地址信号的传输与另一方面,数据信号在线的数据传输之间的等待周期(潜伏,latencies),如同已知之例如DDRI概念之具有错误校正之内存模块操作,是不需要的。在具有等待周期的写入周期期间,控制及地址信号首先被传输至一缓冲内存且仅于一后续周期中与被延迟一周期输出之数据信号一起被传输至数据内存装置。此等待周期相当地降低数据内存系统中的数据传输速率,尤其是在无次序地址存取中(随机存取)。因此,依据本发明之内存模块性能被提升。
错误数据内存所需之尺寸仅依据内存模块之内存容量而定。因此,缓冲错误检测模块之实施例有益地大幅依据设置于个别内存模块上之数据内存装置之数据总线宽度而定。
因为组合的缓冲错误检测模块更适用于数据内存系统之内存检测模块的需求,由缓冲器中实现之错误数据内存及错误检测模块之需求可有益地被降低,例如关于相较于有用数据内存之存取时间。此错误数据内存因此可使用,例如对应个别数据内存装置之嵌入技术(embedded technology)。
伴随的从有用数据内存之数据位数目之错误数据内存之数据位之数目的解除耦合被证明为另一优点。因此,依据本发明,这也是有可能的,不具有不完全使用或过度尺寸的错误数据内存的缺失,实现,例如具有9位冗余数据的错误校正概念,其已经产生比具有8位冗余数据之错误侦测更有效率的错误侦测。在此情况中,以具有12位冗余数据之错误校正概念,对于具有8位数据总线宽度之数据内存装置之64位有用数据总线,数据内存装置中有缺陷的寻址线的补偿至,在极端的例子中,完整数据内存装置失效的补偿是可能的,藉由错误校正概念。
缓冲错误检测模块较佳者不仅包括错误数据内存,来包括一错误侦测及错误校正单元。在习知系统中,冗余数据(错误数据,ECC信息项目)在被指派给内存系统之内存检测模块中被评估。如果发生数据错误,则该数据错误被登录,且如果适当地校正的话,在内存检测模块中。相反地,依据本发明,可能的错误数据已经在内存模块上被侦测并逐一校正。因为相当少的错误数据在内存检测模块与内存模块之间连续传输,数据内存系统之数据传输速率进一步与有用数据相关地增加。
内存模块上的错误校正及内存检测模块中的额外独立错误校正使整个数据内存系统的错误分析为可能。如果总线系统藉由错误分析而被充份地最佳化,则不需要指派给内存检测模块与内存模块之间的冗余数据的总线系统。依据本发明内存模块之一特定实施例,该内存模块有益地不具有冗余数据线用之连接。数据内存系统之系统母板上之传导轨迹的路径,该系统母板可与内存模块聚在一起,由于较小的导电轨迹数目而被简化。
不具有错误校正之数据内存系统至具有错误校正之数据内存系统的简单转换也以尤其有益的方式产生。此转换不需要其它数据内存系统之其它系统组件而能产生效应,仅经由以具有错误校正之内存模块取代不具有错误校正的模块即可。于此情况中,系统母板在其设计方面对应不具有错误校正装置之系统母板。
依据本发明内存模块之另一较佳实施例,此内存模块具有发出一数据错误信号的可能性。具有累积的错误产生之内存模块或数据内存装置可以经由在数据内存系统中一较高处理平面中的资料错误的评估而被识别。重复缺陷的数据内存区域因此可以被屏蔽。伴随的错误产生数目的最小化进一步增加数据内存系统的性能。
内存模块上之缺陷内存单元的识别及屏蔽,较佳者,在缓冲错误检测模块中发生,其随后具有其适用之一错误评估单元。
所有惯用的内存模块都可能做为数据内存装置。但是,数据内存装置通常被指派为DRAM模块。依据本发明之内存模块之数据传输速率通常假定为具有DDR接口之DRAMs。
依据本发明之数据内存系统中操作之内存模块用之缓冲错误检测模块具有,除了所需的连接装置以及形成于半导体基板内且适用被传输至内存模块或自其中传出之至少一数据信号的调整之缓冲器/再驱动器功能之外,形成于半导体基板内并且被当成内存模块用之错误数据内存之一内存单元数组。
依据本发明之缓冲错误检测模块之特定实施例,该缓冲错误检测模块具有一错误侦测单元。在接收来自数据内存系统之数据时,错误侦测单元形成指派给被接收之有用数据之冗余数据組,该组冗余数据被存储于缓冲错误检测模块之内存单元内。在有用数据至数据内存系统之后续的传输情况中,一对应的检测数据組在错误侦测单元中形成并与被指派的冗余数据比较。该错误侦测单元登录来自存储的冗余数据与对应检测数据之比较的错误有用数据。
依据本发明之缓冲错误检测模块较佳者被提供一错误校正单元,其可适用于依据已知的算法基于存储的冗余数据及对应的检测数据校正错误的有用数据。
依据另一较佳实施例,依据本发明之缓冲错误检测模块具有错误信号产生单元。事件及数据错误型态上的信息,例如可校正的信号位错误或不能校正的双位错误,随后可被传输至错误分析目的用之数据内存系统之另一组件。
此外,尤其有益地是提供本发明缓冲错误检测模块一错误评估单元。该错误评估单元系用以分析在内存模块上发生的数据错误以及用以屏蔽被识别为重复缺陷之内存单元或内存区域。错误的有用数据的传输因此以特别有益的方式被限制。关于有用数据之无错误传输之数据内存系统之数据传输速率因此进一步增加。
依据本发明之方法描述于一数据内存系统内操作一内存模块之方法,该内存模块具有复数用以存储有用数据之数据内存装置以及至少一缓冲错误检测模块。于此情况中,首先,来自数据内存系统之内存检测装置之有用数据藉由内存模块上的缓冲错误检测模块被接收并调整。因此,在缓冲错误检测模块,对应的冗余数据組相对于有用数据而被形成。之后,有用数据被存储在数据内存装置中而该对应的冗余数据組被存储于缓冲错误检测模块中。在稍从该数据内存装置之一至该内存检测装置之该被存储之影用数据之一稍后传输期间,一对应的检测数据組于缓冲错误检测模块中形成。经由个别对应的冗余数据与检测数据的比较,已经发生在有用数据中的数据错误逐一被侦测及校正,且最后,校正及实质上无错误之有用数据被传输至内存检测装置。错误校正至内存模块的移转增加数据内存系统关于有用数据之无错误数据传输的性能。
在内存模块中发生的数据错误之错误侦测及错误校正,依据本发明,因此在内存模块本身之中产生效应。因为内存模块上的错误事件常包含所谓的DRAM内存单元上的软错误(soft error),或整个模块的失效,这是可能的,首先,对于不需要的线或冗余数据总线用之连接以较佳的方式被避免。另一方面,系统的性能也增加,因为错误数据在内存模块与内存检测模块之间传输。如果数据内存系统之系统母板之前必需被提供延展的数据总线宽度且分别适用一错误校正概念,依据本发明之方法能够简单地仅藉由交换内存模块而更新数据内存系统。
依据本发明一特定较佳实施例之方法,错误事件之发生被传输至内存系统之至少一组件,其中错误事件之另一评估是可能的。因此,举例而言,具有大量错误事件之数据内存装置或内存模块被识别。之后,相关的内存区域可被屏蔽或被提供做交换。
依据本发明操作之内存模块可被用以最佳化数据内存系统。在此情况中,首先,在内存检测装置与内存模块之间的先驱系统中提供传输其它冗余数据用之一冗余数据总线。因此,如已经描述之错误校正在内存模块上被内部执行。此外,在内存模块与内存检测装置之间传输之有用数据的一致性基于在冗余数据总线系统上传输之其它冗余数据而被检测。因此可以为每一错误事件识别是否一错误来源将被指派给内存模块或数据内存系统之总线系统。因此,数据内存系统之总线系统重新工作直到仅有一可忍受数目之错误将被指派给总线系统。
先驱系统之跟进系统随后被提供最佳的总线系统,且较佳者,不具有之后不需要的冗余总线系统。
附图说明
本发明参照所附图式被详细解释如下,相同的参考标号为互相有关的组件而使用。其中
图1表示依据以习知方式组合之缓冲器/再驱动器及错误校正概念设计之第一内存模块之平面图,
图2表示依据以习知方式组合之缓冲器/再驱动器及错误校正概念设计之第二内存模块之平面图,
图3表示本发明第一实施例之一内存模块之平面图,
图4表示依据以习知方式组合之缓冲器/再驱动器及错误校正概念设计之第三内存模块之平面图,
图5表示本发明第二实施例之一内存模块之平面图。
具体实施方式
图1所示之内存模块1具有依据JEDEC标准之1.2英吋v5.25英寸的尺寸。做为有用数据内存之DRAMs 2以及做为错误数据内存之另一DRAM 3被提供于内存模块1之二放置平面之至少一者之上。此模块1具有一接触装置数组10做为至数据内存系统之系统母板之电子接口。从该接触数组装置10,一外部数据总线51以及一外部控制及位致总线63被连接至一缓冲器/再驱动器模块4。该缓冲器/再驱动器模块4经由数据信号线别连接至DRAM 2,3。一内部控制及地址总线于二分支61,62中被连接于缓冲器/再驱动器模块4与DRAMs 2,3之间。
一非对称的负载产生内部控制及地址总线之二分支61,62,因为四个DRAMs 2被连接至第一分支61,而5个DRAMs 2,3被连接至第二分支62。在此情况中,内部控制及地址总线之个别较低的分支61,62之时脉预设整个内存模块1的时脉。第二分支62中的时脉进一步依据DRAM 3是否为错误数据存储目的而被提供而定。此外,可以了解数据信号线5的路径由于内存模块1的高密度设置而变得相当困难。
图2指示设置DRAMs 2,3于内存模块1上之第二种可能性。内部控制及地址总线61,62上之电容负载的非对称分布的问题以及依据被当成错误数据内存之DRAM 3的提供而定的时脉的问题在此例中依然存在。
图3表示依据本发明之一内存模块。缓冲错误检测模块7,其依据本发明整合一缓冲器/再驱动器功能及一错误数据内存于一共同装置壳体内,仅藉由省略图1及2之至错误数据存储用之DRAM 3之连接,与存储有用数据用之剩余DRAMs 2之间的数据信号线5的路径被相当地简化。相同的电容负载出现在内部控制及地址总线之每一分支61,62上。于此例中,电容负载与错误校正是否在内存模块上发生效应无关。依据本发明之内存模块1也可以在关于有用数据之相同传输速率上以错误校正操作如同依据图1及2不具有错误校正之内存模块之一。图4表示具有2缓冲器/再驱动器4,4’之习知内存模块1。此处同样地,为错误数据存储目的而被提供之DRMA 3造成内部控制及地址总线之至少一分支61,61’,62,62’之非对称负载。
在图5,此错误数据内存被分离于相同型态之二缓冲错误检测模块7之间。缓冲错误检测模块7更包括一缓冲器/再驱动器功能。此结果是数据信号线5之相当简化的路径以及在控制及第址总线之所有分支61上之对称负载。相较于图3的内存模块,外部数据总线51,51’的分离与外部控制及地址总线63,63’进入二分支内产生关于组合缓冲错误检测模块7,7’与接触装置数组10之间的二外部总线系统相关的简化路径。
参考标号表
1 内存模块
10 接触装置
2 有用数据之数据内存装置
3 冗余数据之数据内存装置
4,4’ 缓冲器/再驱动器模块
5 数据线内部
51 数据线外部
61,61’ 控制及地址线内部
62,62’ 控制及地址线内部
63 控制及地址线外部
7,7’ 缓冲错误检测模块
Claims (15)
1.一种用于数据内存系统中的内存模块,其具有:
多个数据内存装置(2),用以存储有用数据,以及
一内存检测装置,其包含至少一缓冲装置,所述缓冲装置至少通过数据线(5)而与所述数据内存装置(2)连接,并至少用以调整在所述数据内存装置(2)与所述至少一缓冲装置间的所述数据线(5)上所传输的数据信号,
其特征在于:
所述内存检测装置包含至少一缓冲错误检测模块(7),其各于一共享装置外壳中整合一缓冲装置与一数据内存装置,以存储适用于错误数据侦测与校正的冗余数据,所述至少一缓冲错误检测模块(7)是通过所述数据线(5)而与所述数据内存装置(2)连接。
2.如权利要求1的内存模块,其中每一个所述缓冲错误检测模块(7)与偶数个数据内存装置(2)连接以存储所述有用数据。
3.如权利要求2的内存模块,其中所述数据内存装置(2)是相对于所述缓冲错误检测模块(7)而对称配置。
4.如权利要求1至3中其一的内存模块,其中所述缓冲错误检测模块(7)具有一错误侦测单元,所述错误侦测单元在所述有用数据传输至所述内存模块(1)期间适用于形成及存储所述冗余数据,且在所述有用数据传输至所述内存检测装置期间适用于将所传输的有用数据形成检测数据,同时分别比较对应的所述冗余数据与检测数据。
5.如权利要求4的内存模块,其中所述缓冲错误检测模块(7)更具有一错误校正单元,其适用于根据对应的冗余数据与检测数据来校正错误的有用数据。
6.如权利要求5的内存模块,其中在所述内存模块(1)中所述冗余数据的传输是非接触式的。
7.如权利要求5的内存模块,其中所述内存模块(1)具有一错误发信单元,其适用于将错误事件的信息传输至所述内存检测装置。
8.如权利要求5的内存模块,其中所述缓冲错误检测模块(7)具有一错误评估单元,其适用于辨识缺陷内存单元并将所述缺陷内存单元遮蔽在所述数据内存装置(2)外。
9.如权利要求1至3中其一的内存模块,其中所述数据内存装置(2)是设计为动态随机存取内存模块。
10.如权利要求1至3中其一的内存模块,其中所述数据内存装置(2)各具有一双数据率接口。
11.如权利要求1至3中其一的内存模块,其中所述内存内存模块(1)的最大尺寸是1.2英吋×5.25英吋。
12.一种操作内存模块(1)的方法,所述内存模块具有多个数据内存装置(2)以存储有用数据以及至少一数据内存系统中的缓冲错误检测模块(7),其中:
所述缓冲错误检测模块(7)接收并调整传输至所述内存模块(1)的有用数据的数据信号,
在所述缓冲错误检测模块(7)中产生与所述有用数据有关的一组冗余数据;
将所述有用数据存储在所述数据内存装置(2)中;
将对应的各组冗余数据存储在所述缓冲错误检测模块(7)中;
在将所存储的有用数据自所述数据内存装置(2)传输至所述数据内存系统的一内存检测装置期间,在所述缓冲错误检测模块(7)中形成对应的一组检测数据;
经由比较分别对应的冗余数据与检测数据而侦测并视情形校正所述有用数据中所产生的数据错误;以及
将已校正且无错误的有用数据传输至所述内存检测装置。
13.如权利要求12的方法,其中所述有用数据中的一数据错误事件被发信至所述数据内存系统的所述内存检测装置。
14.一种用以最佳化一数据内存系统的方法,所述数据内存系统具有一内存检测装置、至少一内存模块与一系统电路板,所述系统电路板上具有一总线系统以传输数据,所述总线系统连接所述内存检测装置与所述内存模块,其中
所述系统电路板上具有一冗余总线系统,其位于所述内存检测模块与所述内存模块间;
所述内存模块是根据权利要求12与13中任一的方法而操作;
通过所述冗余总线系统的辅助,所述内存检测装置将所述总线系统中的传输错误寄存在前驱系统中并加以分析;
根据所述内存检测装置与所述内存模块间发生的传输错误分析,各前驱系统的所述总线系统便在传输错误最少的方向中发展;以及
供应所述数据内存系统在传输错误最少的方向中发展的所述总线系统。
15.如权利要求14的方法,其中供应所述数据内存系统以省略所述冗余总线系统的配置。
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US20050010737A1 (en) * | 2000-01-05 | 2005-01-13 | Fred Ware | Configurable width buffered module having splitter elements |
US7234099B2 (en) * | 2003-04-14 | 2007-06-19 | International Business Machines Corporation | High reliability memory module with a fault tolerant address and command bus |
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DE102004056214B4 (de) * | 2004-11-22 | 2006-12-14 | Infineon Technologies Ag | Speicherpuffer |
US20060139983A1 (en) * | 2004-12-23 | 2006-06-29 | Sprietsma John T | Memory module routing |
US8796830B1 (en) | 2006-09-01 | 2014-08-05 | Google Inc. | Stackable low-profile lead frame package |
US10013371B2 (en) | 2005-06-24 | 2018-07-03 | Google Llc | Configurable memory circuit system and method |
US8111566B1 (en) | 2007-11-16 | 2012-02-07 | Google, Inc. | Optimal channel design for memory devices for providing a high-speed memory interface |
US8055833B2 (en) | 2006-10-05 | 2011-11-08 | Google Inc. | System and method for increasing capacity, performance, and flexibility of flash storage |
US9171585B2 (en) | 2005-06-24 | 2015-10-27 | Google Inc. | Configurable memory circuit system and method |
US20080028136A1 (en) | 2006-07-31 | 2008-01-31 | Schakel Keith R | Method and apparatus for refresh management of memory modules |
US8335894B1 (en) | 2008-07-25 | 2012-12-18 | Google Inc. | Configurable memory system with interface circuit |
US8619452B2 (en) | 2005-09-02 | 2013-12-31 | Google Inc. | Methods and apparatus of stacking DRAMs |
US8060774B2 (en) | 2005-06-24 | 2011-11-15 | Google Inc. | Memory systems and memory modules |
US8041881B2 (en) | 2006-07-31 | 2011-10-18 | Google Inc. | Memory device with emulated characteristics |
US8438328B2 (en) | 2008-02-21 | 2013-05-07 | Google Inc. | Emulation of abstracted DIMMs using abstracted DRAMs |
US8077535B2 (en) | 2006-07-31 | 2011-12-13 | Google Inc. | Memory refresh apparatus and method |
US8359187B2 (en) | 2005-06-24 | 2013-01-22 | Google Inc. | Simulating a different number of memory circuit devices |
US8244971B2 (en) | 2006-07-31 | 2012-08-14 | Google Inc. | Memory circuit system and method |
US8327104B2 (en) | 2006-07-31 | 2012-12-04 | Google Inc. | Adjusting the timing of signals associated with a memory system |
US8386722B1 (en) | 2008-06-23 | 2013-02-26 | Google Inc. | Stacked DIMM memory interface |
US8130560B1 (en) | 2006-11-13 | 2012-03-06 | Google Inc. | Multi-rank partial width memory modules |
US9507739B2 (en) | 2005-06-24 | 2016-11-29 | Google Inc. | Configurable memory circuit system and method |
US8081474B1 (en) | 2007-12-18 | 2011-12-20 | Google Inc. | Embossed heat spreader |
US8089795B2 (en) | 2006-02-09 | 2012-01-03 | Google Inc. | Memory module with memory stack and interface with enhanced capabilities |
US8397013B1 (en) | 2006-10-05 | 2013-03-12 | Google Inc. | Hybrid memory module |
US9542352B2 (en) | 2006-02-09 | 2017-01-10 | Google Inc. | System and method for reducing command scheduling constraints of memory circuits |
US20080082763A1 (en) | 2006-10-02 | 2008-04-03 | Metaram, Inc. | Apparatus and method for power management of memory circuits by a system or component thereof |
US8090897B2 (en) | 2006-07-31 | 2012-01-03 | Google Inc. | System and method for simulating an aspect of a memory circuit |
US7414917B2 (en) * | 2005-07-29 | 2008-08-19 | Infineon Technologies | Re-driving CAwD and rD signal lines |
US7562271B2 (en) | 2005-09-26 | 2009-07-14 | Rambus Inc. | Memory system topologies including a buffer device and an integrated circuit memory device |
US7464225B2 (en) | 2005-09-26 | 2008-12-09 | Rambus Inc. | Memory module including a plurality of integrated circuit memory devices and a plurality of buffer devices in a matrix topology |
US11328764B2 (en) | 2005-09-26 | 2022-05-10 | Rambus Inc. | Memory system topologies including a memory die stack |
US9632929B2 (en) | 2006-02-09 | 2017-04-25 | Google Inc. | Translating an address associated with a command communicated between a system and memory circuits |
US7724589B2 (en) | 2006-07-31 | 2010-05-25 | Google Inc. | System and method for delaying a signal communicated from a system to at least one of a plurality of memory circuits |
JP4918824B2 (ja) * | 2006-08-18 | 2012-04-18 | 富士通株式会社 | メモリコントローラおよびメモリ制御方法 |
US8209479B2 (en) | 2007-07-18 | 2012-06-26 | Google Inc. | Memory circuit system and method |
US8080874B1 (en) | 2007-09-14 | 2011-12-20 | Google Inc. | Providing additional space between an integrated circuit and a circuit board for positioning a component therebetween |
US8205138B2 (en) * | 2008-08-07 | 2012-06-19 | International Business Machines Corporation | Memory controller for reducing time to initialize main memory |
WO2010144624A1 (en) | 2009-06-09 | 2010-12-16 | Google Inc. | Programming of dimm termination resistance values |
US8782477B2 (en) * | 2011-05-11 | 2014-07-15 | Jabil Circuit, Inc. | High-speed serial interface bridge adapter for signal integrity verification |
JP6006920B2 (ja) * | 2011-07-04 | 2016-10-12 | ピーエスフォー ルクスコ エスエイアールエルPS4 Luxco S.a.r.l. | 半導体モジュール及びモジュール基板 |
CN104094351A (zh) * | 2012-01-31 | 2014-10-08 | 惠普发展公司,有限责任合伙企业 | 内存模块缓冲器数据存储 |
KR20180069179A (ko) * | 2016-12-14 | 2018-06-25 | 에스케이하이닉스 주식회사 | 메모리 시스템 및 이의 에러 정정 방법 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5541941A (en) * | 1994-01-28 | 1996-07-30 | International Business Machines Corporation | Method and structure for providing automatic parity sensing |
US6092146A (en) * | 1997-07-31 | 2000-07-18 | Ibm | Dynamically configurable memory adapter using electronic presence detects |
US6185718B1 (en) * | 1998-02-27 | 2001-02-06 | International Business Machines Corporation | Memory card design with parity and ECC for non-parity and non-ECC systems |
US6832340B2 (en) * | 2000-01-26 | 2004-12-14 | Hewlett-Packard Development Company, L.P. | Real-time hardware memory scrubbing |
JP4711531B2 (ja) * | 2001-03-23 | 2011-06-29 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
JP4049297B2 (ja) * | 2001-06-11 | 2008-02-20 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
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