CN1504897A - 内存模块及于资料记忆系统中操作记忆模块之方法 - Google Patents

Abstract

以DDR－DRAMs(2)为基础之记忆模块(1)被提供一缓冲及错误检查模块(7)，其整合一错误数据存储器及用以调整传输至该记忆模块(1)及从该记忆模块(1)输出之资料讯号用之一缓冲器/再驱动器功能，并适用于错误储存于该DDR－DRAMs(2)之有用资料之校正。该缓冲及错误检查模块(7)使依据限定工业标准之受限记忆模块尺寸中之记忆模块上之一错误校正概念及一缓冲器/再驱动器概念的整合为可能，简化或改善资料线(5)或控制及地址线(61，62)之路径，同时由于至资料记忆系统之错误传输资料的降低，增加的真实数据传输速率亦为可能。

Description

内存模块及于资料记忆系统中操作记忆模块之方法

技术领域

本发明系关于一种在资料记忆系统中操作之内存模块，于该资料系统中具有复数资料记忆装置用以储存有用的资料以及至少一缓冲装置至少藉由资料线连接至资料记忆装置并用以调整于资料记忆装置与资料记忆系统之其它组件之间的资料线上传输之资料讯号。

背景技术

模块资料记忆系统通常具有一系统母板，于该母板上具有复数记忆模块用之插槽。这些插槽由记忆模块所占用，依据资料记忆系统的需求或资料记忆系统之扩展阶层而定。

具有模块概念之资料记忆系统的一个例子是计算机系统(PC，工作站，服务器)，其具有可变的主存储器，于其中提供插入形式之记忆模块用之插槽于一系统母板上。模块资料记忆系统之记忆模块一般以DIMMs(dual inline memory modules，双在线记忆模块)形式存在，其机械结构及和系统母板之电子接口遵循工业标准。

为增加此种资料记忆系统之性能，通常致力于增增加时脉或数据传输速率。因此，以DDR-DRAM模块(double data rate dynamic randomaccess memories，双资料速率动态随机存取内存)资料记忆系统为基础之DDRII(double data rate，双资料速率)资料记忆系统的数据传输速率为每秒每资料讯号667Mbits(Mbits/s/Pin)，而DDRIII记忆系统的数据传输速率高达1.5Gbit/s/Pin。以升高的数据传输速率，为防止或改善在高讯号频率之讯号完整性用的测量逐渐变得重要。

已知的具有高达1.5Gbit/s/Pin数据传输速率之资料记忆系统之概念在记忆模块上提供无分支(branch-free)讯号线并且贡献改善讯号完整性用之电容负载。

同时，缓冲器/再驱动器(redriver)模块为已知，除了资料记忆装置之外，其亦被设置于记忆模块上。除了被传递至记忆模块之资料记忆装置或自其中传出之讯号调整讯号之外，此缓冲器/再驱动器使设置于系统母板上之一总线系统与形成于记忆模块上之总线系统能被解除耦合。

此外，错误校正(ECC，error correction codes，错误校正码)概念对数据保护目的而言系为已知。因此，一第一多余资料集合(以下称为多余资料)与正确资料并行传输，该第一多余资料集合系依据已知的算法从有用的资料中形成。除了个别对应的有用数据，该多余数据被传输至，例如，位于记忆模块上的其它资料记忆装置并被储存。在有用的资料与多余资料被传回到一般设置于系统母板上之一记忆体检查模块之后，于该处从该有用数据形成一第二多余资料集合(以下称检查资料)。经由比较该检查资料与该有用资料一起被传输之多余资料，错误事件依据习知技术逐一被登录并校正。如果回传至记忆检查模块之有用数据偏移从记忆检查模块原始传输至一资料记忆装置之有用资料，则产生一错误事件。错误事件系基于一传输错误，资料记忆装置中的缺陷记忆胞元或由周围干扰所引起的记忆胞元之资料内容的改变。

错误事件概念通常假设，除了每组有用资料之外，有一组多余数据被储存在记忆模块上。在例如SDR(single data rate，单一资料速率)，DDRI及DDRII的内存概念中，整个数据总线通常具有传输有用资料用之平行的64条资料线。惯用的错误校正概念提供并行传输多余资料用的8条资料线。因此，每一记忆模块之多余资料用的内存(以下称错误数据存储器)尺寸为记忆模块有用资料的八分之一。

另一种已知为Chipkill的错误校正概念是指向--藉由习知错误校正概念无法侦测--资料记忆装置之实体资料地址上之多重错误之侦测及校正。于此情况中，被指派给实体资料地址之实质上的数据地址被配置(散布)给一群并行总线系统，其中惯用的错误校正概念分离进行。在资料记忆装置之缺陷的寻址线的情况中，通常未能侦测或未能被校正之多重错误被转换至数个一般可校正的讯号错误。

通常，当结合增加资料记忆系统之性能的复数方法或测量时，它们的优点是累积的。

然而，使用习知方法实现之错误校正概念与一缓冲器/再驱动器之结合也产生缺失。因此，缓冲器/再驱动器模块及错误数据存储器用之高空间需求使其难以适当地形成尺寸依据JEDEC(jointelectronic device engineering council，联合电子装置工程协会)而被标准化之内存模块上的讯号线。

简单地一方面结合错误校正概念与另一方面，缓冲器/再驱动器概念以不同的权重发生，依据记忆模块上所提供之资料记忆装置之数据总线宽度而定。

因为错误数据存储器系有益地与有用资料被相同地运作，错误数据存储器通常具有与有用数据存储器相同的特性。因此，依据规则，相同的资料形态被提供给有用数据存储器及错误数据存储器。如果有用数据存储器用之资料记忆装置巨有16条资料线的数据总线宽度，则错误数据存储器用之错误数据存储器装置通常也具有16位的数据总线宽度。因为惯用的错误校正仅使用8位，整个记忆模块之记忆容量的八分之一的数据存储器很不利地未受到使用。

此外，为了成本的理由，具有及不具有错误校正之记忆模块的型态具有实质上相同的讯号线布局。相对型态内存实际上的不同仅在于具有错误校正之记忆模块被配置做为错误内存之额外的资料记忆装置。一个错误资料记忆装置用之插槽以相同的方式被设置于不具有错误校正之记忆模块上，但维持未使用状态。

如果记忆模块具有宽度8位之数据总线之资料记忆装置，则需要提供二个具有内部64位数据总线之相对型态的记忆模块，例如储存有用资料用之8个插槽以及储存多余资料用之资料记忆装置用之另一插槽(错误)，也就是说整体的资料记忆装置用之奇数插槽。但是，在不利的情况中，没有缓冲器/再驱动器模块与资料记忆装置之间的讯号线实体的拓朴允许记忆模块上资料记忆装置用之全部9插槽的对称配置。依据例如，今日常用的一种所谓的「双T分支(double T-branch)」拓朴，数据总线在二分支中被传输，一数据总线之分支被连接至4个数据记忆装置之插槽，而第二分支连接到5个插槽。这导致资料讯号线的不对称形式且具有及不具有错误校正之记忆模块之二种结构用之资料讯号的时脉的最佳化变得更困难。对于DDRII用之数据传输速率，需要导入控制及地址总线上之数据传输用之额外的等待周期。但是，这导致不想要的数据传输速率上的限制，且因此限制资料记忆系统之性能。

在具有含4位资料宽度之资料记忆装置之记忆模块上，需要至少18个资料记忆装置以提供总共72位的数据总线宽度。这些记忆装置中的二个资料记忆装置被提供给多余资料用。具有以4位数据总线宽度为基础之资料记忆装置之记忆模块被提供给需要海量存储器之应用使用。因此，为此目的，资料记忆装置也被提供最大数量的记忆胞元。资料记忆装置半导体基板中的记忆胞元的空间需求造成所使用之资料记忆装置之比较大的装置尺寸。在此情况中，尺寸依据决定性工业标准受限于1.2英吋ν5.25英吋之最大尺寸之对应的记忆模块最后实质上也全部被资料记忆装置覆盖。此种额外缓冲器/再驱动器模块及额外错误资料记忆装置的设置由于空间理由，在这些情况中是不可能的。

因此，为了以上所述的理由，在目前有用的工业标准内容中，我们想要之具有错误校正概念之缓冲器/再驱动器概念以增加资料记忆系统性能的组合是可能的，如果根本只有其它地方的彻底削减。

发明内容

因此，本发明系以提供致能记忆模块之机械及电子接口用之工业标准内容中之记忆模块之不同总线配置用之记忆模块上之缓冲器/再驱动器功能与错误数据存储器之整合为目的。本发明之另一目的在于提供一种操作此种记忆模块之方法。

在引言中所提及的记忆模块型态中，此目的依据本发明藉由权利要求第1项之特征部份所指定之特征而达成。此目的另外依据本发明藉由具有权利要求13项之特征部份所指定之缓冲及错误检查模块以及藉由专利范围第17项之特征部份所指定之操作记忆模块用之方法而达成。依据本发明之记忆模块更包括致能专利范围第19项所指定之最佳化资料记忆系统之方法。本发明其它的发展表现于权利要求依附项。

依据本发明合并至一资料记忆系统内之记忆模块因此具有至少一缓冲器及一错误检查模块，其整合一缓冲装置及储存多余资料用之一资料记忆装置于一共同装置壳体内。

于此情况中，缓冲器/再驱动器功能与错误资料记忆装置于一共同装置壳体内之整合系基于以下的考量，对于DDRII及DDRIII概念，使用惯用半导体技术埋入之缓冲器/再驱动器模块之尺寸实质上由缓冲器/再驱动器模块之连接数量决定，而不是由缓冲器/再驱动器模块之半导体基板内实现之缓冲器/再驱动器功能。在此情况中，仅有小部份缓冲器/再驱动器模块之半导体基板被缓冲器/再驱动器功能使用。

实现缓冲器功能用的空间需求与实施连接用的空间需求之间的差异一方面来自可以相对地较简单地在半导体基板中实施之一缓冲器功能性，以及另一方面，大数目的电子连接，尤其是资料线的连接。如果仅有一缓冲器/再驱动器模块被提供于一记忆模块上，则对于一个64位数据总线系统，该缓冲器/再驱动器模块通常本身必须具有传输资料讯号用之256连接的数目。256连接的数目产生自系统母板及记忆模块之数据总线系统用之64连接，以及来自一遮蔽线通常必须被指派给数据传输速率大于500MHz/pin之每一资料线的事实。对于错误校正概念，连接的数目依据多余数据总线系统的宽度而增加。

相反地，在依据本发明具有组合的缓冲器及错误检查模块之记忆模块上，错误资料记忆装置与一缓冲器/再驱动器模块之间的总线线被排除。组合的缓冲器及错误检查模块倾向于有益地具有比可比较的习知缓冲器/再驱动器模块少的连接。此外，错误数据存储器之功能可在习知技术的内容中实施，例如埋入式DRAM，在缓冲器/再驱动器模块之半导体基板之未使用区域中之实质部份。

在一组合的缓冲器及错误检查模块内之错误资料记忆装置及缓冲器/再驱动器功能的整合因此有益地降低组合的缓冲器/再驱动器与错误校正概念用之空间需求。整合的缓冲器及错误检查模块用之空间需求倾向于比一惯用的缓冲器/再驱动器模块及一错误资料记忆装置之累积的空间需求小。

此外，被指派至记忆模块上每一插槽之包围，该包围必须以被生产管理成为将排列之二模块或资料记忆装置之间的最小距离的方式被提供，用之空间需求可被省略。

依据本发明节省的记忆模块上的总空间使得记忆模块排列(位置)及所需之数据存储器数目的连接(路径，routing)以及由工业标准预定之记忆模块尺寸内容中之错误校正概念及缓冲器/再驱动器概念的同时实现为可能。

具有较大尺寸之记忆模块有益地不需要具有本发明记忆模块。相较于具有较大尺寸的记忆模块，依据本发明之记忆模块由于较短的线路径而具有较高的讯号整合性。依据本发明可以避免由于较大的记忆模块区域及由于新制造装置的需求以及，尤其是由于生产或记忆模块及数据存储器系统至新模块尺寸的改变所产生的成本。不需要新的工业标准且可避免成本密集的生产线分离。

依据本发明，具有及不具有错误校正之相对型态的内存模块用之讯号线的布局没有不同，或仅有小范围的不同。具有及不具有错误校正之二对应型态之记忆模块的不同仅在于完成的缓冲器及错误检查模块之设计或控制缓冲器及错误检查模块功能之一或少量的讯号线。因此，每一缓冲器及错误检查模块，独立于记忆模块的型态，总是连接至储存有用资料用之偶数资料记忆装置。因此可发现本实施例具有及不具有错误校正之对应型态记忆模块之讯号线之对称拓朴。因此产生控制及地址线上的对称负载。

因此，时脉，尤其是控制及地址讯号，因此清楚地为具有或不具有错误校正之记忆模块的对应型态而被决定。一方面，控制及地址讯号线上之控制及地址讯号的传输与另一方面，资料讯号线上的数据传输之间的等待周期(潜伏，latencies)，如同已知之例如DDRI概念之具有错误校正之记忆模块操作，是不需要的。在具有等待周期的写入周期期间，控制及地址讯号首先被传输至一缓冲存储器且仅于一后续周期中与被延迟一周期输出之资料讯号一起被传输至资料记忆装置。此等待周期相当地降低资料记忆系统中的数据传输速率，尤其是在无次序地址存取中(随机存取)。因此，依据本发明之记忆模块性能被提升。

错误数据存储器所需之尺寸仅依据记忆模块之记忆容量而定。因此，缓冲器及错误检查模块之实施例有益地大幅依据设置于个别记忆模块上之资料记忆装置之数据总线宽度而定。

因为组合的缓冲器及错误检查模块更适用于资料记忆系统之记忆检查模块的需求，由缓冲器中实现之错误数据存储器及错误检查模块之需求可有益地被降低，例如关于相较于有用数据存储器之存取时间。此错误数据存储器因此可使用，例如对应个别资料记忆装置之嵌入技术(embedded technology)。

伴随的从有用数据存储器之资料位数目之错误数据存储器之资料位之数目的解除耦合被证明为另一优点。因此，依据本发明，这也是有可能的，不具有不完全使用或过度尺寸的错误数据存储器的缺失，实现，例如具有9位多余资料的错误校正概念，其已经产生比具有8位多余资料之错误侦测更有效率的错误侦测。在此情况中，以具有12位多余资料之错误校正概念，对于具有8位数据总线宽度之资料记忆装置之64位有用数据总线，资料记忆装置中有缺陷的寻址线的补偿至，在极端的例子中，完整资料记忆装置失效的补偿是可能的，藉由错误校正概念。

缓冲及错误检查模块较佳者不仅包括错误数据存储器，来包括一错误侦测及错误校正单元。在习知系统中，多余资料(错误资料，ECC信息项目)在被指派给记忆系统之记忆体检查模块中被评估。如果发生资料错误，则该资料错误被登录，且如果适当地校正的话，在记忆检查模块中。相反地，依据本发明，可能的错误资料已经在记忆模块上被侦测并逐一校正。因为相当少的错误资料在记忆检查模块与记忆模块之间连续传输，资料记忆系统之数据传输速率进一步与有用资料相关地增加。

记忆模块上的错误校正及记忆检查模块中的额外独立错误校正使整个资料记忆系统的错误分析为可能。如果总线系统藉由错误分析而被充份地最佳化，则不需要指派给记忆检查模块与记忆模块之间的多余资料的总线系统。依据本发明记忆模块之一特定实施例，该记忆模块有益地不具有多余数据线用之连接。资料记忆系统之系统母板上之传导轨迹的路径，该系统母板可与记忆模块聚在一起，由于较小的导电轨迹数目而被简化。

不具有错误校正之资料记忆系统至具有错误校正之资料记忆系统的简单转换也以尤其有益的方式产生。此转换不需要其它资料记忆系统之其它系统组件而能产生效应，仅经由以具有错误校正之记忆模块取代不具有错误校正的模块即可。于此情况中，系统母板在其设计方面对应不具有错误校正装置之系统母板。

依据本发明记忆模块之另一较佳实施例，此记忆模块具有发出一资料错误讯号的可能性。具有累积的错误产生之记忆模块或资料记忆装置可以经由在资料记忆系统中一较高处理平面中的资料错误的评估而被识别。重复缺陷的资料记忆区域因此可以被屏蔽。伴随的错误产生数目的最小化进一步增加资料记忆系统的性能。

记忆模块上之缺陷记忆胞元的识别及屏蔽，较佳者，在缓冲器及错误检查模块中发生，其随后具有其适用之一错误评估单元。

所有惯用的记忆模块都可能做为资料记忆装置。但是，资料记忆装置通常被指派为DRAM模块。依据本发明之记忆模块之数据传输速率通常假定为具有DDR接口之DRAMs。

依据本发明之资料记忆系统中操作之记忆模块用之缓冲器及错误检查模块具有，除了所需的连接装置以及形成于半导体基板内且适用被传输至记忆模块或自其中传出之至少一资料讯号的调整之缓冲器/再驱动器功能之外，形成于半导体基板内并且被当成记忆模块用之错误数据存储器之一记忆胞元数组。

依据本发明之缓冲器及错误检查模块之特定实施例，该缓冲器及错误检查模块具有一错误侦测单元。在接收来自资料记忆系统之资料时，错误侦测单元形成指派给被接收之有用数据之多余资料集合，该组多余资料被储存于缓冲器及错误检查模块之记忆胞元内。在有用资料至资料记忆系统之后续的传输情况中，一对应的检查资料集合在错误侦测单元中形成并与被指派的多余数据比较。该错误侦测单元登录来自储存的多余资料与对应检查资料之比较的错误有用资料。

依据本发明之缓冲器及错误检查模块较佳者被提供一错误校正单元，其可适用于依据已知的算法基于储存的多余资料及对应的检查资料校正错误的有用资料。

依据另一较佳实施例，依据本发明之缓冲器及错误检查模块具有错误讯号产生单元。事件及资料错误型态上的信息，例如可校正的讯号位错误或不能校正的双位错误，随后可被传输至错误分析目的用之资料记忆系统之另一组件。

此外，尤其有益地是提供本发明缓冲器及错误检查模块一错误评估单元。该错误评估单元系用以分析在记忆模块上发生的资料错误以及用以屏蔽被识别为重复缺陷之记忆胞元或记忆区域。错误的有用资料的传输因此以特别有益的方式被限制。关于有用资料之无错误传输之资料记忆系统之数据传输速率因此进一步增加。

依据本发明之方法描述于一资料记忆系统内操作一记忆模块之方法，该记忆模块具有复数用以储存有用资料之资料记忆装置(2)以及至少一缓冲及错误检查模块(7)。于此情况中，首先，来自资料记忆系统之记忆体检查装置之有用资料藉由记忆模块上的缓冲器及错误检查模块被接收并调整。因此，在缓冲器及错误检查模块，对应的多余资料集合相对于有用数据而被形成。之后，有用资料被储存在资料记忆装置中而该对应的多余资料集合被储存于缓冲器及错误检查模块中。在稍从该资料记忆装置之一至该记忆检查装置之该被储存之影用资料之一稍后传输期间，一对应的检查资料集合于缓冲器及错误检查模块中形成。经由个别对应的多余资料与检查资料的比较，已经发生在有用资料中的资料错误逐一被侦测及校正，且最后，校正及实质上无错误之有用资料被传输至记忆检查装置。错误校正至记忆模块的移转增加资料记忆系统关于有用资料之无错误数据传输的性能。

在记忆模块中发生的资料错误之错误侦测及错误校正，依据本发明，因此在记忆模块本身之中产生效应。因为记忆模块上的错误事件常包含所谓的DRAM记忆胞元上的软错误(soft error)，或整个模块的失效，这是可能的，首先，对于不需要的线或多余数据总线用之连接以较佳的方式被避免。另一方面，系统的性能也增加，因为错误资料在记忆模块与记忆检查模块之间传输。如果资料记忆系统之系统母板之前必需被提供延展的数据总线宽度且分别适用一错误校正概念，依据本发明之方法能够简单地仅藉由交换记忆模块而更新资料记忆系统。

依据本发明一特定较佳实施例之方法，错误事件之发生被传输至记忆系统之至少一组件，其中错误事件之另一评估是可能的。因此，举例而言，具有大量错误事件之资料记忆装置或记忆模块被识别。之后，相关的记忆区域可被屏蔽或被提供做交换。

依据本发明操作之记忆模块可被用以最佳化资料记忆系统。在此情况中，首先，在记忆检查装置与记忆模块之间的先驱系统中提供传输其它多余资料用之一多余数据总线。因此，如已经描述之错误校正在记忆模块上被内部执行。此外，在记忆模块与记忆检查装置之间传输之有用资料的一致性基于在多余数据总线系统上传输之其它多余资料而被检查。因此可以为每一错误事件识别是否一错误来源将被指派给记忆模块或资料记忆系统之总线系统。因此，资料记忆系统之总线系统重新工作直到仅有一可忍受数目之错误将被指派给总线系统。

先驱系统之跟进系统随后被提供最佳的总线系统，且较佳者，不具有之后不需要的多余总线系统。

附图说明

本发明参照所附图式被详细解释如下，相同的参考标号为互相有关的组件而使用。其中

图1表示依据以习知方式组合之缓冲器/再驱动器及错误校正概念设计之第一记忆模块之平面图，

图2表示依据以习知方式组合之缓冲器/再驱动器及错误校正概念设计之第二记忆模块之平面图，

图3表示本发明第一实施例之一记忆模块之平面图，

图4表示依据以习知方式组合之缓冲器/再驱动器及错误校正概念设计之第三记忆模块之平面图，

图5表示本发明第二实施例之一记忆模块之平面图。

具体实施方式

图1所示之记忆模块1具有依据JEDEC标准之1.2英吋ν5.25英寸的尺寸。做为有用数据存储器之DRAMs 2以及做为错误数据存储器之另一DRAM 3被提供于记忆模块1之二放置平面之至少一者之上。此模块1具有一接触装置数组10做为至资料记忆系统之系统母板之电子接口。从该接触数组装置10，一外部数据总线51以及一外部控制及位致总线63被连接至一缓冲器/再驱动器模块4。该缓冲器/再驱动器模块4经由资料讯号线别连接至DRAM 2，3。一内部控制及地址总线于二分支61，62中被连接于缓冲器/再驱动器模块4与DRAMs 2，3之间。

一非对称的负载产生内部控制及地址总线之二分支61，62，因为四个DRAMs 2被连接至第一分支61，而5个DRAMs 2，3被连接至第二分支62。在此情况中，内部控制及地址总线之个别较低的分支61，62之时脉预设整个记忆模块1的时脉。第二分支62中的时脉进一步依据DRAM 3是否为错误资料储存目的而被提供而定。此外，可以了解资料讯号线5的路径由于记忆模块1的高密度设置而变得相当困难。

图2指示设置DRAMs2，3于记忆模块1上之第二种可能性。内部控制及地址总线61，62上之电容负载的非对称分布的问题以及依据被当成错误数据存储器之DRAM 3的提供而定的时脉的问题在此例中依然存在。

图3表示依据本发明之一记忆模块。缓冲器及错误检查模块7，其依据本发明整合一缓冲器/再驱动器功能及一错误数据存储器于一共同装置壳体内，仅藉由省略图1及二之至错误资料储存用之DRAM 3之连接，与储存有用资料用之剩余DRAMs 2之间的资料讯号线5的路径被相当地简化。相同的电容负载出现在内部控制及地址总线之每一分支61，62上。于此例中，电容负载与错误校正是否在记忆模块上发生效应无关。依据本发明之记忆模块1也可以在关于有用资料之相同传输速率上以错误校正操作如同依据图1及二不具有错误校正之记忆模块之一。

图4表示具有2缓冲器/再驱动器4，4’之习知记忆模块1。此处同样地，为错误资料储存目的而被提供之DRMA 3造成内部控制及地址总线之至少一分支61，61’，62，62’之非对称负载。

在图5，此错误数据存储器被分离于相同型态之二缓冲及错误检查模块7之间。缓冲及错误检查模块7更包括一缓冲器/再驱动器功能。此结果是资料讯号线5之相当简化的路径以及在控制及第址总线之所有分支61上之对称负载。相较于图3的记忆模块，外部数据总线51，51’的分离与外部控制及地址总线63，63’进入二分支内产生关于组合换冲器及错误检查模块7，7’与接触装置数组10之间的二外部总线系统相关的简化路径。

参考标号表

1           记忆模块

10          接触装置

2           有用资料之资料记忆装置

3           多余资料之资料记忆装置

4，4’               缓冲器/再驱动器模块

5           资料线内部

51          资料线外部

61，61’           控制及地址线内部

62，62’           控制及地址线内部

63          控制及地址线外部

7，7’               缓冲器及错误检查模块

Claims (20)

1.一种记忆模块，用以于一资料记忆系统中操作，具有：

复数资料记忆装置(2)用以储存有用资料，以及

至少一缓冲装置至少藉由资料线(5)连接至该数据存储器(2)并用以至少调整在该资料记忆装置(2)与该资料记忆系统之一记忆检查装置之间传输之资料讯号，特征在于

至少一缓冲器及错误检查模块(7)，其中整合适用于侦测及校正错误资料用之一缓冲器装置及储存多余资料用之一资料记忆装置于一共同装置壳体内。

2.如权利要求第1项之记忆模块，其中每一该缓冲器及错误检查模块(7)连接至偶数个储存有用资料用之资料记忆装置(2)。

3.如权利要求第1项之记忆模块，其中该数据模块(2)相对于该缓冲器及错误检查模块(7)对称排列。

4.如权利要求第1至3项任一项之记忆模块，其中该缓冲器及错误检查模块(7)具有一错误侦测单元，其适用于该记忆模块(1)之数据传输期间形成并储存该多余资料以及，于一有用数据传输至该记忆检查装置期间用以形成来自该将被传输之该有用资料之检查资料，同时比较个别对应的多余资料与检查资料。

5.如权利要求第4项之记忆模块，其中该缓冲器及错误检查模块(7)具有一错误校正单元，适用于以该个别对应之多余资料及检查资料为基础校正错误的有用资料。

6.如权利要求第5项之记忆模块，该记忆模块(1)不具有被指派给传输多余资料用之一资料线之一接触装置。

7.如权利要求第5或6项之记忆模块，其中该记忆模块(1)具有错误发送讯号单元，用以传输错误事件上的信息至该记忆检查装置。

8.如权利要求第5至7任一项之记忆模块，其中该缓冲器及错误检查模块(7)具有一错误评估单元用以识别并屏蔽该资料记忆装置(2)中之缺陷记忆胞元。

9.如权利要求第1至8项任一项之记忆模块，其中该数据记忆装置(2)被设计为DRAM模块。

10.如权利要求第1至9项任一项之记忆模块，其中该资料记忆装置(2)具有一DDR接口。

11.如权利要求第1至10项任一项之记忆模块，其中该记忆模块(1)之最大尺寸实质上为1.2英吋×5.25英吋。

12.一种缓冲器及错误检查模块(7)用于在一资料记忆系统中操作之记忆模块(1)，具有连接装置，以及

一缓冲器/再驱动器功能，其被形成于一半导体基板内且至少适用于调整被传输至该记忆模块及来自其中之资料讯号，特征在于

一记忆胞元数组被形成于该半导体基板内做为一错误数据存储器。

13.如权利要求第12项之缓冲器及错误检查模块，特征在于一错误侦测单元，其适用于，于该有用数据至该记忆模块(1)之一传输期间，形成并储存多余资料以及，于有用资料至该记忆系统之一记忆检查装置之一传输期间，用以比较该储存的多余资料与从该将被传输之有用资料形成之检查资料。

14.如权利要求第13项之缓冲器及错误检查模块，特征在于一错误校正单元，适用于以该个别对应之多余资料及检查资料为基础校正错误的有用资料。

15.如权利要求第13至14任一项之缓冲器及错误检查模块，特征在于一错误发送讯号单元，用以传输错误事件上的信息至该资料记忆系统。

16.如权利要求第13至15任一项之缓冲器及错误检查模块，特征在于一错误评估单元连接至该缓冲及错误检查模块(7)，用以识别并屏蔽该资料记忆装置(2)中之缺陷记忆胞元。

17.一种于一资料记忆系统内操作一记忆模块(1)之方法，该记忆模块具有复数用以储存有用资料之资料记忆装置(2)以及至少一缓冲及错误检查模块(7)，其中

传输至该记忆模块(1)之有用资料之资料讯号藉由该缓冲及错误检查模块(7)被接收并调整，

于该缓冲及错误检查模块(7)中，形成相对于该有用资料之一对应的多余资料集合，

该有用资料被储存于该资料记忆装置(2)中，

该个别对应之多余资料集合被储存于该缓冲及错误检查模块(7)中，

于被储存之有用资料从该资料记忆装置(1)至该资料记忆系统之一记忆检查装置之一传输期间，于该缓冲及错误检查模块(7)中形成一对应的检查资料集合，

经由该个别对应多余资料与检查资料之比较，已于该有用资料内发生之资料错误逐一被侦测并校正，以及

校正及实质上无错误之有用资料被传输至该记忆检查装置。

18.如权利要求第17项之方法，其中于该有用资料中之资料错误的发生被发送讯号至该资料记忆系统之该记忆检查装置。

19.一种最佳化一资料记忆系统之方法，该系统具有一记忆体检查装置，至少一记忆模块以及一系统母板具有传输资料用之一总线系统，该总线系统连接至该记忆检查装置及该记忆模块，其中

一多余总线系统被设置于该母板上先驱系统中该记忆检查装置与该记忆模块之间，

该记忆模块系依据权利要求第17或18项之方法而操作，

该总线系统中之传输错误于该先驱系统中由该记忆检查装置在该多余总线系统的协助下被登录且分析，

基于发生在该记忆检查装置与该记忆模块之间的传输错误的分析，该个别先驱系统之该汇留排系统于最小数目之传输错误方向中发展，以及

提供该资料记忆系统为最小传输错误而发展之该总线系统。

20.如权利要求第19项之方法，其中使该资料记忆系统不具有该多余总线系统。

Images