CN1236954A

CN1236954A - 回音集成电路的新结构

Info

Publication number: CN1236954A
Application number: CN 98107908
Authority: CN
Inventors: 黄金炎
Original assignee: Princeton Technology Corp
Current assignee: Princeton Technology Corp
Priority date: 1998-04-25
Filing date: 1998-04-25
Publication date: 1999-12-01

Abstract

本发明涉及一种回音集成电路的新结构,使用动态随机存取存储器(DRAM)设计,以产生移位寄存器的作用;减少每一存储单元中晶体管的数目,并且只有单种晶体管(如NMOS或PMOS),可使制程简化,于是使回音集成电路的体积大量缩小,成本巨幅降低。而且重新安排所使用的时脉信号,重新安排存储单元矩阵,使系统因时脉结构所造成的电源突冲(SPIKE)为之降低,于是噪声减少,音质提高,同时噪声频率提高,可以使用成本较低的滤波器。

Description

回音集成电路的新结构

本发明涉及回音集成电路的结构，尤其是指采用动态随机存取存储器取代静态随机存取存储器的回音集成电路新结构。

目前在卡拉OK等相关产品上作回音处理的回音集成电路(IC)均使用静态随机存取存储器(SRAM)储存音频数据以达成延迟效果，但一般回音IC中每一个单元(CELL)要用6个晶体管，如图1所示，其中包含两个PMOS晶体管与四个NMOS晶体管，数目太多，而且因为PMOS与NMOS的结构不一样，因此制程上比较繁琐，这些因素都使回音IC的体积无法缩小，成本无法降低。

因此本发明的目的在于提供一种回音集成电路的新结构，使用动态随机存取存储器(DRAM)设计，以产生移位寄存器的作用；减少每一存储单元中晶体管的数目，并且只有单种晶体管(如NMOS或PMOS)，可使制程简化，于是使回音集成电路的体积大量缩小，成本巨幅降低。

本发明另一目的在于重新安排所使用的时脉信号，重新安排存储单元矩阵，使系统因时脉结构所造成的电源突冲(SPIKE)为之降低，于是噪声减少，音质减少，音质提高。而且噪声频率提高，可以使用成本较低的滤波器。

图1为已往回音集成电路的存储单元示意图。

图2为本发明回音电路的存储单元示意图。

图3为本发明数字脉冲数据以及相关时脉信号的示意图。

图4为本发明存储单元矩阵示意图。

图5为本发明电源受数字脉冲数据影响产生突冲(SPIKE)的示意图。

图6为本发明回音集成电路的存储单元再纵分为8个部分的示意图。

图7为本发明将各组时脉信号相位错开的示意图。

图8为本发明电源受数字脉冲数据影响产生突冲(PSIKE)的改良示意图。

请参考图2，其为本发明以动态随机存取存储器(DRAM)方式取代已往静态随机存取存储器(SRAM)作为存储单元的示意图，图中显示只用了3个NMOS，没有PMOS，因此制程简易，体积缩小。数字脉冲数据D_IN(波形如图3所示)先送到T1的源极1(输入端)，接着脉冲信号CLOCK1送入T1的栅极2(写入端)，使T1的源极1与漏极3导通，于是D_IN送到T3的栅极8存储起来，因此CLOCK1的动作为一种写入的动作。脉冲信号CLOCK8送入T2的栅极5(读取端)时，则使T2的源极6与漏极7导通，而前次存储T3栅极8的D_IN则使T3的源极4与漏极6导通，于是将T3源极4所接的地电位送到T2的漏极7(输出端)，因此，CLOCK8的动作为一种读出的动作。以上为本发明存储单元的动作说明。

请参考图4，其为本发明存储单元矩阵示意图，排成8列6,000行，总共48,000个存储单元，图中只画出2行，其余类推。D_IN、CLOCK1、CLOCK8的波形如图3所示，CLOCK1、CLOCK8的脉冲波形互不重叠，彼此顺序相差的时间刚好等于D_IN中每一脉冲相差的时间，而且各CLOCK均分别包含于每一个顺序相关的D_IN脉冲中，CLOCK1、CLOCK8脉冲是循环往复的，因此CLOCK8后面又是CLOCK1。数字脉冲数据D_IN为语音信号经模拟数字转换后所产生的，送入第1行的8个存储单元(SU_1,1～SU_8,1)中各IN(输入)端(即图2中T1的源极1)。CLOCK8送入第1列6000个存储单元(SU_1,1～SU_1,6000)中各RD(读取)端(即图2中T2的栅极5)，CLOCK1则送入第1列6000个储存单元(SU_1,1～SU_1,6000)中各WR(写入)端(即图2中T1的栅极2)，同时送入第2列6000个存储单元(SU_2,1～SU_2,6000)中各RD端(即图2中T2的栅极5)，余类推。换句话说，每一个CLOCK除了送入某列6000个存储单元中各WR端外，并送入次列6000个储存单元中各RD端。第1行8个储存单元(SU_1,1～SU_8,1)的OUT(输出)端(即图2中T2的漏极7)连在一起，经一反相器INV接到下一行8个储存单元(SU_1,2～SU_8,2)中各IN端，余类推。

如图3所示，数字脉冲数据D_IN的第1个脉冲PSI选送入第1行的8个存储单元(SU_1,1～SU_8,1)中，随后CLOCK1送入第1列6000个储存单元(SU_1,1～SU_1,6000)中各WR端，同时送入第2列6000个储存单元(SU_2,1～SU_2,6000)中各RD端，因此将PSI送入SU_1,1中T3的栅极8而储存起来，其他的储存单元并无动作，因为与其相接的CLOCK尚未送来。接着第2个脉冲PS2送入第1行的8个存储单元(SU_1,1～SU_8,1)中，随后CLOCK2送入第2列6000个储存单元(SU_2,1～SU_2,6000)中各WR端，同时送入第3列6000个存储单元(SU_3,1～SU_3,6000)中各RD端，因此将PS2送入SU_2,1中T3的栅极8而储存起来，其余存储单元不受影响。如此进行8次之后，SU_1,1～SU_8,1中均顺序存储了一个D_IN的相关脉冲数据，第8次以后送入的时脉又为CLOCK1。CLOCK8送入第1列6000个储存单元(SU_1,1～SU_1,6000)中各RD端时，使SU_1,1的OUT端为地电位(因为T3源极4所接的地电位送到T2的漏极7)，经INV反相后恢复为延迟的正脉冲PS1而送入第2行的8个存储单元(SU_1,2～SU_8,2)中。下一个脉冲CLOCK1送来时，则不但在SU_1,1中再存储第二个PS1数据，同时使第一个延迟的PS1储存于SU_1,2中，而且因送入SU_2,1中的RD端，所以使SU_2,1的OUT端为地电位(因为T3源极4所接的地电位送到T2的漏极7)经INV反相后恢复为延迟的正脉冲PS2而送入第2行的8个存储单元(SU_1,2～SU_8,2)中，等到CLOCK2来到时就储存于SU_2,2中，如此反覆进行，每一个循环(CLOCK1～CLOCK8)将8个D_IN脉冲数据往下一行8个储存单元推送，一段时间后这种推送事实上是每一列6000个储存单元都同时进行的，数字脉冲数据D_IN因而逐步由最后一行的OUT端送出去。换句话说，本发明之结构具有移位寄存器的作用，因而达成将数字脉冲数据延迟推送的目的。此外，应注意的是每一时脉信号均含在该数字脉冲数据的各相关脉冲或相关延迟脉冲范围之内。

这种结构的好处是将脉冲数据分成8组(其实组数并无限制)推送，达成延迟作用，回授时获得较细致的回音效果，而且此种DRAM结构无需更新(REFRESH)动作，因为每次推送时就已达成更新作用。

但上述结构仍有毛病，因为每次都同时推送6000个数据，而数据均为脉冲波形，因而使电源产生极大的突冲(SPIKE)，如图5所示。这种过大的突冲势必影响回音IC的音质，有时不但达不到回音的回肠荡气效果，反而影响原音，因此弄巧成拙。

因此本发明进一步改善上述结构，如图6所示，将存储单元矩阵6000行再纵分为8个部分，各部分之间仍然相连，但各部分所用的时脉信号有所分别，如图7所示。图7中仅示出每一部分的CLOCK1(其他CLOCK类推)，分别以CLOCK₁1、CLOCK₂1、CLOCK₈1标示，各时脉相差一固定时间，使纵行所分8部分的同列8个时脉信号不再一致，而是差了一个相位，所延迟之时间必须使每一CLOCK仍含在D_IN的各相关脉冲或相关延迟脉冲范围内。因此任一时脉信号送入时不再驱动6000个数据，而是驱动750个数据，因此对电源所造成的突冲(SPIKE)大幅降低，如图8所示，而且使突冲频率增加8倍，即使造成噪声，也在人耳频率响应以外，人类感觉不出来，因此相关的滤波器可以简单设计，使成本降低。

Claims

1．一种回音集成电路的新结构，其中使用动态随机存取存储器作为存储单元，而非使用静态随机存取存储器作为储存单元。

2．如权利要求1的新结构，其中该储存单元仅以NMOS或PMOS组成。

3．如权利要求2的新结构，其中该NMOS或PMOS的数目为3。

4．如权利要求1的新结构，其中多个该存储单元排列成N×M的矩阵，N、M为正整数，使用N个不同的时脉信号驱动该矩阵，以便逐次输入并输出数字脉冲数据。

5．如权利要求4的新结构，其中各该N个不同时脉信号的周期均相同，将该周期除以N即为各该N个不同时脉信号顺序相差的时间，且此相差的时间即为该数字脉冲数据每一脉冲相差的时间，各该N个时脉信号均含在该数字脉冲数据的各相关脉冲或相关延迟脉冲范围之内。

6．如权利要求5的新结构，其中各该N个时脉信号均同时驱动相关列M个存储单元的写入端以及次列M个存储单元的读取端，且该数字脉冲数据同时输入该矩阵第一行各存储单元的输入端，该矩阵各行中每一存储单元的输出端连在一起，并经一反相器接到次行每一存储单元的输入端。

7．如权利要求1的新结构，其中多个该存储单元排列成N×M的矩阵，N、M为正整数，再将该矩阵纵分为P个部分，使M/P为一正整数，提供P组不同的时脉信号，各组时脉信号均提供N个不同的时脉信号，各组时脉信号分别驱动该矩阵各P个部分，以便逐次输入并输出数字脉冲数据。

8．如权利要求7的新结构，其中所有各组中各该N个时脉信号的周期均相同，将该周期除以N即为各组中各该N个时脉信号顺序相差的时间，且此相差的时间即为该数字脉冲数据每一脉冲相差的时间，所有各组中各该N个时脉信号均含在该数字脉冲数据的各相关脉冲或相关延迟脉冲范围之内。

9．如权利要求8的新结构，其中各组中各该N个时脉信号均同时驱动相关组相关列M/P个存储单元的写入端以及次列M/P个存储单元的读取端，但所有各组中驱动同一列的P个时脉信号并非同时，而是顺序相差一固定时间，且此相差的固定时间仍使所有时脉信号均含在该数字脉冲数据的各相关脉冲或相关延迟脉冲范围之内，而该数字脉冲数据同时输入该矩阵第一行各存储单元的输入端，该矩阵各行中每一存储单元的输出端连在一起，并经一反相器接到次行每一存储单元的输入端。