CN101013567A - 画面数据传送方法、影像数据传送方法以及时序控制模块 - Google Patents

画面数据传送方法、影像数据传送方法以及时序控制模块 Download PDF

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Abstract

DDR_SDRAM芯片，工作于1.5倍时钟速率，用以自影像数据源传送影像数据至显示面板的源极驱动器。一般来说，会使用P个工作于1.5倍时钟速率的DDR_SDRAM芯片储存N个画面的画面数据。若各画面具有n个位数据量的画面数据且DDR_SDRAM芯片的存储空间为m位，则P为大于或等于N乘以(n/m)所得乘积的最小整数的一整数。当传送画面数据时，一线周期会被切分成N个区间且各DDR_SDRAM芯片会被区分为(N－1)部分，因此各部分会用于读取不同画面的不同部分数据。当使用一数量的DDR_SDRAM芯片时，为了共享I/O脚位，所有DDR_SDRAM芯片的读/写序列会依循相同的指令与地址。

Description

画面数据传送方法、影像数据传送方法以及时序控制模块
技术领域
本发明是有关于一种使用储存复数画面数据的存储装置的方法，特别是有关于一种使用同步动态随机存取存储器储存画面数据的方法。
背景技术
双通道同步动态随机存取存储器(DDR_SDRAM)是由电子工程联盟的半导体工程规格组织：共同电子装置工程协会(JEDEC)于1997年制定的。DDR_SDRAM设计为早期SDRAM的两倍传输频宽。相关技艺者皆知，在SDRAM中，每个时钟周期将一位由存储单元数组传送到输入/输出(I/O)缓冲器数据储存序(data queue，DQ)。I/O缓冲器的每个脚位在每个时钟周期的时钟信号上升缘释放一位至总线。DDR_SDRAM使用时钟信号的上升缘与下降缘驱动数据传送至总线。DDR_SDRAM使用预取的技术，也就是双缘时钟转换(doubletransition clocking)技术，而达到不需增加时钟频率就可以具有SDRAM的两倍频宽传送数据的目的。DDR_SDRAM理论上在时钟频率为100MHz与133MHz时分别具有1.6GB/s与2.1GB/s的最高传送速率。
SDRAM与DDR_SDRAM通常被使用于影像显示装置内的数据储存装置。例如，Champion(U.S.Patent Publication No.2002/010979 A1)揭示一种储存数据的方法与装置，其中二维数组对应到存储器位置，并且使用两存储装置于一影像扫描转换器的缓冲器页面系统。上述的两存储装置为安排于一画面缓冲器结构的两SDRAM，因此两像素的像素数据可同时被存取。尤其是Champion使用两个32位宽的8兆字节(MB)SDRAM工作于150MHz频率以提供例如分辨率(1920×1080)HD屏幕所需的600MB/s数据速度。Park(U.S.Patent Publication No.2005/0110750 A1)揭示一种液晶显示器面板内的信号处理方法与装置，其中三个画面数据储存于DDR_SDRAM的一个画面存储器中。图1是显示Park所揭示的一个画面存储器的读写时序图。图2是显示Park所揭示的一个缓冲器的读写时序图。
通常一具有双读写时钟频率的4百万×32位(4M×32＝128兆位)DDR_SDRAM足够储存一个66兆位(Mbit)(1920×1200×3×10＝66兆位)的画面数据。图3是显示使用双时钟频率在一画面周期储存一画面数据的时序图。若要储存两画面数据，则需要上述的两个DDR_SDRAM芯片。然而，由于DDR_SDRAM使用一2.5V残余连续终结逻辑_2(Stub Series Terminated Logic_2，SSTL_2结合0.25μm制程)的信号规格，时钟频率会受限于133MHz，远低于分辨率1920×1200的85MHz的两倍。解决此问题的一个方法为使用三个工作于1.5×85MHz(＝127.5MHz)的4M×32位DDR_SDRAM芯片。为了在一画面周期存取三个画面数据，必须使用四个4M×32位的DDR_SDRAM芯片。
然而，如此使用DDR_SDRAM需要较高的成本。再者，存储器芯片中相当多的I/O脚位并未被使用而导致浪费。
因此，需要一种能降低DDR_SDRAM芯片数量的方法，以使存储器芯片中未被使用的I/O脚位数量减到最少。
发明内容
本发明是使用工作于1.5倍时钟速率的DDR_SDRAM芯片使得其数据传输系统可比工作于两倍时钟速率的DDR_SDRAM更稳定。本发明也使用于传送画面数据的DDR_SDRAM数量减至最小。一般来说，会使用P个DDR_SDRAM芯片以不同时钟速率储存N个画面的画面数据。若在每N个画面里的画面数据为n位且在DDR_SDRAM芯片里的存储空间为m时，P为等于或大于N乘以(n/m)所得乘积的最小整数的一整数。例如，若n为66兆位(Mbit)而m为128兆位(Mbit)，则当N＝3时，最小的P为2。当N＝4或5时，最小的P为3，但P可为4或更大的整数。当P个DDR_SDRAM芯片用于储存画面数据时，一线周期会被切分成N个区间且每个DDR_SDRAM芯片会被区分为(N-1)部分，如此每个部分会用于读取不同画面的不同部分数据。
最小的整数P会随着画面数据的数据量以及DDR_SDRAM芯片的存储空间改变。当使用一数量的DDR_SDRAM芯片时，为了共享I/O脚位，所有DDR_SDRAM芯片的读/写序列会依循相同的指令与地址。
因此，本发明的第一目的在于提供一种画面数据传送方法，适用于传送N个画面的画面数据，其中N个画面包括一目前画面以及(N-1)个先前画面，上述画面数据传送方法包括：
提供P个存储器芯片，用以在一线周期读取或写入画面数据；以及，
将各P个存储器芯片分成(N-1)个部份，各部份分别读取不同的(N-1)个先前画面的一段画面数据，并且上述部份的一个是用以写入目前画面的一段画面数据，其中各N个画面具有n位的数据量，并且各P个存储器芯片具有m位的存储空间，其中P为大于或等于N乘以(n/m)所得乘积的一整数。
上述画面数据传送方法还包括将N个画面在画面中的一线周期切分成N个线周期区间，使得在各不同的(N-1)个先前画面读取一段画面数据的操作以及在目前画面写入一段画面数据的操作完成于不同的线周期区间，其中N个线周期区间包括接续在(N-1)个先前线周期区间后的一最后线周期区间，并且在(N-1)个先前线周期区间执行读取操作，而在最后线周期区间执行写入操作，并且其中(N-1)个先前线周期区间包括一第一线周期区间，在第一线周期区间的读取操作与在最后线周期区间的写入操作执行于P个存储器芯片的相同部分。
根据本发明，存储器芯片包括双通道同步动态随机存取存储器芯片，其中画面数据在被传送前储存于复数缓冲存储器芯片，并且缓冲存储器芯片具有一数据传送时钟速率。上述画面数据传送方法还包括：
使上述双通道同步动态随机存取存储器芯片工作于一时钟速率大体等于1.5倍缓冲存储器芯片的数据传送时钟速率。
根据本发明的一实施例，画面数据包括一前半部分数据以及一后半部分数据，上述画面数据传送方法还包括：
安排至少一缓冲存储器芯片传送前半部分数据至上述双通道同步动态随机存取存储器芯片的一个；以及
安排至少另一缓冲存储器芯片传送后半部分数据至上述双通道同步动态随机存取存储器芯片的另一个。
根据本发明，各前半部分数据与后半部分数据包括一奇数数据与一偶数数据，上述画面数据传送方法还包括：
安排至少一缓冲存储器芯片的一个传送前半部分数据中的偶数数据至上述双通道同步动态随机存取存储器芯片的一个；
安排至少一缓冲存储器芯片的另一个传送前半部分数据中的奇数数据至上述双通道同步动态随机存取存储器芯片的一个；
安排至少另一缓冲存储器芯片的一个传送后半部分数据中的偶数数据至上述双通道同步动态随机存取存储器芯片的另一个；以及
安排至少另一缓冲存储器芯片的另一个传送后半部分数据中的奇数数据至上述双通道同步动态随机存取存储器芯片的另一个。
根据本发明，N个画面包括一目前画面与两个先前画面，上述画面数据传送方法还包括：
安排两个不同的缓冲存储器芯片分别自上述双通道同步动态随机存取存储器芯片的一个读取先前画面的前半部分数据；
安排另两个不同的缓冲存储器芯片分别自上述双通道同步动态随机存取存储器芯片的另一个读取先前画面的后半部分数据；以及
安排另一群组的缓冲存储器芯片绕过双通道同步动态随机存取存储器芯片传送目前画面的前半部分数据与后半部分数据。
本发明的第二目的在于提供一种影像数据传送方法，适用于从一影像数据源传送影像数据至一源极驱动器以提供上述影像数据给一显示面板，其中上述影像数据储存于上述影像数据源的N个画面中，上述N个画面包括一目前画面以及(N-1)个先前画面，各上述N个画面具有n位数据量，上述影像数据传送方法包括：
提供P个存储器芯片，用以在一线周期读取或写入影像数据；
将各P个存储器芯片分成(N-1)个部份，使得各部份分别读取不同的上述(N-1)个先前画面的一段画面数据，并且上述部份的一个是用以写入目前画面的一段画面数据，其中各P个存储器芯片具有m位的存储空间，并且其中P为大于或等于N乘以(n/m)所得乘积的一整数；并且
传送N个画面的画面数据至源极驱动器。
当N＝3，并且各画面中的画面数据分割成一奇数通道与一偶数通道，各通道具有复数列地址，列地址包括一第一部份与一第二部份，则P可以为2并且P个存储器芯片包括一第一双通道同步动态随机存取存储器芯片与一第二双通道同步动态随机存取存储器芯片，其中
第一双通道同步动态随机存取存储器芯片切分成一第一部分与一第二部份，第一双通道同步动态随机存取存储器芯片的第一部分用以读取或写入画面数据于奇数通道中的第一部份列地址，并且第一双通道同步动态随机存取存储器芯片的第二部分用以读取或写入画面数据于奇数通道中的第二部份列地址，并且
第二双通道同步动态随机存取存储器芯片切分成一第一部分与一第二部份，第二双通道同步动态随机存取存储器芯片的第一部分用以读取或写入画面数据于偶数通道中的第一部份列地址，并且第二双通道同步动态随机存取存储器芯片的第二部分用以读取或写入画面数据于偶数通道中的第二部份列地址。
根据本发明的一实施例，目前画面包括画面数据Gn并且先前画面包括画面数据Gn-1与Gn-2，并且其中线周期被切分成一第一子周期、一第二子周期以及一最后子周期，并且读取或写入画面数据被安排成：
于第一子周期读取画面数据Gn-2；
于第二子周期读取画面数据Gn-1；
于最后子周期写入画面数据Gn。
本发明的第三目的在于提供一种时序控制模块，适用于传送一影像数据至一显示面板，其中影像数据被安排于N个画面中传送，N个画面包括一目前画面以及(N-1)个先前画面，上述时序控制模块包括：
P个存储器芯片用以在一线周期读取或写入影像数据，其中各P个存储器芯片被分成(N-1)个部份，使得各部份分别读取不同的(N-1)个先前画面的一段画面数据，并且上述部份的一个是用以写入目前画面的一段画面数据，其中各N个画面具有n位数据量并且各P个存储器芯片具有m位的存储空间，并且其中P为大于或等于N乘以(n/m)所得乘积的一整数。
根据本发明的一实施例，线周期被切分成N个线周期区间，使得在各不同的(N-1)个先前画面读取一段画面数据的操作以及在目前画面写入一段画面数据的操作完成于不同的线周期区间，并且其中上述存储器芯片包括双通道同步动态随机存取存储器芯片。
根据本发明，上述时序控制模块，还包括：
复数缓冲存储器芯片，用以于一数据传送时钟速率储存画面数据，并且双通道同步动态随机存取存储器芯片工作于一时钟速率大体等于1.5倍的数据传送时钟速率。
根据本发明，当N＝3且P＝2时，并且其中画面数据包括一前半部分数据与一后半部分数据，上述时序控制模块还包括：
复数缓冲存储器芯片，其中
至少一缓冲存储器芯片被安排传送前半部分数据至上述双通道同步动态随机存取存储器芯片的一个；以及
至少另一缓冲存储器芯片被安排传送后半部分数据至上述双通道同步动态随机存取存储器芯片的另一个。
根据本发明，各上述前半部分数据与上述后半部分数据包括一奇数数据与一偶数数据，其中
至少一缓冲存储器芯片包括一缓冲存储器芯片传送前半部分数据中的偶数数据至上述双通道同步动态随机存取存储器芯片的一个，以及另一缓冲存储器芯片传送前半部分数据中的奇数数据至上述双通道同步动态随机存取存储器芯片的一个；并且
至少另一缓冲存储器芯片包括一缓冲存储器芯片传送后半部分数据中的偶数数据至上述双通道同步动态随机存取存储器芯片的另一个，以及另一缓冲存储器芯片传送后半部分数据中的奇数数据至上述双通道同步动态随机存取存储器芯片的另一个。
根据本发明，N个画面包括一目前画面与两个先前画面，上述时序控制模块还包括：
两个不同的缓冲存储器芯片分别自上述双通道同步动态随机存取存储器芯片的一个读取先前画面的前半部分数据；
另两个不同的缓冲存储器芯片分别自双通道同步动态随机存取存储器芯片的另一个读取先前画面的后半部分数据；以及
另一群组的缓冲存储器芯片绕过双通道同步动态随机存取存储器芯片传送目前画面的前半部分数据与后半部分数据。
上述时序控制模块还包括：
一比较器，用以自两个不同的缓冲存储器芯片接收先前画面的前半部分数据，并且用以自另两个不同的缓冲存储器芯片接收先前画面的后半部分数据，并且用以自另一群组的缓冲存储器芯片接收目前画面的前半部分数据以及后半部分数据。
附图说明
图1为显示现有技术的一画面存储器的读写时序图。
图2为显示现有技术的一缓冲器的读写时序图。
图3为显示现有技术的使用两倍时钟速率在一画面周期储存一画面数据的时序图。
图4为显示使用自VGA卡的影像数据驱动显示面板的时序控制模块。
图5为显示传送至显示面板的信号与像素周期关系图。
图6为显示使用自VGA卡的影像数据驱动显示面板的包含DDR_SDRAM的时序控制模块。
图7为显示使用两DDR_SDRAM芯片在一线周期存取三个画面数据的方法。
图8为显示像素周期与DDR_SDRAM时钟信号的关系图。
图9为显示DDR_SDRAM每个部分分配的列地址。
图10为显示在奇数画面DDR_SDRAM里画面数据的组织。
图11为显示在偶数画面DDR_SDRAM里画面数据的组织。
图12为显示在时序控制模块里的缓冲存储器。
图13为显示在第一个三分之一线周期DDR_SDRAM的读写操作。
图14为显示在第一个三分之一线周期DDR_SDRAM写入操作的数据内容。
图15为显示在第二个三分之一线周期DDR_SDRAM的读写操作。
图16为显示在第二个三分之一线周期DDR_SDRAM写入操作的数据内容。
图17为显示在最后一个三分之一线周期DDR_SDRAM的读写操作。
图18为显示在最后一个三分之一线周期DDR_SDRAM写入操作的数据内容。
图19A为显示在前二分之一线周期时控制模块中SRAM缓冲存储器的读写操作。
图19B为显示在后二分之一线周期时控制模块中SRAM缓冲存储器的读写操作。
图20A-1和20A-2为显示在一线周期SRAM写入操作的数据内容。
图20B-1和20B-2为显示在一线周期SRAM读取操作的数据内容。
图21为显示使用三个DDR_SDRAM芯片传送画面数据时每个部分分配的列地址。
图22为显示使用三个DDR_SDRAM芯片传送画面数据时画面F4、F7、F10在DDR SDRAM中的画面数据组织。
图23为显示使用三个DDR_SDRAM芯片传送画面数据时画面F5、F8、F11在DDR_SDRAM中的画面数据组织。
附图标号：
10：VGA卡；     20：时序控制模块；
22、24、26：SRAM存储器芯片；
28：比较器；    30：画面存储器模块；
40：栅极驱动器；50：源极驱动器；
60：显示面板；  100：时序控制结构；
DE：数据激活信号；
DDR1、DDR2、DDR3：DDR_SDRAM、双通道同步动态随机存取存储器；
DDR_CLK、DOTCLK：时钟信号；
F1、F2、F3、F4、F5、F6、F7、F8、F10、F11：画面；
Gn、Gn-1、Gn-2：画面数据；
TDOTCLK：时钟信号周期；以及
TCON：时序控制模块。
具体实施方式
为使本发明的制造、操作方法、目标和优点能更明显易懂，下文特举几个较佳实施例，并配合所附图式，作详细说明如下：
实施例：
本发明利用P个DDR_SDRAM芯片以不同时钟速率储存N个画面的画面数据。以N＝3为例，本发明使用两个DDR_SDRAM芯片以不同时钟速率储存画面数据以使芯片数量减至最少。因此，线周期可被切分为三个区间使得当先前的两个画面数据Gn-1与Gn-2在不同的线区间被读取时，目前的画面数据Gn可同时被写入。此外，每个芯片被分为两个部分使得在线区间中只会使用一部分读或写画面数据。更特别的是，当N＝3时，线周期被分切为三个区间使得读取画面F1数据、读取画面F2数据以及在写入画面F3数据等动作可相继地于一线周期内被完成。为了达到储存的需求，可使用两个4M×32位DDR_SDRAM装置储存三个各66兆位(Mbit)的画面数据。本发明使用1.5倍时钟速率取代工作于两倍时钟速率的DDR_SDRAM。因此本发明可支持0.25μm制程结合SSTL_2的规格。当使用较低的1.5倍时钟速率时，本发明的系统稳定度也会比使用2倍时钟速率来的高。
当显示面板使用VGA卡提供影像数据时，可使用时序控制模块作为VGA卡与显示面板之间的接口。如图4中所显示，时序控制模块TCON自VGA卡中接收数据激活信号DE、在红(R)、绿(G)、蓝(B)三个通道中的影像数据以及时钟信号DOTCLK。在此一个时钟信号DOTCLK的周期为一个像素的时间周期。时序控制模块TCON自VGA卡传递像素数据至源极驱动器。时序控制模块TCON也可以执行一些影像处理任务例如加速驱动。时序控制模块TCON也可以传送控制信号(线数据激活信号)至栅极驱动器。
在分辨率为1920×1200的显示器，显示器在一个画面的一个时间周期会有1200条线，每条线具有1920个像素。因为时序控制模块与源极驱动器之间接口以及时序控制模块与VGA卡之间接口的频率限制，必须要将1920像素分成两个通道，每个通道具有960个像素。当一个时钟信号DOTCLK的周期等于一个像素的时间周期时，数据激活信号DE的宽度为1920/2(＝960)个时钟信号DOTCLK周期。图5是显示画面数据激活信号、线数据激活信号、时钟信号DOTCLK以及影像数据的关系图，图中xxx为无效数据。值得注意的是在一画面时间的所有数据(像素)量为1920(像素)×1200(线)×3(RGB)×10(位)＝66兆位(Mbit)。
图6是显示利用另一时序控制结构说明如何有效率地使用DDR_SDRAM于VGA卡与显示面板之间进行数据转换。如图中所示，时序控制结构100包括一用于作为VGA卡10与显示面板60之间接口的时序控制模块20。时序控制模块20通过栅极驱动器40与源极驱动器50传送控制信号与影像数据至显示面板60。在此一画面存储器模块30包括使用于提供画面储存或缓冲的DDR_SDRAM。
为了控制DDR_SDRAM芯片的读/写操作，时序控制模块20提供一时钟信号DDR_CLK给画面存储器模块30。为了在一线周期存储器取三个画面的画面数据，可如图7所示在前三分之二的线周期读取先前两个画面的画面数据，并且在最后一个三分之一线周期储存目前画面的画面数据。在图7中，Gn代表目前的画面数据，Gn-1与Gn-2代表先前两个画面的画面数据。此外，输入数据可分为奇数通道与偶数通道。一DDR_SDRAM芯片可用于读或写奇数通道的数据，另一DDR_SDRAM芯片可用于读或写偶数通道的数据。由于DDR_SDRAM可于DDR_CLK的上升缘与下降缘存取数据，因此可通过利用等于1.5倍DOTCLK速率的时钟信号DDR_CLK，在一线周期内储存一画面数据(Gn)并且读取两先前画面数据(Gn-1，Gn-2)。图8是显示DOTCLK与DDR_CLK的关系图，图中xxx为无效数据。通过根据图7与图8中所介绍的方法使用DDR_SDRAM，需要四个4M×32位DDR_SDRAM的芯片或单位。这样的实作方法会浪费很多存储器与I/O脚位。
本发明使用不同的方法。本发明首先将DDR_SDRAM分成两个部分。当影像数据的列地址总数为4096时，第一部分用于读或写列地址从0到2047的影像数据，第二部分用于读或写列地址从2048到4095的影像数据。在此分别分配给每个部分的列地址数等于4096的一半。图9是显示读/写序列以及读取一线(K)数据的时序。如图9所示，画面F1的画面数据会在画面F1的最后一个三分之一线周期被写入第一DDR_SDRAM(DDR1)的第一部分的列地址0到1199。随后画面F1在第一部分列地址0到1199的画面数据会在下一个画面F2的第二个三分之一线周期被读取，画面F2的画面数据会在画面F2的最后一个三分之一线周期被写入第一DDR_SDRAM(DDR1)第二部分列地址2048到3247。
在下一个画面F3的线周期，画面F1在第一部分列地址0到1199的画面数据会在第一个三分之一线周期被读取，画面F2在第二部分列地址2048到3247的画面数据会在第二个三分之一线周期被读取，画面F3的画面数据会在最后一个三分之一线周期被写入第一部分列地址0到1199。
当使用两个DDR_SDRAM芯片时，为了共享I/O脚位，第二DDR_SDRAM(DDR2)的读/写序列会依循相同的指令与地址。同样地，DDR2会被分成第一部分与第二部分。DDR2的第一部分与第二部分的数据读/写操作与相对应的DDR1两部分相同。DDR1与DDR2显示于图12中。
由于具有1920×1200分辨率的画面数据的位总数为66兆位(Mbit)，因此需要132兆位(Mbit)的存储空间储存两画面数据。然而，一个4M×32位DDR_SDRAM芯片只有128兆位(Mbit)的存储空间。因此我们需要两个DDR_SDRAM芯片。由于使用两个具有128兆位(Mbit)存储空间的DDR_SDRAM芯片，其总存储空间为256兆位(Mbit)，因此可储存三个共198兆位(Mbit)的画面数据。如图9中所示，当数据激活信号时序达到画面F3时，DDR1与DDR2都包含三个画面数据。图10是显示于画面F3驱动DDR_SDRAM的详细示意图。存储库地址0、1、2与3指出在VGA卡中同步随机存取存储器(SRAM)缓冲区数据的数据存储库。读/写画面F3的数据Gn-2、Gn-1以及Gn的序列会重复在画面F5、F7...。
如同在画面F3、F5、F7...的读/写序列，Gn-2、Gn-1以及Gn的画面数据读/写序列也会重复在F4、F6、F8...。然而，它们的列地址是不同的。图11是显示于画面F4驱动DDR_SDRAM的详细示意图。
读/写DDR_SDRAM第一部分列地址0至1199序列的型态，以及每个画面Fn的线周期时序总结如下：
让Gn为画面Fn的画面数据、Gn-1为画面Fn-1的画面数据以及Gn-2为画面Fn-2的画面数据，接着
若n为奇数且n大于2，在画面Fn的第一个三分之一线周期读取Gn-2的画面数据；
若n为偶数且n大于1，在画面Fn的第二个三分之一线周期读取Gn-1的画面数据；
若n为奇数，在画面Fn的最后一个三分之一线周期写入Gn的画面数据。
同样地，读/写DDR_SDRAM第二部分列地址2048至3247序列的型态，以及每个画面Fn的线周期时序总结如下：
若n为偶数且n大于3，在画面Fn的第一个三分之一线周期读取Gn-2的画面数据；
若n为奇数且n大于2，在画面Fn的第二个三分之一线周期读取Gn-1的画面数据；
若n为偶数且n大于1，在画面Fn的最后一个三分之一线周期写入Gn的画面数据。
以不同的方式说明，在画面Fn的线周期内：
若n为奇数且n大于2：
在画面Fn的第一个三分之一线周期读取第一部分的Gn-2的画面数据；
在画面Fn的第二个三分之一线周期读取第二部分的Gn-1的画面数据；
在画面Fn的最后一个三分之一线周期写入第一部分的Gn的画面数据。
若n为偶数且n大于3：
在画面Fn的第一个三分之一线周期读取第二部分的Gn-2的画面数据；
在画面Fn的第二个三分之一线周期读取第一部分的Gn-1的画面数据；
在画面Fn的最后一个三分之一线周期写入第二部分的Gn的画面数据。
图12是显示包含三个SRAM存储器芯片群组的时序控制模块20。如图中所示，四个SRAM存储器芯片22用于自VGA卡10传送画面数据Gn至画面存储器模块30里的DDR_SDRAM芯片。每个SRAM芯片具有480×32位的储存容量。在SRAM存储器芯片22中，SRAM_Gn_A_1缓冲前二分之一的偶数画面数据，SRAM_Gn_A_2缓冲前二分之一的奇数画面数据，SRAM_Gn_A_3缓冲后二分之一的偶数画面数据，SRAM_Gn_A_4缓冲后二分之一的奇数画面数据。
此外，四个SRAM存储器芯片24用于将画面数据Gn直接传送至比较器装置28。在SRAM存储器芯片24中，SRAM_Gn_B_1缓冲前二分之一的偶数画面数据，SRAM_Gn_B_2缓冲前二分之一的奇数画面数据，SRAM_Gn_B_3缓冲后二分之一的偶数画面数据，SRAM_Gn_B_4缓冲后二分之一的奇数画面数据。
四个更大(960×32位)的存储器芯片26为存储器模块30中的DDR_SDRAM与比较器28之间的缓冲器。存储器芯片26尤其是用于从存储器模块30传送画面数据Gn-1与Gn-2至比较器28。在SRAM存储器芯片26中，SRAM_Gn-1_1用于缓冲在Gn-1中前二分之一的奇数与偶数画面数据，SRAM_Gn-1_2用于缓冲在Gn-1中后二分之一的奇数与偶数画面数据，SRAM_Gn-2_1用于缓冲在Gn-2中前二分之一的奇数与偶数画面数据，SRAM_Gn-2_2用于缓冲在Gn-2中后二分之一的奇数与偶数画面数据。
为了说明在画面Fn(n为偶数且n大于3)线周期DDR_SDRAM的读/写操作，图13至图18是利用时序控制模块20与VGA卡10以及存储器模块30显示在不同的三分之一线周期的数据传送。
请参考图13、图14与图19B，在画面Fn的第一个三分之一线周期，画面数据Gn-2自DDR1与DDR2的第二部分(b)读取并写入SRAM_Gn-2_1与SRAM_Gn-2_2。相同的画面数据会在第二个二分之一线周期从SRAM_Gn-2_1与SRAM_Gn-2_2读取，并传送到比较器28。SRAM_Gn-2_1包括Gn-2中前二分之一的奇数与偶数画面数据，SRAM_Gn-2_2包括Gn-2中后二分之一的奇数与偶数画面数据。其中写入的操作会被时钟信号DDR_CLK影响。
请参考图15、图16与图19B，在画面Fn的第二个三分之一线周期，画面数据Gn-1自DDR1与DDR2的第一部分(a)读取并写入SRAM_Gn-1_1与SRAM_Gn-1_2。相同的画面数据会在第二个二分之一线周期从SRAM_Gn-1_1与SRAM_Gn-1_2读取，并传送到比较器28。SRAM_Gn-1_1包括Gn-1中前二分之一的奇数与偶数画面数据，SRAM_Gn-1_2包括Gn-1中后二分之一的奇数与偶数画面数据。其中写入的操作会被时钟信号DDR_CLK影响。
请参考图17，在画面Fn的最后一个三分之一线周期，画面数据Gn自SRAM_Gn_A1、SRAM_Gn_A_2、SRAM_Gn_A_3以及SRAM_Gn_A_4读取，并写入DDR1与DDR2的第二部分(b)。如同先前所介绍过，SRAM_Gn_A_1包括前二分之一的偶数画面数据，SRAM_Gn_A_2包括前二分之一的奇数画面数据，SRAM_Gn_A_3包括后二分之一的偶数画面数据，SRAM_Gn_A_4包括后二分之一的奇数画面数据。图18是显示画面数据Gn的内容，图中显示出前二分之一的奇数与偶数Gn画面数据被写入DDR1的第二部分(b)，而后二分之一的奇数与偶数Gn画面数据被写入DDR2的第二部分(b)。其中写入的操作会被时钟信号DDR_CLK影响。
图19A、图19B是显示在前二分之一线周期，前二分之一的偶数Gn画面数据被写入SRAM_Gn_A_1与SRAM Gn_B_1，而前二分之一的奇数Gn画面数据被写入SRAM_Gn_A_2与SRAM_Gn_B_2。在后二分之一线周期，后二分之一的偶数Gn画面数据被写入SRAM_Gn_A_3与SRAM_Gn_B_3，而后二分之一的奇数Gn画面数据被写入SRAM_Gn_A_4与SRAM_Gn_B_4。图20A-1和20A-2是显示在前二分之一线周期写入操作的内容。图20B-1和图20B-2是显示在后二分之一线周期写入操作的内容。
在后二分之一线周期，SRAM存储器26中的数据以及SRAM存储器24中的数据会被读取并传送至比较器28。
值得注意的是，当更多画面数据被传送时，最小的DDR_SDRAM芯片数量会变的更大。图21至图23是显示传送四个画面的画面数据的读写操作。在此情况下，一线周期会被切分成四个区间，使得读取画面F1、F2以及F3的画面数据与写入F4画面的画面数据的操作可相继地在一线周期内完成。为达到储存需求，使用三个4M×32位DDR_SDRAM装置储存四个各有66兆位(Mbit)的画面数据。本发明使用1.5倍时钟速率取代工作于两倍时钟速率的DDR_SDRAM。本发明首先将DDR_SDRAM分成三个部分。当影像数据的列地址总数为4096时，第一部分用于读取或写入列地址自0至1364的影像数据，第二部分用于读取或写入列地址自1365至2729的影像数据，第三部分用于读取或写入列地址自2730至4095的影像数据。以上的区分是将每个部分分配到的列地址数逼近4096的三分之一。
图21是显示在一具有分辨率1920×1200的画面中的读/写序列以及读取一线(K)数据的时序。如图21中所示，在画面F1的最后四分之一个线周期，画面F1的画面数据被写入第一DDR_SDRAM(DDR1)的第一部分的列地址0至1199。接着第一部分的列地址0至1199的画面F1的画面数据会在画面F2的第三个四分之一线周期被读取，且画面F2的画面数据会在画面F2的最后一个四分之一线周期被写入第二部分的列地址1365至2564。随后在第一部分的列地址0至1199的画面F1的画面数据会在画面F3的第二个四分之一线周期被读取，第二部分的列地址1365至2564的画面F2的画面数据会在画面F3的第三个四分之一线周期被读取，画面F3的画面数据会在画面F3的最后一个四分之一线周期被写入第三部分的列地址2730至3929。
接着在画面F4的线周期，第一部分的列地址0至1199的画面F1的画面数据会在第一个四分之一线周期被读取，第二部分的列地址1365至2564的画面F2的画面数据会在第二个四分之一线周期被读取，第三部分的列地址2730至3929的画面F3的画面数据会在第三个四分之一线周期被读取，画面F4的画面数据会在最后一个四分之一线周期被写入第一部分的列地址0至1199。
当使用三个DDR_SDRAM芯片时，为了共享I/O脚位，第二个DDR_SDRAM(DDR2)与第三个DDR_SDRAM(DDR3)也会依循相同的指令与地址。同样地，DDR2与DDR3都会被分成第一部分、第二部分与第三部分。在DDR2与DDR3的第一部分、第二部分与第三部分的数据读/写操作都与DDR1的相对应的部分相同。
由于一具有分辨率1920×1200画面数据的位总数为66兆位(Mbit)，因此需要265兆位(Mbit)的存储空间以储存四个画面数据。然而，一个4M×32位的DDR_SDRAM芯片只具有128兆位(Mbit)的存储空间，因此需要三个上述DDR_SDRAM芯片。由于使用三个具有128兆位(Mbit)存储空间的DDR_SDRAM芯片，其总存储空间为384兆位(Mbit)，因此可储存四个共264兆位(Mbit)或五个共330兆位(Mbit)的画面数据。
如图21所示，当数据激活信号DE的时序达到画面F4时，DDR1、DDR2与DDR3都会包含四个画面的数据。。图22是显示画面F4中驱动DDR_SDRAM芯片的详细示意图。存储库地址0、1、2与3指出在VGA卡中同步随机存取存储器(SRAM)数据的数据存储库。读/写画面F4的数据Gn-3、Gn-2、Gn-1以及Gn的序列会重复在画面F7、F10…。
如同在画面F4、F7、F10…的读/写序列，Gn-3、Gn-2、Gn-1以及Gn的画面数据读/写序列也会重复在F5、F8、F11…。然而，它们的列地址是不同的。图23是显示画面F5里驱动DDR_SDRAM的详细示意图。
或者说，本发明使用P个DDR_SDRAM芯片以不同时钟速率储存N个画面的画面数据。若在每N个画面里的画面数据为n位且在DDR_SDRAM芯片里的存储空间为m时，P为等于或大于N乘以(n/m)所得乘积的最小整数的一整数。例如，若n为66兆位(Mbit)而m为128兆位(Mbit)，则当N＝3时，最小的P为2。当N＝4或5时，最小的P为3。当P个DDR_SDRAM芯片用于储存画面数据时，一线周期会被切分成N个区间且每个DDR_SDRAM芯片会被区分为(N-1)部分如此每个部分会用于读取不同画面的不同部分数据。在N-1个画面中，这些(N-1)个部分被安排成以一循环模式读取与写入(N-1)个先前画面的画面数据，使得在画面FQ的读写序列会等于画面FQ+N-1的读写序列，其中Q大于或等于N。以上是以分辨率为1920×1200、三色、每色10位的画面数据，以及工作于1.5倍时钟速率的4M×32位DDR_SDRAM芯片的存储空间为例。P的最小值会随着分辨率以及DDR_SDRAM芯片的存储空间变化。
本发明虽以较佳实施例揭示如上，然其并非用以限定本发明的范围，任何熟习此项技艺者，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围当视后附的权利要求所界定者为准。

Claims (24)

1.一种画面数据传送方法，该画面数据传送方法适用于传送N个画面的画面数据，其中上述N个画面包括一目前画面以及(N-1)个先前画面，包括：
提供P个存储器芯片，用以在一线周期读取或写入上述画面数据；以及
将各上述P个存储器芯片分成(N-1)个部份，各上述部份分别读取不同的上述(N-1)个先前画面的一段画面数据，并且上述部份的一个是用以写入上述目前画面的一段画面数据。
2.如权利要求1所述的画面数据传送方法，其中各上述N个画面具有n位的数据量，并且各上述P个存储器芯片具有m位的存储空间，其中P为大于或等于N乘以(n/m)所得乘积的一整数。
3.如权利要求1所述的画面数据传送方法，其中，该画面数据传送方法还包括：
将上述N个画面在画面中的一线周期切分成N个线周期区间，使得在各不同的上述(N-1)个先前画面读取上述一段画面数据的操作以及在上述目前画面写入上述一段画面数据的操作完成于不同的上述线周期区间。
4.如权利要求3所述的画面数据传送方法，其中上述N个线周期区间包括接续在(N-1)个先前线周期区间后的一最后线周期区间，并且在上述(N-1)个先前线周期区间执行读取操作，而在上述最后线周期区间执行写入操作。
5.如权利要求4所述的画面数据传送方法，其中上述(N-1)个先前线周期区间包括一第一线周期区间，并且其中在上述第一线周期区间的读取操作与在上述最后线周期区间的写入操作执行于上述P个存储器芯片的相同上述部分。
6.如权利要求1所述的画面数据传送方法，其中上述存储器芯片包括双通道同步动态随机存取存储器芯片。
7.如权利要求6所述的画面数据传送方法，其中上述画面数据在被传送前储存于复数缓冲存储器芯片，并且上述缓冲存储器芯片具有一数据传送时钟速率，还包括：
使上述双通道同步动态随机存取存储器芯片工作于一时钟速率大体等于1.5倍上述缓冲存储器芯片的上述数据传送时钟速率。
8.如权利要求7所述的画面数据传送方法，其中上述画面数据包括一前半部分数据以及一后半部分数据，还包括：
安排至少一上述缓冲存储器芯片传送上述前半部分数据至上述双通道同步动态随机存取存储器芯片的一个；以及
安排至少另一上述缓冲存储器芯片传送上述后半部分数据至上述双通道同步动态随机存取存储器芯片的另一个。
9.如权利要求8所述的画面数据传送方法，其中各上述前半部分数据与上述后半部分数据包括一奇数数据与一偶数数据，还包括：
安排上述至少一缓冲存储器芯片的一个传送上述前半部分数据中的上述偶数数据至上述双通道同步动态随机存取存储器芯片的一个；
安排上述至少一缓冲存储器芯片的另一个传送上述前半部分数据中的上述奇数数据至上述双通道同步动态随机存取存储器芯片的一个；
安排上述至少另一缓冲存储器芯片的一个传送上述后半部分数据中的上述偶数数据至上述双通道同步动态随机存取存储器芯片的另一个；以及
安排上述至少另一缓冲存储器芯片的另一个传送上述后半部分数据中的上述奇数数据至上述双通道同步动态随机存取存储器芯片的另一个。
10.如权利要求9所述的画面数据传送方法，其中上述N个画面包括一目前画面与两个先前画面，还包括：
安排两个不同的上述缓冲存储器芯片分别自上述双通道同步动态随机存取存储器芯片的一个读取上述先前画面的上述前半部分数据；以及
安排另两个不同的上述缓冲存储器芯片分别自上述双通道同步动态随机存取存储器芯片的另一个读取上述先前画面的上述后半部分数据。
11.如权利要求10所述的画面数据传送方法，其中，该画面数据传送方法还包括：
安排另一群组的上述缓冲存储器芯片绕过上述双通道同步动态随机存取存储器芯片传送上述目前画面的上述前半部分数据与上述后半部分数据。
12.一种影像数据传送方法，该影像数据传送方法适用于从一影像数据源传送影像数据至一源极驱动器以提供上述影像数据给一显示面板，其中上述影像数据储存于上述影像数据源的N个画面中，上述N个画面包括一目前画面以及(N-1)个先前画面，各上述N个画面具有n位数据量，上述方法包括：
提供P个存储器芯片，用以在一线周期读取或写入上述影像数据；
将各上述P个存储器芯片分成(N-1)个部份，使得各上述部份分别读取不同的上述(N-1)个先前画面的一段画面数据，并且上述部份的一个是用以写入上述目前画面的一段画面数据，其中各上述P个存储器芯片具有m位的存储空间，并且其中P为大于或等于N乘以(n/m)所得乘积的一整数；并且，
传送上述N个画面的上述画面数据至上述源极驱动器。
13.如权利要求12所述的影像数据传送方法，其中n大体等于66兆位并且m大体等于128兆位。
14.如权利要求12所述的影像数据传送方法，其中，
N等于三，并且各上述画面中的上述画面数据分割成一奇数通道与一偶数通道，各上述通道具有复数列地址，上述列地址包括一第一部份与一第二部份；并且其中，
P等于二，并且上述P个存储器芯片包括一第一双通道同步动态随机存取存储器芯片与一第二双通道同步动态随机存取存储器芯片，其中
上述第一双通道同步动态随机存取存储器芯片切分成一第一部分与一第二部份，上述第一双通道同步动态随机存取存储器芯片的第一部分用以读取或写入上述画面数据于上述奇数通道中的上述第一部份列地址，并且上述第一双通道同步动态随机存取存储器芯片的第二部分用以读取或写入上述画面数据于上述奇数通道中的上述第二部份列地址，并且
上述第二双通道同步动态随机存取存储器芯片切分成一第一部分与一第二部份，上述第二双通道同步动态随机存取存储器芯片的第一部分用以读取或写入上述画面数据于上述偶数通道中的上述第一部份列地址，并且上述第二双通道同步动态随机存取存储器芯片的第二部分用以读取或写入上述画面数据于上述偶数通道中的上述第二部份列地址。
15.如权利要求14所述的影像数据传送方法，其中上述目前画面包括画面数据Gn并且上述先前画面包括画面数据Gn-1与Gn-2，并且其中上述线周期被切分成一第一子周期、一第二子周期以及一最后子周期，并且读取或写入上述画面数据被安排成：
于上述第一子周期读取上述画面数据Gn-2；
于上述第二子周期读取上述画面数据Gn-1；
于上述最后子周期写入上述画面数据Gn。
16.一种时序控制模块，该时序控制模块适用于传送一影像数据至一显示面板，其中上述影像数据被安排于N个画面中传送，上述N个画面包括一目前画面以及(N-1)个先前画面，上述时序控制模块包括：
P个存储器芯片用以在一线周期读取或写入上述影像数据，其中各上述P个存储器芯片被分成(N-1)个部份，使得各上述部份分别读取不同的上述(N-1)个先前画面的一段画面数据，并且上述部份的一个是用以写入上述目前画面的一段画面数据，其中各上述N个画面具有n位数据量并且各上述P个存储器芯片具有m位的存储空间，并且其中P为大于或等于N乘以(n/m)所得乘积的一整数。
17.如权利要求16所述的时序控制模块，其中上述线周期被切分成N个线周期区间，使得在各不同的上述(N-1)个先前画面读取上述一段画面数据的操作以及在上述目前画面写入上述一段画面数据的操作完成于不同的上述线周期区间。
18.如权利要求17所述的时序控制模块，其中上述存储器芯片包括双通道同步动态随机存取存储器芯片。
19.如权利要求18所述的时序控制模块，其中，该时序控制模块还包括：
复数缓冲存储器芯片，用以于一数据传送时钟速率储存上述画面数据，并且上述双通道同步动态随机存取存储器芯片工作于一时钟速率大体等于1.5倍的上述数据传送时钟速率。
20.如权利要求18所述的时序控制模块，其中N等于3且P等于2，并且其中上述画面数据包括一前半部分数据与一后半部分数据，还包括：
复数缓冲存储器芯片，其中
至少一上述缓冲存储器芯片被安排传送上述前半部分数据至上述双通道同步动态随机存取存储器芯片的一个；以及
至少另一上述缓冲存储器芯片被安排传送上述后半部分数据至上述双通道同步动态随机存取存储器芯片的另一个。
21.如权利要求20所述的时序控制模块，其中各上述前半部分数据与上述后半部分数据包括一奇数数据与一偶数数据，并且其中
上述至少一缓冲存储器芯片包括一缓冲存储器芯片传送上述前半部分数据中的上述偶数数据至上述双通道同步动态随机存取存储器芯片的一个，以及另一缓冲存储器芯片传送上述前半部分数据中的上述奇数数据至上述双通道同步动态随机存取存储器芯片的一个；并且
上述至少另一缓冲存储器芯片包括一缓冲存储器芯片传送上述后半部分数据中的上述偶数数据至上述双通道同步动态随机存取存储器芯片的另一个，以及另一缓冲存储器芯片传送上述后半部分数据中的上述奇数数据至上述双通道同步动态随机存取存储器芯片的另一个。
22.如权利要求21所述的时序控制模块，其中上述N个画面包括一目前画面与两个先前画面，还包括：
两个不同的缓冲存储器芯片分别自上述双通道同步动态随机存取存储器芯片的一个读取上述先前画面的上述前半部分数据；以及
另两个不同的缓冲存储器芯片分别自上述双通道同步动态随机存取存储器芯片的另一个读取上述先前画面的上述后半部分数据。
23.如权利要求22所述的时序控制模块，其中，该时序控制模块还包括：
另一群组的缓冲存储器芯片绕过上述双通道同步动态随机存取存储器芯片传送上述目前画面的上述前半部分数据与上述后半部分数据。
24.如权利要求23所述的时序控制模块，其中，该时序控制模块还包括：
一比较器，用以自上述两个不同的缓冲存储器芯片接收上述先前画面的上述前半部分数据，并且用以自上述另两个不同的缓冲存储器芯片接收上述先前画面的上述后半部分数据，并且用以自上述另一群组的缓冲存储器芯片接收上述目前画面的上述前半部分数据以及上述后半部分数据。
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