CN1209813C - 闪存的制造方法 - Google Patents
闪存的制造方法 Download PDFInfo
- Publication number
- CN1209813C CN1209813C CN01129355.1A CN01129355A CN1209813C CN 1209813 C CN1209813 C CN 1209813C CN 01129355 A CN01129355 A CN 01129355A CN 1209813 C CN1209813 C CN 1209813C
- Authority
- CN
- China
- Prior art keywords
- substrate
- mask layer
- flash memory
- doping step
- doped region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000004519 manufacturing process Methods 0.000 title abstract description 6
- 239000000758 substrate Substances 0.000 claims abstract description 35
- 238000000034 method Methods 0.000 claims abstract description 27
- 238000005468 ion implantation Methods 0.000 claims description 4
- 229920002120 photoresistant polymer Polymers 0.000 claims description 4
- 238000000059 patterning Methods 0.000 claims description 3
- 238000002513 implantation Methods 0.000 claims 3
- 230000015572 biosynthetic process Effects 0.000 description 8
- 239000004020 conductor Substances 0.000 description 4
- 239000002784 hot electron Substances 0.000 description 4
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical group [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 238000004380 ashing Methods 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000008602 contraction Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000004070 electrodeposition Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000012797 qualification Methods 0.000 description 1
- 238000012163 sequencing technique Methods 0.000 description 1
- 239000002002 slurry Substances 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 238000005496 tempering Methods 0.000 description 1
Images
Landscapes
- Semiconductor Memories (AREA)
Abstract
一种闪存的制造方法，对已形成有堆栈栅的基底，以堆栈栅为掩模进行一浅接面掺杂步骤，在堆栈栅两侧的基底中形成浅接面掺杂区。接着，在基底上形成掩模层，其中掩模层覆盖在堆栈栅表面和侧壁，且裸露部分的浅接面掺杂区。然后，以掩模层为掩模，对基底进行深接面掺杂步骤，在掩模层两侧的基底中形成深接面掺杂区。最后，去除掩模层后进行一热加工，形成具有浅漏极接面以及深漏极接面的源/漏极区。
Description
技术领域
本发明涉及一种内存的制造方法，且特别涉及一种闪存(flashmemory)的制造方法。
背景技术
闪存是只读性内存(non volatile memory)的一种，其具有可写入、可抹除、以及断电后仍可保存数据的优点，是个人计算机和电子设备所广泛采用的一种内存组件。
公知的晶体管存储单元的形成方式是在完成穿隧氧化层、浮置栅、介电层、控制栅等所组成的堆栈栅后，以堆栈栅为掩模，对基底进行离子掺杂步骤，再经过高温且长时间的回火，以形成接面较深的源/漏极区。其中源/漏极区在配合信道长度施加适当的偏压后，能够以信道热电子注入(channel hot electron injection)法，在信道中产生热电子，并使部分热电子经过穿隧氧化层进入浮置栅，用以程序化组件。并且此源/漏极在内存结构中，也用作扩散的路径而与位线互相连结。
在目前提高组件集成度的趋势下，会依据设计规则缩小组件的尺寸，而浮置栅的信道长度(channel length)也随之缩小，然而此时由源/漏极区所产生的空乏区(depletion)使得信道长度更加缩短，甚至于使得源极与漏极的空乏区发生互相重叠(overlap)的情形，进而导致了短信道效应(short channel effect)以及击穿漏电流(punch-through leakage)的问题变得更加严重。
为了适应上述因组件缩小所产生的短信道效应以及击穿漏电流等问题，源/漏极必须采用一种浅漏极接面(shallower drain junction)的方法形成。浅漏极接面固然能改善前述的问题，但由于源/漏极的深度较浅，与源/漏极接触的位线的阻值也随之上升，而在位线与源/漏极接触的位置产生电压降(voltage drop)。当我们利用信道热电子注入的方法程序化组件时，必须供给源/漏极一个很大的偏压，但是由于压降使得实质的偏压变小，导致产生严重的负载效应(loading effect)。
综合上述，在组件规格缩小的情况下，为了解决短信道效应以及击穿漏电流而采用浅漏极接面的话，将会导致源/漏极负载效应的产生。反之，为了解决负载效应而加深漏极接面，则会导致短信道效应以及击穿漏电流的发生。由此可知，公知的闪存制造方法无法同时解决短信道效应、击穿漏电流以及负载效应的问题，使得组件的制造在实际上无法有效的缩小。
发明内容
因此，本发明提供一种闪存的制造方法，能够有效的改善短信道效应以及击穿漏电流的现象。
本发明提供一种闪存的制造方法，能够降低位与源/漏极接触位置的阻值，有效改善负载效应现象。
本发明提供一种闪存的制造方法，能够缩小组件的设计尺寸，以提高组件的集成度。
本发明提出一种闪存的制造方法，此方法是提供一基底，首先在基底上形成由穿隧氧化层、浮置栅、介电层以及控制栅所组成的堆栈栅。接着，以堆栈栅为掩模，对基底进行一浅接面掺杂步骤，以在堆栈栅两侧的基底中形成浅接面掺杂区。然后，在基底上形成图案化的掩模层，其中掩模层覆盖堆栈栅表面以及侧壁，并裸露出部分的浅接面掺杂区。其后，以掩模层为掩模，对基底进行一深接面掺杂步骤，以在掩模层两侧的基底中形成深接面掺杂区。最后，去除掩模层后，进行一热加工，以形成同时具有浅漏极接面以及深漏极接面的源/漏极区。
依照本发明的较佳实施例所述，本发明的特征为所形成的源/漏极区结构同时具有浅漏极接面以及传统的深漏极接面。由于本发明的闪存具有浅漏极接面，因此即使信道长度缩短，对于源/漏极区空乏区的形成也能有效的控制，进而能够有效的改善因空乏区造成信道长度更加缩短的短信道效应；也能够有效的改善由于源/漏区的空乏区互相接近而在信道之外所产生的击穿漏电流。
而且对于浅漏极接面结构在与位线等进行电性连接时，因源/漏极接面深度不够所引起的阻值上升、在连接处产生压降而产生负载效应的现象由于本发明的源/漏极在浅漏极接面结构之外尚具有深漏极接面结构，因此能够有效的改善因源/漏极接面深度不够所导致的负载效应。
此外，由于本发明的闪存的源/漏极区同时具有浅漏极接面以及深漏极接面，能够同时有效的改善短信道效应、击穿漏电流以及负载效应等问题，因此十分适合应用于设计尺寸规格缩小的组件中，而得以制造出具有短信道的内存组件，进而能够提高内存的集成度。
为是本发明的上述和其它目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合附图，作详细说明：
附图说明
图1A至图1D是本发明一较佳实施例的一种闪存的制造流程的剖面示意图。
附图标记说明：
100：基底
102：穿隧氧化层
104：浮置栅
106：介电层
108：控制栅
110：堆栈栅
112：浅接面掺杂步骤
114：浅接面掺杂区
116：信道
118：掩模层
120：深接面掺杂步骤
122：深接面掺杂区
124：源/漏极区
具体实施方式
图1A至图1D是本发明一较佳实施例的一种闪存的制造流程的剖面示意图。
首先，请参照图1A，提供一基底100，在基底100上形成由穿隧氧化层102、浮置栅104、介电层106、控制栅108所组成的堆栈栅110，形成堆栈栅110的方法可以是在基底100上依序形成热氧化层(图中未标出)、第一导体层(图中未标出)、氧化层(图中未标出)以及第二导体层(图中未标出)；接着，定义热氧化层、第一导体层、氧化层以及第二导体层，而在基底100上形成由穿隧氧化层102、浮置栅104、介电层106、控制栅108所组成的堆栈栅110，并露出堆栈栅110两侧的基底100。
接着，请参照图1B，以堆栈栅110为掩模，对基底100进行一浅接面掺杂步骤112，以在堆栈栅110两侧的基底100中形成浅接面掺杂区114，并在浅接面掺杂区114之间，位于堆栈栅110下方处形成信道116。其中形成浅接面掺杂区114的浅接面掺杂步骤112可以是使用离子注入法，以功率为1至5千电子伏特左右，将N型掺质例如是砷，以1×1015至5×1015/cm2左右的剂量植入堆栈栅110两侧的基底100中。
接着，请参照图1C，在堆栈栅110上形成图案化的掩模层118，并露出部分的浅接面掺杂区114。形成掩模层118的方法可以是先在基底100上形成一层光致抗蚀剂层(图中未标出)，接着再定义此光致抗蚀剂层，以形成覆盖于堆栈栅110表面和侧壁的掩模层118，并裸露出部分的浅接面掺杂区114。然后，以掩模层118为掩模，对基底100进行一深接面掺杂步骤120，以在掩模层118两侧的基底100中形成深接面掺杂区122。其中形成深接面掺杂区122的浅接面掺杂步骤120例如是使用离子注入法，以功率为40至70千电子伏特左右，将N型掺质例如是砷，以1×1015至5×1015/cm2左右的剂量植入掩模层118两侧的基底100中。由于在此步骤中，在堆栈栅110的表面以及侧壁形成掩模层118，使得基底100表面所暴露出的区域小于浅接面掺杂区114的宽度。因此，后续形成的深接面掺杂区122的宽度将小于浅接面掺杂区114的宽度。
最后，请参照图1D，完全去除掩模层118，其中去除掩模层118的方法可以是氧电浆灰化(ashing)处理法。接着，再进行一热加工，以使浅接面掺杂区114以及深接面掺杂区122形成源/漏极区124。由于最后所形成的源/漏极124同时具有浅漏极接面以及深漏极接面，因此在信道116的长度缩短时，能够以浅漏极接面的构造避免短信道效应以及抗击穿漏电流的发生。而深漏极接面的构造能降低源/漏极的阻值，避免负载效应的发生。
综上所述，本发明的重要特征为所形成的源/漏极区同时具有浅漏极接面以及深漏极接面。由于本发明的闪存具有浅漏极接面，因此即使信道长度缩短，源/漏极区空乏区的形成也能有效的控制，进而能够有效的改善因空乏区造成信道长度更加缩短的短信道效应，也能够有效的改善在源/漏区的空乏区互相接近而在信道之外所产生的击穿漏电流。
而且对于浅漏极接面结构在与位线等进行电性连接时，因接面深度不够所引起的阻值上升、在连接处产生压降而产生负载效应的现象由于本发明的源/漏极在浅漏极接面结构之外还具有深漏极接面结构，因此能够降低源/漏极的阻值，有效的改善因源/漏极接面深度不够所导致的负载效应。
此外，由于本发明的闪存的源/漏极区同时具有浅漏极接面以及深漏极接面，能够同时有效的改善短信道效应、击穿漏电流以及负载效应等问题，因此十分适合应用于设计尺寸缩小的组件中，而得以制造出具有短信道的内存组件，进而提高内存的集成度。
虽然本发明已以一较佳实施例公开如上，但其并非用以限定本发明，任何熟悉该技术的人员，在不脱离本发明的精神和范围内，可作少许的更动与润饰，但本发明的保护范围应当以权利要求书所限定的为准。
Claims (7)
1.一种闪存的制造方法，其特征在于：该方法包括下列步骤：
提供一基底，在该基底上至少具有一堆栈栅；
以该堆栈栅为掩模，对该基底进行一浅接面掺杂步骤，以在该堆栈栅两侧的该基底中形成一浅接面掺杂区；
在该基底上形成一掩模层，其中该掩模层覆盖该堆栈栅表面和侧壁，使部分该浅接面掺杂区裸露出来；
以该掩模层为掩模，对该基底进行一深接面掺杂步骤以在该掩模层两侧的该基底中形成一深接面掺杂区；
去除该掩模层。
2.根据权利要求1所述的闪存的制造方法，其特征在于：施行该浅接面掺杂步骤的方法包括离子注入法。
3.根据权利要求2所述的闪存的制造方法，其特征在于：施行该浅接面掺杂步骤的能量为1至5千电子伏特左右，该浅接面掺杂步骤的植入掺质包括N型掺质，植入掺质的剂量为1×1015至5×1015/cm2左右。
4.根据权利要求1所述的闪存的制造方法，其特征在于：形成该掩模层的方法包括下列步骤：
在该基底上形成一光致抗蚀剂层；
图案化该光致抗蚀剂层，以形成该掩模层。
5.根据权利要求1所述的闪存的制造方法，其特征在于：施行该深接面掺杂步骤的方法包括离子注入法。
6.根据权利要求5所述的闪存的制造方法，其特征在于：该施行深接面掺杂步骤的能量为40至70千电子伏特左右，该深接面掺杂步骤的植入掺质包括N型掺质，该植入掺质的剂量为1×1015至5×1015/cm2左右。
7.根据权利要求1所述的闪存的制造方法，其特征在于：还包括在去除掩模层后进行一热加工，以使该浅接面掺杂区以及该深接面掺杂区形成源/漏极区。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN01129355.1A CN1209813C (zh) | 2001-06-13 | 2001-06-13 | 闪存的制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN01129355.1A CN1209813C (zh) | 2001-06-13 | 2001-06-13 | 闪存的制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1326223A CN1326223A (zh) | 2001-12-12 |
| CN1209813C true CN1209813C (zh) | 2005-07-06 |
Family
ID=4669108
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN01129355.1A Expired - Fee Related CN1209813C (zh) | 2001-06-13 | 2001-06-13 | 闪存的制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN1209813C (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100898440B1 (ko) * | 2007-06-27 | 2009-05-21 | 주식회사 동부하이텍 | 플래시 메모리 소자의 제조 방법 |
| US10840333B2 (en) * | 2018-10-31 | 2020-11-17 | Taiwan Semiconductor Manufacturing Company Limited | Semiconductor arrangement and method of manufacture |
-
2001
- 2001-06-13 CN CN01129355.1A patent/CN1209813C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| CN1326223A (zh) | 2001-12-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20060166441A1 (en) | Nonvolatile memory device with a non-planar gate-insulating layer and method of fabricating the same | |
| US9666591B2 (en) | Non-volatile memory with silicided bit line contacts | |
| CN100431138C (zh) | 制造快闪存储装置的方法 | |
| CN1209813C (zh) | 闪存的制造方法 | |
| CN1993817A (zh) | 浮动栅极存储单元 | |
| CN1828907A (zh) | 对称及自对准的非易失性存储器结构 | |
| US7439143B2 (en) | Flash memory device and method of manufacturing the same | |
| US6303959B1 (en) | Semiconductor device having reduced source leakage during source erase | |
| CN1279619C (zh) | 垂直式只读存储器及其制造方法 | |
| CN1702870A (zh) | 存储器件及其制造方法 | |
| CN1231963C (zh) | 氮化硅只读存储器的制造方法 | |
| KR100493004B1 (ko) | 프로그램및소거효율이개선된불휘발성메모리장치및그제조방법 | |
| CN1185701C (zh) | 低压模式且经通道擦写的快闪存储单元及其制作方法 | |
| US7074682B2 (en) | Method for fabricating a semiconductor device having self aligned source (SAS) crossing trench | |
| KR100733703B1 (ko) | 반도체 소자 및 이의 제조 방법 | |
| CN1279609C (zh) | 存储器元件的制造方法 | |
| CN1287446C (zh) | 具有p型浮置栅极的非易失性存储器的制造方法 | |
| CN100343980C (zh) | 非挥发性存储元件及其制造方法 | |
| CN1855499A (zh) | 非挥发性存储器及其制造方法以及其操作方法 | |
| CN1259714C (zh) | 具有浅接面的非挥发性内存的制造方法 | |
| CN1233034C (zh) | 掩膜式只读存储器的制造方法 | |
| KR100277885B1 (ko) | 불휘발성메모리소자및그제조방법 | |
| KR100871546B1 (ko) | 플래시 메모리 소자 및 그 제조 방법 | |
| CN1194388C (zh) | 存储器的浮动闸极的形成方法 | |
| KR100264072B1 (ko) | 플레쉬 메모리 및 그 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20050706 Termination date: 20190613 |