CN1208780C - 非挥发性存储器电路 - Google Patents
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Abstract
本发明提供一拥有多个存储单元区块，而每一个存储单元区块包括一条主位线与一条接地位线和多个用来储存资料的存储单元的只读存储器，而该只读存储器至少包含多个用来从连接至主位线的多个存储单元区块做选择的上选择晶体管，和多个用来从连接至接地位线的多个存储单元区块做选择的下选择晶体管，而其中上选择晶体管与下选择晶体管以三明治的型式将多个存储单元区块夹在中间，本发明可克服常规技术中上选择晶体管和下选择晶体管需要额外进行离子植入改变启始电压的缺点。
Description
技术领域
本发明是关于一个半导体集成电路结构布局，更特别的是关于高密度非挥发性存储器电路的区块选择区结构布局。
背景技术
非挥发性只读存储器被广泛的使用在计算机与微处理机系统上作为永久储存资料的用，如需被重复使用的资料或程序，生产只读存储器常常包括许多复杂的步骤且耗费大量的制造时间，另外亦要求昂贵的机台与材料来完成，因此，通常消费者会先界定要储存入只读存储器的资料，后再交由工厂写入只读存储器中。
大部分的只读存储器在结构上通常差异不大，最主要的区别在于所储存的数据，因此，一般制造只读存储器工厂的流程为，只读存储器组件通常会先制造至写入资料的阶段，然后这些半成品在消费者决定所需储存资料后，再接着进行写入资料动作与后续制造过程。
传统上只读存储器的存储单元(memory cell)是由金氧半场效晶体管(MOSFET)所制造，而每一个存储单元被用来储存数字资料“0”或“1”，在掩膜式的只读存储器(Mask ROMs)写入资料的过程中，首先选择要进行编码的金氧半场效晶体管，接着对这些被选择的金氧半场效晶体管的信道区进行杂质离子植入以改变启始电压，当加入5伏偏压于这些晶体管时，可被开启的晶体管可假设代表所储存的数字资料为“0”，而仍不导通的存储单元晶体管所储存的数字资料为“1”。
参考图1为一只读存储器阵列的部分结构布局图，其中垂直部分为埋藏位线101，是由N导体型式的扩散层所形成，水平部分为多条字符线102，是由多晶硅所形成，埋藏位线101和字符线102互成正交，而存储单元晶体管103的源极和漏极即形成于位线和字符线相交处，而信道区是位于两交会处间，而存储单元晶体管103可根据是否要储存资料于其中利用杂质离子植入信道区的技术来进行编码，接着利用预先设定的栅极电压来开启存储单元晶体管103，根据存储单元晶体管103的导通与否判定所储存的资料。
另外于此图中亦展示出选择区块104和105，其中选择区块104为上选择区块而选择区块105为下选择区块，上选择区块与下选择区块各包含两条选择位线106，107，108和109，上选择位线106，107与埋藏位线和主位线115，116和117相交，并于交会处形成上选择晶体管110与112的源极与漏极；下选择位线108，109与埋藏位线和接地位线118和119相交，并于交会处形成下选择晶体管113与114的源极与漏极，当读取存储单元晶体管103内的资料时，施加高电位于上选择位线106与下选择位线108，以打开上选择晶体管110与下选择晶体管113，形成一电流路径，从主位线116出发通过上选择晶体管110，经埋藏位线120与存储单元晶体管103后，再由埋藏位线121与下选择晶体管113连接到接地位线119完成读取动作。
然而，于上述所描述的结构布局存在一个主要的缺点，亦即，在上选择区块与下选择区块亦需进行信道区杂质离子植入来改变不需使用到的选择晶体管启始电压，让这部分的选择晶体管于操作时永远都是关闭的(不导通电流)，参考图1，图中的方块130至137为杂质植入区域，来提升此部分选择晶体管的启始电压，传统上在制造只读存储器通常使用P型基板，而埋藏位线、主位线与接地位线为N型，并利用P型杂质进行选择晶体管信道区离子植入，由于在进行杂质离子植入时，常常会发生覆盖(overlaping)情形，造成进行杂质离子植入的选择晶体管的漏极\源极N型浓度下降，对P型基底所产生的漏电流增加，且在此种结构布局下，由于主位线与接地位线有部分在做杂质离子植入时发生覆盖(overlaping)情形，造成只要主位线116有电位存在，均会产生大量的基底漏电流。
发明内容
随着上述结构布局所造成的问题，本发明主要目的是提供一种新结构布局设计的只读存储器，在此结构布局设计下，主位线与接地位线在做选择晶体管信道区的杂质离子植入时并不参与，因此覆盖情形不发生，换言之，主位线与接地位线不会受杂质离子植入的影响而造成基底漏电流大量增加。
为了达到上述所强调的目的，本发明提供的一种位于半导体基板上以多个基本存储器电路单元组合而成的非挥发性存储器电路，该基本存储器电路单元包含：四条平行于直行方向上的埋藏位线形成于基板上，分别为第一、第二、第三及第四；多条字符线，该多条字符线与该四条平行埋藏位线交叉，并以互相平行方式排列在横列方向上；存储单元晶体管阵列，以该四条平行埋藏位线和该多条字符线交叉点形成晶体管源极和漏极，来形成该存储单元晶体管阵列，该交叉点间为该存储单元晶体管的信道长度，该存储单元晶体管栅极连接该字符线；一条拥有两端点的埋藏主位线独立于该四条平行埋藏位线形成于基板上，其中该埋藏主位线的第一端点以直行方向接续于该第二埋藏位线的第一端点，其间以第一间格相离，而该埋藏主位线的第二端点以直行方向接续于该第四埋藏位线的第一端，其间以第二间格相离；一条拥有两端点的埋藏接地位线独立于该四条平行埋藏位线形成于基板上，其中该埋藏接地位线的第一端点以直行方向接续于该第四埋藏位线的第二端其间以第三间格相离，而该埋藏接地位线的第二端点以直行方向接续于下一个该非挥发性存储器电路单位中第二埋藏位线的第二端其间以第四间格相离；两条互相平行于横列方向上的上选择位线，分别为第一及第二，该第一上选择位线以横列方向跨过该第一间格、该第三埋藏位线和该埋藏主位线，其中该第一上选择位线和该主位线的第一端交叉点，和该第二埋藏位线的第一端交叉点分别形成选择晶体管源极和漏极而以该第一间格为信道区；该第二上选择位线以横列方向跨过该第二、该第三埋藏位线和该第二间格，其中该第二上选择位线和该主位线的第二端交叉点，和该第四埋藏位线的第一端交叉点分别形成选择晶体管源极和漏极而以该第二间格为信道区；以及两条互相平行于横列方向上的下选择位线，分别为第一及第二，该第一下选择位线以横列方向跨过该第三间格及下一该非挥发性存储器电路单位中第一和第二埋藏位线，其中该第一下选择位线和该接地位线的第一端交叉点，和该第四埋藏位线的第二端交叉点分别形成选择晶体管源极和漏极而以该第三间格为信道区；该第二下选择位线以横列方向跨过该接地位线及下一该非挥发性存储器电路单位中的第一埋藏位线及第四间格，其中该第二下选择位线和该接地位线的该第二端交叉点，和该下一该非挥发性存储器电路单位中该第二埋藏位线的该第二端交叉点分别形成选择晶体管源极和漏极而以该第四间格为信道区。
上述的非挥发性存储器电路，其中半导体基板为P型基板。
上述的非挥发性存储器电路，其中半导体基板为N型基板。
上述的非挥发性存储器电路，其中埋藏位线及主位线是以N+埋藏扩散层所制成。
上述的非挥发性存储器电路，其中埋藏位线及主位线是以P+埋藏扩散层所制成。
上述的非挥发性存储器电路，其中上选择位线与下选择位线是以三明治方式将存储单元晶体管阵列夹于其中。
上述的非挥发性存储器电路，其中选择晶体管和存储单元晶体管均是平面型金属氧化半导体晶体管的设计。
上述的非挥发性存储器电路，其中存储单元晶体管地址，是由该上选择位线和下选择位线决定所选取存储单元晶体管直行地址，而该多条字符线决定所选取存储单元晶体管横列地址。
上述的非挥发性存储器电路，其中存储单元晶体管所储存数据，是经由杂质离子植入信道区来定义存储单元晶体管导通或不导通来记录资料。
上述的非挥发性存储器电路，其中字符线，上选择位线与下选择位线是由多晶硅组成。
本发明提供的一拥有多个存储单元区块，而每一个存储单元区块包括一条主位线与一条接地位线和多个用来储存资料的存储单元的只读存储器，而该只读存储器至少包含多个用来从连接至主位线的多个存储单元区块做选择的上选择晶体管，和多个用来从连接至接地位线的多个存储单元区块做选择的下选择晶体管，而其中上选择晶体管与下选择晶体管以三明治的型式将多个存储单元区块夹在中间，其中，并将原先的选择晶体管布局均旋转90度，经由如此新的电路设计布局，即不需于主位线与接地位线进行杂质离子植入以形成电路隔绝，因此可降低前技艺所可能产生的大量基底漏电流。
附图说明
本发明的较佳实施例将于往后的说明文字中辅以下列图形做更详细的阐述，其中为说明方便起见，各图所示的相同数字代表相同的装置。
图1所示为传统的平面只读存储器阵列电路结构布局图；
图2所示为依照本发明的平面只读存储器阵列电路结构布局图；以及
图3所示为传统只读存储器电路布局与依照本发明只读存储器电路布局的漏电流比较图。
图号对照说明：
101埋藏位线 102多条字符线
103存储单元晶体管 104，105选择区块
106，107上选择位线 108，109下选择位线
110，112上选择晶体管 113，114下选择晶体管
115，116和117主位线 118，119接地位线
120埋藏位线 130至137方块
201和202上选择位线 203和204下选择位线
206，207上选择晶体管 208，209下选择晶体管
220，222方块 BL1-BLn埋藏位线
WL1-WLn字符线 MBL1，MBL2主位线
GBL1，GBL2接地位线
具体实施方式
在不限制本发明的精神及应用范围的下，以下即以一实施例，介绍本发明的实施；熟悉此领域技艺者，在了解本发明的精神后，当可应用此方法于各种不同的只读存储器电路结构布局中，藉由本发明的电路结构布局，主位线与接地位线可不受杂质离子植入以形成电路隔绝的影响，因此在电路操作中对于基底漏电流可大为降低，本发明的应用当不仅限于以下所述的实施例。
图2所示是本发明的一个实施例，图中所示为一个只读存储器的一部分电路结构布局图。该电路结构布局图至少包括多条位线、多条字符线、多条主位线、多条接地位线、2条上选择位线和2条下选择位线。
图2中的只读存储器存储单元阵列包括多条相互平行且垂直置放由N型埋藏位线BL1-BLn，多条相互平行且水平置放由多晶硅制造的字符线WL1-WLn，该字符线WL1-WLn与位线BL1-BLn互成垂直，只读存储器存储单元晶体管藉由杂质离子植入于晶体管信道区来储存资料，其中字符线与位线的交会处为存储单元晶体管的源极与漏极。每一个存储单元可被用来储存数字资料“0”或“1”，在只读存储器(Mask ROMs)写入资料的过程中，首先选择要进行编码的金氧半场效晶体管，接着对这些被选择的金氧半场效晶体管的信道区进行杂质离子植入以改变启始电压，当加入5伏偏压于这些晶体管时，可被开启的晶体管可假设代表所储存的数字资料为“0”，而仍不导通的存储单元晶体管所储存的数字资料为“1”，相反的假设亦可行；在读取存储器单元时，首先抬起字符线电压，一般为5伏或少于5伏，然后即可藉由感测位线电流来判读所储存的资料。
主位线以MBL1-MBLn表示为N型埋藏层，并平行于部分向上展延的位线，两条上选择位线201和202以多晶硅形成，有多个上选择晶体管形成于其中并以206和207代表其中的两个，其中上选择晶体管206的栅极与上选择位线201连接，上选择晶体管207的栅极与上选择位线202相连接，而主位线的N型埋藏层与由多晶硅形成的上选择位线交会处形成上选择晶体管的漏极，位线的N型埋藏层与多晶硅形成的上选择位线交会处形成上选择晶体管的源极，源极与漏极间即为上选择晶体管信道区；接地位线以GBL1-GBLn表示为N型埋藏层，并平行于部分向下展延的位线，两条下选择位线203和204以多晶硅形成，并有下选择晶体管形成于其中以208和209代表其中的两个，其中下选择晶体管208的栅极与与下选择位线204连接，下选择晶体管209的栅极与下选择位线203相连接，而接地位线的N型埋藏层与由多晶硅形成的下选择位线交会处形成下选择晶体管的漏极，位线的N型埋藏层与多晶硅形成的下选择位线交会处形成下选择晶体管的源极，源极与漏极间即为下选择晶体管信道区，若要读取存储单元晶体管210，从主位线进来的信号可经由上选择晶体管的导引进入存储单元阵列的位线，再经由下选择晶体管的导引进入接地位线，而读出存储资料。
于图2中的220，222所代表的区域为杂质离子植入区，主要是作为电路隔绝之用，传统上在制造只读存储器通常使用P型基板，而埋藏位线、主位线与接地位线为N型，因此通常采用P型杂质进行选择晶体管信道区离子植入，藉由提升晶体管的启始电压，让经由杂质离子植入的选择晶体管于电路操作时永远不导通，根据本发明的电路布局图，与传统电路布局最大不同处在于所进行杂质离子植入区域并不会覆盖到主位线与接地位线，因此主位线与接地位线不会受杂质离子植入的影响而造成选择晶体管源极/漏极浓度下降，而造成基底漏电流大量增加。
参阅图3所示为传统只读存储器电路布局与依照本发明只读存储器电路布局的漏电流比较图，在1.2伏的操作电压下，依照本发明只读存储器电路布局的漏电流仅约为35微安培，而传统只读存储器电路布局的漏电流为746微安培，约为本发明的二十倍，因此可明显比较出本发明可有效地降低漏电流。
本发明以一较佳实施例说明如上，仅用于藉以帮助了解本发明的实施，非用以限定本发明的精神，而熟悉此领域技艺者于领悟本发明的精神后，在不脱离本发明的精神范围内，当可做些许更动润饰及等同的变化替换，其专利保护范围当视本发明权利要求范围及其等同领域而定。
Claims (9)
1.一种位于半导体基板上以多个基本存储器电路单元组合而成的非挥发性存储器电路，其中该基本存储器电路单元包含：
四条平行的埋藏位线形成于基板上，它们依次为第一、第二、第三及第四；
多条字符线以互相平行的方式排列，其中该多条字符线与该四条平行埋藏位线彼此垂直交叉；
存储单元晶体管阵列，其中在该四条平行埋藏位线和该多条字符线交叉点上形成晶体管源极和漏极，以形成该存储单元晶体管阵列，该存储单元晶体管栅极连接该字符线；
一条拥有两端点的埋藏主位线，其独立于该四条平行埋藏位线形成于基板上，其中该埋藏主位线的一端与该第二埋藏位线之间具有第一间格距离，而该埋藏主位线的另一端与该第四埋藏位线之间具有第二间格距离；
一条拥有两端点的埋藏接地位线，其独立于该四条平行埋藏位线形成于基板上，其中该埋藏接地位线的一端与该第四埋藏位线之间具有第三间格距离，而该埋藏接地位线的另一端与下一个基本存储器电路单位中的第二埋藏位线之间具有第四间格距离；
两条与这些字符线互相平行的上选择位线，依次为第一及第二，其中该第一上选择位线跨过该第一间格、该第三埋藏位线和该埋藏主位线，且该第一上选择位线和该主位线的交叉点，和该第二埋藏位线的交叉点分别形成选择晶体管源极和漏极并以该第一间格距离为信道区，而该第二上选择位线跨过该第二与第三埋藏位线和该第二间格距离，且该第二上选择位线和该主位线的交叉点，和该第四埋藏位线的交叉点分别形成选择晶体管源极和漏极，并以该第二间格距离为信道区；以及
两条与这些字符线互相平行的下选择位线，依次为第一及第二，其中该第一下选择位线跨过该第三间格及下一该基本存储器电路单位中第一和第二埋藏位线，该第一下选择位线和该接地位线的交叉点，和该第四埋藏位线的交叉点分别形成选择晶体管源极和漏极，并以该第三间格距离为信道区，而该第二下选择位线跨过该接地位线及下一该基本存储器电路单位中的第一埋藏位线及第四间格，该第二下选择位线和该接地位线的交叉点，和下一该基本存储器电路单位中该第二埋藏位线的交叉点分别形成选择晶体管源极和漏极，并以该第四间格距离为信道区。
2.如权利要求1所述的非挥发性存储器电路，其特征在于：上述的半导体基板为P型基板。
3.如权利要求1所述的非挥发性存储器电路，其特征在于：上述的半导体基板为N型基板。
4.如权利要求1所述的非挥发性存储器电路，其特征在于：上述的埋藏位线及主位线是以N+埋藏扩散层所制成。
5.如权利要求1所述的非挥发性存储器电路，其特征在于：上述的埋藏位线及主位线是以P+埋藏扩散层所制成。
6.如权利要求1所述的非挥发性存储器电路，其特征在于：上述的上选择位线与下选择位线是以三明治方式将存储单元晶体管阵列夹于其中。
7.如权利要求1所述的非挥发性存储器电路，其特征在于：上述的选择晶体管和存储单元晶体管均是平面型金属氧化半导体晶体管的设计。
8.如权利要求1所述的非挥发性存储器电路，其特征在于：上述存储单元晶体管地址，是由该上选择位线和下选择位线决定所选取存储单元晶体管直行地址，而该多条字符线决定所选取存储单元晶体管横列地址。
9.如权利要求1所述的非挥发性存储器电路，其特征在于：上述的字符线，上选择位线与下选择位线是由多晶硅组成。
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