CN1618105A - 半密度嵌入rom的dram - Google Patents

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Abstract

一半密度嵌入ROM的DRAM使用硬编程的非易失性单元和未编程的动态单元。通过将一对单元中的第一或第二存储器单元硬编程，存储不同的数据状态。两条字线被用于访问存储器单元对。因为一个单元被硬编程，读出放大器电路识别合适的数据状态。可以以大量不同的方式将ROM单元编程。例如，可以通过消除单元电介质以便将单元板短路到编程电压，或者可以将电插头制造于单元板之间并被短路到编程电压，来硬编程ROM单元。在其它实施例中，可以使用抗熔丝编程技术或者通过提供诸如通过活动区域到基板的高泄漏路径(非完全短路)将ROM单元编程。

Description

半密度嵌入ROM的DRAM
发明技术领域
本发明一般涉及存储器装置，且本发明尤其涉及嵌入在动态随机存取存储器(DRAM)中的只读存储器(ROM)。
发明背景
半导体存储器系统由两种基本元素组成：存储器存储区和存储器控制区。例如，DRAM包括储存信息的存储器单元阵列以及控制存储器单元阵列的操作的外围电路。
通过在单个半导体晶片上重复几百万个相同的电路元件(通称的DRAM单元)来制造DRAM阵列。DRAM单元是可以存储一位(二进数位)数据的可寻址位置。在其最普通的形式中，DRAM单元由两种电路部件组成：存储电容器和存取场效应晶体管。电容器保持每个单元的值，即“1”或“0”，作为电容器上的电荷。因为电容器上的电荷逐渐泄漏，必须定时地刷新DRAM电容器。结合DRAM存储器的存储器装置包括逻辑电路以便周期性地刷新(再充电)单元的电容器，否则将丢失信息。读取单元中储存的数据，随后以预定电压电平将该数据写回单元中，通过这样将单元刷新。所需的刷新操作使得DRAM存储器是动态的而非静态的。
DRAM单元的晶体管是开关，以使得RAM的控制电路读取电容器值或者改变其状态。通过耦合到其栅极连接的行线控制晶体管。在读取操作中，晶体管被激活，且耦合到位线(列)的读出放大器确定存储器单元电容器中存储的电荷的电平，并将该电荷读出作为“1”或“0”，这取决于电容器中电荷的电平。在写入操作中，读出放大器被过通电且存储器单元电容器被充电到合适电平。
常常，在微处理器、微控制器和其它特定用途集成电路(ASIC)的情况中，期望在单个半导体晶片上将只读存储器(ROM)与RAM结合在一起或者除RAM外结合ROM。这通常需要形成用于ROM的分开的附加外围电路和互连。ROM单元和附加电路需要另外的半导体晶片空间和制造工艺步骤，这增加了装置制造的总成本。
只读存储器(ROM)由半导体装置(二极管、双极或场效应晶体管)的阵列组成，它们互连以存储二进制数据(一或零)的阵列。ROM基本由编程数据的存储阵列和解码器组成，以便选择存储器阵列中位于所需地址处的数据。
三种基本类型的ROM是掩模可编程ROM、可擦可编程ROM(EPROM)以及现场可编程ROM(PROM)。制造时，通过选择性地在存储阵列中的行列相交处包括或者省去开关元件，数据阵列被永久地存储在掩模可编程ROM中。这需要集成电路制造期间使用的特殊掩模，该掩模是昂贵且仅当需要大量相同数据阵列时可用。EPROM使用特殊的电荷存储机制来启用或禁用存储器阵列中的开关元件。在这种情况中，提供合适的电压脉冲来将电荷存储在存储阵列位置处。以这种方式存储的数据通常是永久的，直到用允许其再次被编程的紫外光将其擦除。通常以阵列中存在的所有开关元件制造PROM，其中通过熔丝元件或抗熔丝元件形成每个行列相交处的连接。为了将数据存储在PROM中，这些元件(熔丝或抗熔丝，无论哪个用于设计中)采用PROM编程器提供的合适电压脉冲被选择性地编程。一旦将这些元件编程，数据就被永久地存储在存储阵列中。
可编程链路已被广泛地用于可编程只读存储器(PROM)装置中。可编程链路的可能的最普通形式是可熔链路。当用户从制造商接收到PROM装置时，它通常由导体或半导体的X-Y矩阵或格子组成。在格子的每个交叉点处，称作可熔链路的导电链路将晶体管或其它电子节点连接到该格子网络。通过烧断到所选择的节点的可熔链路和创建断路将PROM编程。被烧断和未被烧断的链路的组合表示一和零的数字位图案，它们表示用户希望在PROM中存储的数据。通过提供一地址，就可用在读取操作期间检索存储在节点上的数据。
近些年，称为抗熔丝链路的第二种类型的可编程连接已被开发出，用于集成电路应用中。代替在熔丝链路的情况中引起断路的编程机制，抗熔丝电路中的编程机制是短路或相对较低电阻的链路。因此，抗熔丝链路在编程前呈现为断路而在编程后呈现出低电阻连接。抗熔丝链路由两个电极组成，这两个电极由导电和/或半导体材料组成并在它们之间具有某种类型的电介质或绝缘材料。在编程期间，通过预定施加的电压将导电材料之间的电介质破坏，从而将导电和/或半导体材料电连接在一起。
与RAM单元类似，ROM单元需要存储数据1或数据0。但是，处理因素可以将ROM单元限制成仅一种编程状态。出于上述原因，并出于本技术领域内的熟练技术人员在阅读和理解本说明书时显而易见的下述原因，本技术领域中需要一种嵌入ROM的DRAM，它可以由单个状态的ROM单元制成。
发明概述
本发明解决了嵌入ROM的DRAM的上述问题和其它问题，且本发明将通过阅读和学习以下的说明书加以理解。
在一个实施例中，存储器装置包括被硬编程到第一数据状态的只读存储器(ROM)单元，动态存储器单元，以及存取电路以便将ROM单元和动态存储器单元耦合到差分数位线(differential digit lines)。
在另一个实施例中，半密度只读存储器(ROM)嵌入的动态随机存取存储器(DRAM)装置包括含第一动态存储器单元的DRAM阵列，含被硬编程的非易失性存储器单元和第二动态存储器单元的ROM阵列。读出放大器电路耦合到ROM阵列和字线的差分数位线以便访问存储器ROM阵列的存取行。存取电路响应于一对字线信号将一个非易失性存储器单元和一个第二动态存储器单元耦合到差分数位线。
一种操作只读存储器的方法包括以非易失性方式将第一存储器单元编程为第一数据状态，提供非编程的易失性存储器单元，以及响应于字线信号存取第一和第二存储器单元电容器两者。
附图概述
图1是本发明实施例的嵌入ROM的DRAM的简单框图；以及
图2A是图1的存储器实施例的一对互补数位线；以及
图2B是图1的存储器另一个实施例的一对互补数位线。
具体实施方式
在本发明的以下详细描述中，将参考形成其一部分的附图，附图中示出实施本发明的具体实施例。在附图中，相同的标号基本表示类似的部件。足够详细地描述这些实施例以使本技术领域内的熟练技术人员能实施本发明。可以采用其它实施例，且可以进行结构性、逻辑性和电气性变化而不背离本发明的范围。以下描述中使用的术语晶片和基板包括任一结构，它具有暴露的表面且该表面上形成了本发明的集成电路(IC)结构。术语基板被理解成包括半导体晶片。术语基板还被用于表示处理期间的半导体结构，并可以包括在其上制造的其它层。晶片和基板两者都包括掺杂和不掺杂的半导体，由基部半导体或绝缘体支持的外延半导体层，以及本技术领域内熟练技术人员公知的其它半导体结构。术语导体被理解成包括半导体，且术语绝缘体被限定为包括比称作导体的材料导电性更差的任何材料。因此，以下的详细描述并非作为限制，本发明的范围仅仅由所附权利要求书以及这种权利要求书授权的等效物的全部范围限定。
参考图1，示出了本发明的嵌入ROM的DRAM100的简单框图。存储器装置可以耦合到用于双向数据通信的处理器110。存储器包括存储器单元112的阵列。该阵列包括动态(DRAM)部分120和只读(ROM)部分122。ROM阵列被“嵌入”于动态存储器中并可以包括某些动态单元。提供控制电路124以便响应于来自处理器的控制信号140管理数据存储和从阵列的检索。地址电路126、X解码器128和Y解码器130分析地址信号142和阵列的存储访问位置。读出电路132用于从阵列中读取数据并将输出数据耦合到I/O电路134。I/O电路以双向方式工作，以便从处理器110接收数据并将该数据传递到阵列112。应注意，在某些实施例中，可以不用读出电路以便存储输入数据。
动态存储器是公知的，且本技术领域内的熟练技术人员将可以理解上述嵌入ROM的DRAM已被简化以便提供DRAM技术的基本理解并非旨在描述DRAM的所有特点。本发明使用DRAM的基本架构和制造技术并提供用于数据的非易失性存储的嵌入ROM的阵列。该数据可用于存储系统的引导型数据、非易失性查找表或者不需要指定ROM存储器装置的其它数据。如果在制造或工作期间基本不改变DRAM，则将ROM存储嵌入DRAM中是最经济有利的。即，较小的制造变化允许使用已知的技术制造被嵌入的存储器。此外，期望以外部透明的方式保持存储器的操作。这样，外部处理器或系统不需要特殊协议来与嵌入的存储器对接。
用于物理编程嵌入ROM单元的一种技术描述于2000年10月17日提交的美国专利No.6134137，标题为“ROM-Embedded-DRAM(嵌入ROM的DRAM)”，在此全文并入以供参考。美国专利No.6134137描述了，制造掩模中的稍许修改允许DRAM单元通过将单元短路到字线(wordline)而被硬(hard)编程到Vcc或Vss。存储器以与读取DRAM单元一致的方式读取ROM单元。如下所述，本发明提供了一种改进的嵌入ROM的DRAM。
如上所述，常规ROM装置编程两种数据状态，逻辑1和0。因此，在读取存储器单元时，这两种数据状态都是易于得到的。相反，本发明提供了一种组合ROM和DRAM存储器装置。ROM存储器单元只能被编程为一种数据状态。这是通过将所选的ROM单元短路到一个电压以便保持以非易失性方式编程来实现的。
参考图2A，示出了本发明实施例的简化示意图。存储器包括动态存储器单元151和152，它可以选择性地耦合到互补数位线160和162。该数位线可以电耦合到读出放大器电路170以检测数位线之间的电压差。此外，可以提供预充电/平衡电路172来将数位线平衡到预定电压，诸如Vcc/2。存储器单元被硬编程，如以下所述的，以便用作非易失性ROM单元。
许多方法可用于编程ROM单元。例如，2000年10月17日提交的美国专利No.6134137，标题为“ROM-EMBEDDED-DRAM”描述了ROM单元，它被制造成将存储器单元短路到相邻字线的任一字线。将存储器单元短路到其字线导致读取逻辑1(Vcc)。将存储器单元短路到相邻字线导致读取逻辑零(Vss)。但是，在制造期间，将单元与其自己的字线短路会导致数位线到字线的短路。这样，仅对于某些制造设计来说，硬编程逻辑零是可能的。美国专利No.4134137的硬编程技术是使用DRAM制造编程ROM单元的技术的实例。也可以采用使用DRAM制造将ROM单元编程的其它技术而不背离本发明。例如，可以通过消除单元电介质将ROM单元硬编程，从而单元板被短路到编程电压，可以将电插头制造于单元板之间并短路到编程电压，可以使用抗熔丝编程技术将ROM单元编程，还可以通过提供诸如通过活动区域到基板的高泄漏路径(非完全短路)将ROM单元编程。
图2A的实施例使用两个存储器单元151和152来存储数据位。一个存储器单元是硬编程的ROM单元而第二个单元是动态单元，诸如非编程的ROM位，它必须被跳过因为ROM单元仅被编程为一种极性。结果，阵列的ROM部分中一半的单元被跳过，以使用半密度选项来存储表示“1”和“0”两种数据状态的ROM位。因此，ROM单元可以被编程为提供逻辑一或者逻辑零。例如，存储器单元1511和存储器单元152n被硬编程为接地(Vss)。在操作中，字线WL1和WL2一起被激活以访问存储器单元1511和1521。作为响应，数位线160被拉到接地且数位线162保持在预先充电电平，Vcc/2。读出放大器检测数位线之间的差并提供逻辑一输出。相反，当字线WL3和WL4被激活时，数位线162被拉到接地且数位线160保持在预先充电电平，Vcc/2。读出放大器检测数位线之间的差并提供逻辑零输出。
图2B的实施例使用两个存储器单元151和152来存储数据位。一个存储器单元是硬编程的ROM单元而第二单元是动态单元，诸如DRAM电容器单元。ROM单元可以被编程为提供逻辑一或者逻辑零。例如，存储器单元1511和存储器单元152n被硬编程到Vcc。操作中，字线WL1和WL2被一起激活以访问存储器单元1511和1521两者。作为响应，数位线160被拉到Vcc且数位线162保持在预先充电电平，Vcc/2。读出放大器检测数位线之间的差并提供逻辑一输出。相反，当字线WL3和WL4被激活时，数位线162被拉到Vcc而数位线160保持在预先充电电平，Vcc/2。读出放大器检测数位线之间的差并提供逻辑零输出。
结论
已描述了半密度嵌入ROM的DRAM。存储器提供可被编程为单个状态的ROM单元。通过将一对单元中的第一或第二存储器单元硬编程，不同的数据状态被存储。两个字线被用于访问存储器单元对。因为一个单元被硬编程，读出放大器电路识别合适的数据状态。ROM单元可以以大量不同的方式被编程。例如，可以通过消除单元电介质以便将单元板短路到编程电压来将ROM单元硬编程，或者可以将电插头制作在单元板之间并被短路到编程电压。在其它实施例中，可以使用抗熔丝编程技术或者通过提供诸如通过活动区域到基板的高泄漏路径(非完全短路)将ROM单元编程。
虽然已示出并描述了具体实施例，但本技术领域内的熟练技术人员可以理解，被计算出用于实现相同目的的任何结构都可代替所示的具体实施例。该应用旨在覆盖本发明的任何改变或变化。因此，本发明仅由所附权利要求书及其等效物限定。

Claims (22)

1.一种存储器装置，其特征在于，包括：
只读存储器(ROM)单元，它被硬编程到第一数据状态；
动态存储器单元；以及
存取电路，它将ROM单元和动态存储器单元耦合到差分数位线。
2.如权利要求1所示的存储器装置，其特征在于，所述存取电路包括：
第一晶体管，它耦合于ROM单元和第一数位线之间；以及
第二晶体管，它耦合于动态存储器单元和第二数位线之间，其中第一和第二晶体管的栅极连接被耦合到不同的字线。
3.如权利要求1所述的存储器装置，其特征在于，所述ROM单元被硬编程到Vcc。
4.如权利要求1所述的存储器装置，其特征在于，所述ROM单元被硬编程到Vss。
5.如权利要求1所述的存储器装置，其特征在于，所述ROM单元是使用将ROM单元的电介质层短路的电位被硬编程的电容器单元。
6.如权利要求1所述的存储器装置，其特征在于，所述ROM单元是用制造于ROM单元的电容器板之间的物理导体被硬编程的电容器单元。
7.如权利要求1所述的存储器装置，其特征在于，所述ROM单元是通过从ROM单元的存储节点提供高泄漏路径被硬编程的电容器单元。
8.如权利要求1所述的存储器装置，其特征在于，所述ROM单元是通过将ROM单元的存储节点物理短路以便接收电压信号而被硬编程的电容器单元。
9.一种半密度只读存储器(ROM)嵌入的动态随机存取存储器(DRAM)装置，其特征在于，包括：
DRAM阵列，它包括第一动态存储器单元；
ROM阵列，它包括硬编程的非易失性存储器单元和第二动态存储器单元；
读出放大器电路，它被耦合到ROM阵列的差分数位线；
字线，它访问存储器ROM阵列的行；以及
存取电路，它响应于一对字线信号将一个非易失性存储器单元和一个第二动态存储器单元耦合到差分数位线。
10.如权利要求9所述的嵌入ROM的DRAM装置，其特征在于，所述存取电路包括：
第一晶体管，它耦合于非易失性存储器单元和第一数位线之间；以及
第二晶体管，它耦合于第二动态存储器单元和第二数位线之间，其中第一和第二晶体管的栅极连接被耦合成分别接收第一和第二字线信号。
11.如权利要求9所述的嵌入ROM的DRAM装置，其特征在于，所述非易失性存储器单元被硬编程到Vcc且第二动态存储器单元不被编程。
12.如权利要求9所述的嵌入ROM的DRAM装置，其特征在于，所述非易失性存储器单元被硬编程到Vss且第二动态存储器单元不被编程。
13.如权利要求9所述的存储器装置，其特征在于，所述ROM单元是通过以下方式被硬编程的电容器单元：
使用将ROM单元的电介质层短路的电位，
使用ROM单元的电容器板之间制造的物理导体，
使用来自ROM单元的存储节点的高泄漏路径，或者
使用ROM单元的存储节点之间的物理短路以便接收电压信号。
14.一种半密度只读存储器(ROM)，其特征在于，包括：
ROM单元的阵列，每个ROM单元都包括第一和第二存储器单元，第一存储器单元以非易失性方式被编程到第一电压而第二存储器单元是易失性存储器单元电容器；以及
存取电路，它被耦合以便读取每个ROM单元，其中存取电路将第一和第二存储器单元电耦合到差分读出电路。
15.如权利要求14所述的半密度ROM，其特征在于，第一电压具有Vcc的电平。
16.如权利要求14所述的半密度ROM，其特征在于，第一电压具有Vss的电平。
17.一种操作只读存储器的方法，其特征在于，包括：
以非易失性方式将第一存储器单元编程为第一数据状态；
提供未被编程的易失性存储器单元；以及
响应于字线信号访问第一和第二存储器单元电容器两者。
18.如权利要求17所述的方法，其特征在于，第一存储器单元是将第一和第二板永久耦合在一起的电容器。
19.如权利要求18所述的方法，其特征在于，通过施加足够的电位破坏第一存储器单元电容器的中间电介质层来永久耦合所述第一和第二电容器板。
20.如权利要求18所述的方法，其特征在于，通过将导体制造于第一和第二电容器板之间来永久耦合所述第一和第二电容器板。
21.如权利要求17所述的方法，其特征在于，所述第一存储器单元包括电耦合到偏压的板。
22.如权利要求21所述的方法，其特征在于，所述板被电耦合到等于Vcc或者Vss的偏压。
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