CN1200571A - 阵列的单元布局相同且周边电路对称的半导体存储器件 - Google Patents
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Abstract
一种半导体动态随机存取存储器件包括排成两列的多个存储器单元阵列,而一列存储器单元阵列有存储器单元子阵列和围绕着存储器单元子阵列排列的读数放大器和子字线驱动器之类的周边电路;子阵列的存储器单元排列在第一图形(P)中,而邻近子阵列的周边电路则相对于与列的方向垂直的对称线相对称地排列,使得在不妨碍设计工作简便性的情况下增加了对准的余量。
Description
本发明涉及一种半导体存储器件，特别涉及一种在多个存储器单元阵列中具有相同布局的存储单元以及多个存储器单元阵列具有对称布局的周边电路的半导体存储器件的布局。
半导体存储器件是超大规模集成的一项典型例子。半导体的厂商已经以每年1.6的比率提高存储器的密度并通过缩减最小图形宽度与增大半导体芯片尺寸提高了集成度。目前产生的最小图形宽度已缩减到过去所产生的三分之二，而芯片尺寸则增大到过去半导体芯片的一倍半。
半导体存储器件依据数据存储、寻址系统、数据放大器、控制器以及输入和输出电路而开启。由多个存储器单元排成二维的矩阵，而且存储器的容量正比于存储器单元的数量。存储器单元阵列占有半导体芯片上的最大面积，而为了增加存储器的容量就必需缩小由每一存储器单元所占据的地皮。为此，存储器单元的设计使用最小的图形宽度，并使图形之间对准的宽裕度缩减至最低。
当以少量存储器单元形成数据存储时，它们排成单个阵列。以大量存储器单元用作数据存储，数据存储就被分成多个阵列。由于确保了存取速度的提高，多个阵列的优点胜过单个阵列。当增加存储器的容量时，与每条位线耦合的存储单元的数量增加了，于是，位线被伸长。而且，在压缩最小设计标准的情况下，使位线更窄。结果使沿位线传送的代表一个数据位的电信号要克服较大的电阻和耗费更长的时间。多个存储器阵列使位线缩短并提高了信号的传播速度。
在1996年电气与电子工程协会(IEEE)国际固态电路会议论文集第374至375页由T.Saeki等人所著的“一种带同步反射延迟的2.5毫微秒时钟存取的250兆赫半导体动态随机存取存储器(SDRAM)”中公开了一项典型示例的半导体存储器件。图1绘示了现有技术半导体动态随机存取存储器件的存储器单元阵列与周边电路的布局。现有技术半导体动态随机存取存储器件制造在一片矩形的半导体芯片1上，半导体芯片在由箭头AR1表示的纵向有较长的边缘，而在由箭头AR2表示的横向则有较短的边缘。沿着纵向AR1伸展有一窄区2并占据着半导体芯片1的中央部位。窄区2分配给控制器和输出与输入电路。在窄区2的两侧沿纵向AR1伸展有两个窄区3/4，并分配给列地址译码器。沿横向AR2伸展有窄区5/6，并被相互分隔开。窄区5/6被分配给行地址译码器。
窄区2/3/4/5/6将半导体芯片1的地皮划分成八个区，并分别分配给八个存储器单元阵列7a、7b、7c、7d、7e、7f、7g和7h。存储器单元阵列7a至7d设在窄区3的左侧，而其它的存储器单元阵列7e至7h则设在窄区4的右侧。在存储器单元阵列7a至7h中重复着一个确定的图形，并用“F”表示。在存储单元阵列7f/7h中的图形F假定是标准的，存储单元阵列7b/7d的图形F则相对于对称线SY1而对称。另一方面，存储单元阵列7e/7g的各个图形F相对于对称线SY2/SY3而对称，并且存储单元阵列7a/7c的各个图形F绕对称点P1/P2旋转180度。
对称的图形F使得半导体芯片1上的布局设计更简单。例如，当一设计人员要对列地址译码器与存储器单元阵列7f之间的连接进行布局时，他只要相对于对称线SY1倒转列地址译码器与存储器单元阵列7b之间连接的布局。用-CAD(计算机辅助设计)系统就能方便地进行倒转。而且，当对标准图形F进行修改时，CAD系统就自动地修改了另一对称的存储器单元阵列7b的图形。因此，对称图形就将布局设计的工作量减少至全部布局设计的一半。
存储器单元阵列7h的一部件与存储器单元阵列7g的相应部件分别在BX1/BX2框中进行了放大。存储器单元阵列7g/7h包括存储器单元子阵列8a/9a，沿着存储器单元子阵列8a/9a的侧线设置读出放大器部件8b/9b，沿着存储器单元子阵列8a/9a的端线并与8d/9d区交叉设置字线驱动器8c/9c。在存储器单元子阵列8a/9a中由多个存储器单元排列成二维的矩阵，而读数放大器部件8b/9b的布局与子字线驱动器8c/9c的布局在交叉区8d/9d相交。存储器单元具有一种COB(电容器在位线上)的结构。
在存储器单元子阵列8a/9a中表示出所用的三种掩模图形，并分别在框BX3和BX4中进行了放大。三种掩模图形是有源区的掩模图形、节点接触孔的掩模图形以及位接触孔的掩模图形，并如所示那样相互对准。尽管还有其它掩模参与了存储器单元子阵列8a/9a的形成，但在框BX3/BX4中将它们删除了。其它掩模是用于字线、位线、存储节点以及反电极的。
在存储器单元子阵列8a中的有源区所用掩模图形10a有一字母T的构形，而存储器单元子阵列9a中的有源区所用掩模图形11a则有一倒转的字母T的构形。接触孔的掩模图形10b/11b与掩模图形10a/11a的中心部位对准，而掩模图形10c/11c则与掩膜图形10a/11a的侧向部位对准。存储器单元的最小设计标准为0.25微米，而掩模图形10a/11a、10b/11b以及10c/11c中的最小线宽与最小间距为0.25微米。然而，其它的周边电路是在0.3微米或是更宽的最小设计标准下设计的。
当通过用一KrF激光器照射将三种掩模图形转移到硅晶片上时，就在存储器单元子阵列8a中形成了有源区12a、位接触孔12b和节点接触孔12c，并且在存储器单元子阵列9a中形成了有源区13a，位接触孔13b和节点接触孔13c。图形的角端是圆滑的。
当完成制造工艺时，现有技术半导体动态随机存取存储器件具有图3A至3D中所示的结构。图3A和3B示出沿图2A的A-A线所取的剖面以及沿图2B的B-B线所取的剖面，而图3C和3D则示出沿图2A的C-C线所取的剖面以及沿图2B的D-D线所取的剖面。
现有技术半导体动态随机存取存储器件是在P型硅晶片20上制成的，并由一层厚的场氧化层21在P型硅晶片20的主表面上确定有源区12a/13a。有源区12a/13a有n型漏区22a/22b以及分隔形成所联结的n型源区22a/22b的n型源区23a/23b，而n型源区22a/22b与n型位线接触区24a/24b分别合并。栅氧化层25a/25b覆盖着n型源区22a/22b和n型漏区23a/23b之间的沟道区，并分别重叠着栅电极26a/26b。栅电极26a/26b形成部分字线。
夹层绝缘层27覆盖着字线，而位线28a/28b则在夹层绝缘层27中伸展。位线接触孔12b/13b形成在夹层绝缘层27中，并插有导电件29b/29b，使位线28a/28b经导电件29a/29b与n型位线接触区24a/24b电连接。节点接触孔12c/13c也形成在夹层绝缘层27中，并朝着n型源区23a/23b和夹层绝缘层27的上表面敞开。节点接触孔12c/13c插有导电件30a/30b，并且导电件30a/30b与n型源区23a/23b保持接触。
节点电极31a/31b形成在夹层绝缘层27的上表面上，并覆盖有介电层32a/32b。反电极33a/33b形成在介电层32a/32b上，在节点电极31a/31b的对面。
KrF激光器在目前实现了最窄的图形。然而，0.25微米的图形宽度接近于图形分辨率的极限，而邻近效应严重地影响着硅片20上的图形。由于有邻近效应角端是圆滑的。由此，接触孔12b/12c/13b/13c由方形改变成圆形，而有源区12a/13a则随角端的圆滑而从字母T的构形改变成等腰三角形的构形。
若是三种掩模图形确实已对准，位接触孔12b/13b和节点接触孔12c/13c就落在位线接触区24a/24b和n型源区23a/23b当中，并能确保位线28a/28b经有源区12a/13a至所联结的节点电极31a/31b的电连接。然而，在一实际的对准器中接触孔的掩模图形不可避免地要与有源区12a/13a的掩模图形失去对准。结果使位接触孔12b/13b和/或节点接触孔12c/13c偏离了有源区12a/13a。若是如图2A和2B中的箭头AR3和AR4所示，位接触孔的掩模图形和节点接触孔掩模图形在纵向与有源区的掩模图形偏离了0.1微米，位接触孔13b和节点接触孔12c/13c就透穿厚场氧化层21(见图3B、3C和3D)，而到达硅片20。厚场氧化层21设计成由MIN1(见图2B)所示最小图形宽度分隔相邻的有源区13a。然而，节点接触孔12c/13c偏离了目标部位，耗用了厚的场氧化层21，并确定比最小图形宽度MIN1更短的间隙MIN2。若是产生了比最小图形宽度MIN1更短的间隙MIN2，厚场氧化层21就不能完善地隔离相邻的存储器单元。
若是位接触孔12b/13b沿箭头AR1的方向(见图1)偏离目标部位，接触孔13b从有源区13a突出，而突出部分与PL1曲线(见图4)所示的偏离量一起增大。另一方面，若是位接触孔12b/13b沿箭头AR1的相反方向偏离目标部位，位接触孔12b从有源区12a突出，而突出部分与PL2曲线所示的偏离量一起增大。由于布局是相对于与箭头AR1垂直的对称线SY2/SY3对称的，因此，当偏离超过0.06微米时，位接触孔12b或13b就从与其关联的有源区12a或13a突出。
图5绘示间隙MIN2与节点接触孔12c/13c之间的关系。间隙MIN2如曲线PL3所示随着存储器单元子阵列7g而变化并如曲线PL4所示随着存储器单元子阵列7h而变化。在无论是标准的还是倒转的图形中间隙MIN2都在最小图形宽度PL5以下。即若接触孔还与分配给周边电路的区域内的目标部位偏离，对准的余量仍大到能使接触孔落在有源区内。
因此，尽管标准图形和倒转图形使布局设计的工作更方便，但它们减少了有源区12a/13a和接触12b/12c或13b/13c之间的对准余量，并由于接触孔12b/12c或13b/13c从有源区12a/13a突起而使有源区12a/13a之间的隔离降级。
因而本发明的一项重要目的是要提供一种半导体存储器件，它的布局在不牺牲简化布局设计的情况下能在预定的方向提高掩模图形的对准余量。
为了实现此目的，本发明提出只将存储器单元阵列的周边电路相互对称地排列。
按照本发明的一种方式，提供了一种在半导体基片上制成的半导体存储器件并包括有多个沿第一方向排列的存储器单元阵列而且至少形成有一对存储器单元阵列以及与成对存储器单元阵列可以电连接并且设置在存储器单元阵列之一和其它存储器单元阵列之间的周边电路，至少一对存储器单元阵列之一包括各在沿第一方向的第一图形中排列有第一存储器单元的多个第一存储器单元子阵列以及各与所联结的第一存储器单元子阵列的第一存储器单元可以电连接并排列在第二图形中的多个第一周边电路，至少一对中的其它存储器单元阵列包括有各在沿第一方向的第一图形中排列有第二存储器单元的多个第二存储器单元子阵列以及各与所联结的第二存储器单元子阵列的第二存储器单元可以电连接并排列在相对于与第一方向垂直的第二方向对称的第三图形中的多个第二周边电路。
从以下结合附图进行的说明中将能更清楚地了解到半导体存储器件的特征和优点，其中：
图1为由T.Saeki等人提出的半导体动态随机存取存储器件的布置图；
图2A和2B为示出组成现有技术半导体动态随机存取存储器件的存储器单元子阵列的布局平面图；
图3A至3D为表示现有技术半导体动态随机存取存储器件的结构的部视图；
图4为示出接触孔的突出与对目标位置偏离之间关系的曲线图；
图5为示出间隙与偏离之间关系的曲线图；
图6为本发明的半导体存储器件的存储器单元阵列和周边电路的布局图；
图7为组成半导体存储器件的存储器单元的布局平面图；
图8A为沿图7的E-E线所取的剖视图并示出半导体存储器件的结构；
图8B为沿图7的F-F线所取的剖视图并示出半导体存储器件的结构；
图9为表示位接触孔从一有源区的突出与对一目标位置的偏离之间的关系曲线图；
图10为表示最小间隙与节点接触孔对目标部位的偏离之间的关系曲线图；以及
图11为本发明另一半导体存储器件的存储器单元阵列和周边电路的布局图。
第一实施例
图6绘示体现本发明的半导体存储器件的存储器单元阵列和周边电路的布局。半导体器件是制造在一片半导体芯片40上。半导体芯片40有沿箭头AR11所示方向的长边和沿箭头AR12所示垂直方向的短边。
八个存储器单元阵列41a、41b、41c、41d、41e、41f、41g和41h形成两行。一块窄区40a伸展在存储器单元41a至41d和存储器单元41e至41h之间，而输入与输出电路以及控制器就集成在此窄区40a中。窄区40b/40c也沿箭头AR11的方向在窄区40a的两侧伸展，列地址译码器就集成在此窄区40b/40c中。列地址译码器与邻近的存储器单元阵列41a至41b关联，并使位线(在图6中未示出)与所关联的输入与输出电路作选择连接。
存储器单元阵列41b和41f与存储器单元阵列41c和41g分别邻接，而窄区40d/40e则在存储器单元阵列41a/41e和存储器单元阵列41b/41f之间以及在存储器单元阵列41c/41g和存储器单阵列41d/41h之间沿箭头AR12所示的垂直方向伸展。行地址译码器集成在此窄区40d/40e中，并有选择地启动主字线(未示出)。将主字线改变成运行级，使得有选择地造成存储器单元子阵列的可选择进入，这在后面将给予说明。
每个存储器单元阵列41a至41h包含有多个存储器单元子阵列42a/43a以及诸如读出放大器部件42b/43b和子字线驱动器42c/43c之类的周边电路。每一存储器单元子阵列都是由排列成矩阵的多个存储器单元实现的。各列存储器单元分别与位线相连，而位线向一行选定的存储器单元写入数据以及从其中将它们读出。子字线分别与各行存储器单元相连，并且由子字线驱动器42c/43c有选择地将子字线改变成运行级，使所关联行的存储器单元与位线电连接。子字线驱动器42c/43c跨接在42d/43d区域内的读数放大器部件42b/43b之上。
假设排列在各存储器单元子阵列42a/43a中的存储器单元用“P”表示，而“F”代表各存储器单元阵列42a至41h中的周边电路的布置。因此，各存储器单元阵列41a至41h的布置用“P”和“F”的组合表示。存储器单元阵列41g/41h中的布局在BX11/BX12框中进行了放大。
所有的存储器单元都朝着同一方向，而存储器单元的布局则用不倒转的“P”字母表示。存储器单元形成在一片硅片上，它们的一部分是经过光刻的半导体芯片40。在这种情况下，最小图形宽度，即最小线宽和最小间距宽度两者为0.25微米，而存储器单元子阵列42a/43a之外的最小图形宽度则等于或大于0.3微米。
将各种各样的掩模图按顺序地从光掩模(未示出)转移到半导体芯片40上，而有源区的掩模图形44a、位接触孔的掩模图形44b和节点接触孔掩模图形44c则如框BX13/BX14中所示那样地叠层。每一有源区一块掩模图形好象是不倒转的字母T，而每一位接触孔的一块掩模图形以及每一节点接触孔的一块掩模图形则为正方形。存储器单元阵列41h和存储器单元阵列41g之间的掩模图形相同。虽然存储器单元还需其它的掩模图形，但在框BX13/BX14中未表示它们，以致始终组成三种掩模图形。
另一方面，在存储器单元阵列41a至41h之间周边电路的布局不同。存储器单元阵列41h/41f有用不倒转的字母“F”表示的周边电路的标准布局。存储器单元阵列41b/41d中周边电路的布局相对于对称线SY10与标准布局对称，而在存储器单元阵列41e/41g中周边电路的布局则相对于对称线SY11/SY12与标准布局对称。在另一方面，存储器单元阵列41a/41c中周边电路的布局相对于对称点SY13/SY14与标准布局对称。为此，周边电路的图形“F”被反复用于存储器单元阵列41a至41h。CAD系统使设计工作简便，并使设计人员能够方便地修改部分布局。
在存储器单元子阵列42a/43a和周边电路之间的连接相当简单，而标准布局“P”的实施并未使设计工作更复杂。
KrF激光对准器将框BX13/BX14中所示的掩模图形按顺序转移到半导体芯片40的感光层上，并形成图7中所示的有源层45a、位接触孔45b和节点接触孔45c。
下面简单描述半导体存储器件的制造工艺，而且图8A和8B绘示出半导体存储器件的结构。工艺从制备半导体晶片51开始。经过KrF激光器的照射，将掩模图形44a转移到展敷在半导体晶片51上面的一层光刻胶(未示出)上，并且在半导体晶片51的主表面上有选择地生长一层厚场绝缘层52。厚场绝缘层52确定有源区45a，并由于有临近效应而使有源区45a的构形为带圆滑角端的等腰三角形。
在有源区上生长薄栅绝缘层53，并在所产生半导体结构的整个表面上生长如多晶硅之类的导电材料。通过采用光刻技术和一次刻蚀将多晶硅层加工成子字线54的图形。子字线54伸展到栅绝缘层53上。在字线54的两侧边上可以形成侧壁隔离。
用字线54作为一层离子注入的掩膜，将n型杂质离子注入到有源区45a中，并形成n型源区55和n型漏区/位接触区56。在所产生半导体结构的整个表面上淀积一层夹层绝缘结构57的低层绝缘层，并在此低层绝缘层上展敷一层光刻胶。掩模图形44b就从光掩模转移到光刻胶层上，并在其中形成光刻胶刻蚀掩膜。使用光刻胶刻蚀掩膜，有选择地刻除低层绝缘层以形成位接触孔45b。由于在光图形转移中的临近效应，位接触孔45b为圆形。位接触孔45b插有导电体58。
在夹层绝缘层57的低层绝缘层的上表面上淀积导电材料，并在导电材料层上加工光刻胶刻蚀掩膜的图形(未示出)。有选择地去除导电材料层，并加工成位线59的图形。位线59经导电件58有选择地与n型漏区/位接触区56相连。
在所产生半导体结构的整个表面上淀积夹层绝缘结构57的上层绝缘层，并在上层绝缘层的上表面上展敷一层光刻胶层。经过KrF激光器向光刻胶层照光转移掩模图形44c，就在上层绝缘层上形成一层光刻胶刻蚀掩膜。用此光刻胶刻蚀掩膜，有选择地去除上层绝缘层和低层绝缘层，并在夹层绝缘结构57中形成节点接触孔45c。由于在图形转移中的临近效应，节点接触孔45c有圆形的剖面。节点接触孔插有导体件60。
在所产生的半导体结构的整个表面上淀积导电材料，并将导电材料层加工成节点电极61的图形。节点电极61经导电体60与n型源区55相连。节点电极61覆盖有一层介电层62，反电极63就在介电层62的对面。
若是接触孔45b/45c的光掩模完全得到对准，就确保了位接触孔45b和节点接触孔45c落在有源区45a当中，而厚场绝缘层52就有邻近有源区45a之间的最小图形宽度W1。然而，失去对准是不可避免的，当接触孔45b/45c的光刻掩模沿箭头AR31的方向偏离0.1微米时，位接触孔45b仍在有源区45a当中(见图8A)，而节点接触孔45c则如图7和8B中所示部分地从有源区45a突出。节点接触孔45c穿通厚场绝缘层52。为了避免导电件60直接与P型半导体片51接触，在厚场绝缘层52下面形成附加的n型源区64。附加的n型源区是经过一次离子注入或是一次从导电件60的扩散形成的。
导电件60是以低于最小图形宽度W1的距离W2与邻近的有源区45a相隔的。若是距离W2太短，就不能使元件相互电隔离。图9绘示出位接触孔45b对目标位置的偏离与位接触孔45b从有源区45a突出之间的关系。若是位接触孔45b沿箭头AR31相反的方向偏离目标位置0.06微米，位接触孔45b就突入厚场绝缘层52。然而。由于所有存储器单元子阵列都有不倒转的图形“P”，即若位接触孔45b沿箭头AR31的方向偏离目标位置不超过0.25微米，任何接触孔45b也不会从有源区45a突出，而且所有的位接触孔45b均落在有源区45a中。为此，用曲线PL21表示出偏离与突出之间的关系。
图10绘示偏离对节点接触孔45c的影响。最小图形宽度W1如曲线PL22所示为0.25微米。当节点接触孔沿箭头AR31的方向偏离目标位置时，如曲线PL23所示，节点接触孔45c立即使距离W2小于最小图形宽度W1。然而，当节点接触孔45c沿箭头AR31的相反方向偏离时，直至偏离0.12微米节点接触孔45c都不会从有源区45a突出。于是，距离W2就大于最小图形宽度W1。这样，存储器单元阵列“P”的布局在箭头AR31相反的方向提高了对准的余量。第二实施例
转到附图的图1，在半导体芯片70上制造了中另一半导体动态随机存取存储器件，并有八个存储器单元阵列71a、71b、71c、71d、71e、71f、71g和71h排成两行。行地址译码器、输入/输出电路、控制器和列地址译码器的排列与第一实施例相似，并用与第一实施例相同的标号标注。
在存储器单元“P”的布局中第二实施例与第一实施例不同。具体地说，每一存储器单元阵列71a至71h有多个存储器单元子阵列和周边电路。存储器单元子阵列和周边电路用框BX21/BX22中第一实施例的相同标号标注。周边电路的布局用“F”表示，而存储器单元的布局则用“P”表示。“F”和“P”的组合表示每一存储器单元阵列41a至41h的布局。最小图形宽度在存储器单元子阵列中为0.25微米，而在其它区域中则等于或大于0.3微米。
对图11与图6作比较，在存储器单元阵列71a至71h中对周边电路所作的布局方式与在存储器单元阵列41a至41h中的周边电路相似。存储器单元阵列71e至71h有用不倒转的字母“P”表示的标准布局。然而，存储器单元阵列71a至71d中的存储器单元是以相对于对称线SY20与阵列71e至71h中的存储器单元对称的方式进行布局的。因此，存储器单元的布局就用字母“P”的镜像表示。
由于存储器单元的布局在阵列71a至71d和阵列71e至71h之间反映，分别将掩模图形72a/73a、72b/73b和72c/73c用于有源区，位接触孔和节点接触孔。有源区的掩模图形有通常T字母构形的透光部位72a/73a。因此，即使透光部位72a与透光部位73a相对称，还是增加了对准余量。在第一实施例中，可以沿着一个方向偏离。在第二实施例中，所允许的偏离取决于图形的位置。
从以上说明中将能理解到，存储器单元阵列“PF”的布局在不防碍简化设计工作的情况下增加了对准余量。
尽管已经对本发明的特定实施例作了表示和说明，对于专业技术人员来说显然可以在不超脱本发明的精神和范围的情况下作出各式各样的变动和修改。例如，本发明的布局可以应用于静态随机存取存储器件、掩模只读存储器件、电可编程只读存储器、电可擦除和可编程只读存储器件以及瞬时存储器。
存储器单元的布局可以相对于与对称线SY20垂直的对称线相对称。
Claims (14)
1、一种制造在一块半导体基片(40，70)上的半导体存储器件，包括有：
沿第一方向(AR11)排列的多个存储器单元阵列(41e-41h；71e-71h)，并至少形成一对第一存储器单元阵列(41g/41h)；以及
与所述至少一对存储器单元阵列的存储器单元可以电连接并设置在所述至少一对的存储器单元阵列之一和所述至少一对的其它所述存储器单元阵列之间的确定的周边电路(40e)，
所述半导体存储器件的特征在于：
所述至少一对的所述存储器单元阵列的所述一个(41h；71h)包括各有沿所述第一方向排列在第一图形(P)中的第一存储器单元的多个第一存储器单元子阵列(42a；43a)以及各与所关联的第一存储器单元子阵列的所述第一存储器单元可以电连接并排列在第二图形(F)中的多个第一周边电路(42b/42c；43b/43c)，以及
所述至少一对的所述其它(41g；71g)的所述存储器单元阵列包括各有沿所述第一方向排列在所述第一图形(P)中的第二存储器单元的多个第二存储器单元子阵列(43a)以及各与所关联的第二存储器单元子阵列的所述第二存储器单元可以电连接并排列在相对于与所述第一方向垂直的第二方向与所述第二图形相对称的第三图形中的多个第二周边电路(43b/43c)。
2、按照权利权求1所述的半导体存储器件，其特征在于，每一所述多个第一存储器单元子阵列(42a；43a)以及每一所述多个第二存储器单元子阵列(43a)还有与所述第一存储器单元选择联结的第一位线(59)和第一子字线(54)用以将所选择的第一存储器单元与所述第一位线相连以及与所述第二存储器单元选择联结的第二位线(59)和第二子字线(54)用以将所选择的第二存储器单元与所述第二位线相连，与所述第一子字线相连的第一子字线驱动器和与所述第一位线相连的第一读出放大器部件形成所述多个第一周边电路(42b/42c)的部件，而且与所述第二子字线相连的第二子字线驱动器和与所述第二位线相连的第二读出放大器部件形成所述多个第二周边电路(43b/43c)的部件。
3、按照权利权求1所述的半导体存储器件，其特征在于，所述第一存储器单元和所述第二存储器单元是动态随机存取存储器单元。
4、按照权利权求1所述的半导体存储器件，其特征在于，所述多个存储器单元阵列还形成另一对存储器单元阵列(41f/41e；71f/71e)，并且所述另一对的存储器单元阵列是分别与所述存储器单元阵列中的所述一个(41h；71h)以及所述存储器单元阵列中的所述其它(41g；71g)进行相似布局的。
5、按照权利权求1所述的半导体存储器件，其特征在于，它还包括多个沿所述第一方向排列的其它存储器单元阵列(41a-41d；71a-71d)，以及设置在所述多个存储器单元阵列(41e-41h；71e-71h)和所述多个其它存储器单元阵列(41a-41d；71a-71d)之间的第四周边电路(40a/40b/40c)。
6、按照权利权求5所述的半导体存储器件，其特征在于，所述多个其它存储器单元阵列形成相对于沿所述第一方向伸展的第一对称线(SY10)与所述的至少一对存储器单元阵列相对称的另一对存储器单元阵列(41d/41c)，以及其中
所述另一对存储器单元阵列之一(41d)包括各有沿所述第一方向排列在所述第一图形(P)中的第三存储器单元的多个第三存储器单元子阵列以及各与所联结的第三存储器单元子阵列的所述第三存储器单元可以电连接并排列在相对于所述第一对称线与所述第二图形(F)相对称的第四图形中的多个第三周边电路，而且所述另一对的其它(41c)所述存储器单元阵列包括各有沿所述第一方向排列在所述第一图形(P)中的第四存储器单元的多个第四存储器单元子阵列以及各与所联结的第四存储器单元子阵列的所述第四存储器单元可以电连接的并排列在相对于所述第一对称线(SY10)与所述第三图形相对称的第五图形中的多个第四周边电路。
7、按照权利权求6所述的半导体存储器件，其特征在于，所述第一存储器单元、所述第二存储器单元，所述第三存储器单元以及所述第四存储器单元是动态随机存取存储器单元，而且所述各个所述第一周边电路、所述第二周边电路，所述第三周边电路以及所述第四周边电路包括读出放大器和子字线驱动器。
8、按照权利权求7所述的半导体存储器件，其特征在于，所述第一图形有相对与所述第一对称线垂直的第二对称线相对称的第一构形(45a)、位于所述第二对称线的一侧并与所述第一构形重叠的第二构形(45b)以及位于所述第二对称线的另一侧并与所述第一构形重叠的第三构形(45c)。
9、按照权利权求8所述的半导体存储器件，其特征在于，所述第一构形、所述第二构形以及所述第三构形是用于一对所述第一存储器单元、一对所述第二存储器单元、一对所述第三存储器单元或者一对所述第四存储器单元的有源区(45a)，用于将所述有源区与一条位线相连的一个位接触孔(45b)以及用于将所述有源区与一对存储电容器的节点电极相连的一对节点接触孔(45c)。
10、按照权利权求5所述的半导体存储器件，其特征在于，所述第四周边电路包括输入和输出电路(40a)、控制器(40a)以及列地址译码器(40b/40c)。
11、按照权利权求5所述的半导体存储器件，其特征在于，所述多个其它存储器单元阵列形成相对于沿所述第一方向伸展的第一对称线(SY20)与所述至少一对存储器单元阵列(71h/71g)相对称的另一对存储器单元阵列(71d/71c)，并且其中
所述另一对存储器单元阵列之一(71d)包括各有排列在相对于所述第一对称线(SY20)与所述第一图形(P)相对称的第四图形中的第三存储器单元的多个第三存储器单元子阵列(42a)以及各与所关联的第三存储器单元子阵列的所述第三存储器单元可以电连接并排列在相对于所述第一对称线(SY20)与所述第二图形(F)相对称的第五图形中的多个第三周边电路(42b/42c)，以及
所述另一对的其它(71c)所述存贮器单元阵列包括各有排列在所述第四图形中的第四存储器单元的多个第四存储器单元子阵列以及各与所关联的第四存储器单元子阵列的所述第四存储器单元可以电连接并且排列在相对于所述第一对称线与所述第三图形相对称的第六图形中的多个第四周边电路。
12、按照权利权求11所述的半导体存储器件，其特征在于，所述第一存储器单元、所述第二存储器单元、所述第三存储器单元以及所述第四存储器单元是动态随机存取存储器单元，而且所述的各个所述第一周边电路、所述第二周边电路、所述第三周边电路以有所第四周边电路包括读数放大器和子字线驱动器(42b/42c)。
13、按照权利权求12所述的半导体存储器件，其特征在于，所述第一图形和所述第四图形各有相对于与所述第一对称线垂直的第二对称线相对称的第一构形(72a/73a)、设置在所述第二对称线一侧并与所述第一构形重叠的第二构形(72b/73b)以及位于所述第二对称线的另一侧并与所述第一构形重叠的第三构形(72c/73c)。
14、按照权利权求13所述的半导体存储器件，其特征在于，所述第一构形、所述第二构形以及所述第三构形是用于一对所述第一存储器单元、一对所述第二存储器单元、一对所述第三存储器单元或者一对所述第四存储器单元的有源区，用于将所述有源区与一条位线相连的一个位接触孔以及用于将所述有源区与一对储存电容器的节点电极相连的一对节点接触孔。
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|---|---|---|---|---|
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