CN1197352C - 提供多重标准输出信号的mpeg解码器 - Google Patents

Abstract

从Advanced Television systems Standard(ATSC近代电视系统标准)的视频解码器包含有在当解码器以第一模式运行时对Main Profile，High Level (MP＠HL)图象解码以产生高清晰度视频输出和对Mainprofile，Main Level(MP＠ML)信号解码以产生标准清晰度视频信号的电路。而在当解码器以第二模式运行时，电路被用来由MP＠HL信号生成标准清晰度图象。此视频解码器包含有为在解码器以第二模式运行时产生MP＠HL信号的分辨率的频域滤波器。

Description

提供多重标准输出信号的MPEG解码器

本专利申请要求1997年3月2日提交的US临时申请的NO.60/040,517的权益。

1997年3月2日提交的US临时申请NO.60/040,517的完整揭示内容在此用作参考。

                     技术领域

本发明是关于接收、解码频域编码信号例如MPEG-2编码视频信号而将其变成换成标准输出视频信号的解码器，较具体说是关于将被编码的高分辨率视频信号格式化为具有用户选择分辨率的被解码输出视频信号的解码器。

                     背景技术

实用的一种Advanced Television System Committee(ATSC，先进电视系统委员会)标准规定高清晰度电视(HDTV)信号的数字编码。此标准的一部分基本上与International Organization forStandardization(ISO，国际标准化组织)的Moving Picture ExpertsGroup(MPEG，运动图象专家组)所建议的MPEG-2标准相同。此标准在一International Standard(IS，国际标准)刊物“InformationTechnology-Generic Coding of Moving Pictures and Associated Audio，Recommendation H.626”，ISO/IEC13818-2，IS，11/94中被加以介绍，这可由ISO获取，在此结合用作为对于有关MPEG-2数字视频编码标准的教导的参考。

MPEG-2标准实际上是数个不同的标准。MPEG-2中定义数种不同的侧面，各自对应于编码图象的不同复杂程度。对各个侧面定义不同的等级，每一等级对应于不同的图象分辨率。被称作为MainProfile，Main Level(主模型，主等级)的MPEG-2标准之一预定供对符合现有电视标准(亦即NTSC和PAL)的视频信号进行编码应用。另一种被称作Main Profile，High Level(主模型，高等级)的标准预定供高清晰度电视图象编码应用。按照Main Profile，High Level标准编码的图象可具有多达每图象帧1152有效行和每行1920象素。

另一方面，Main Profile，Main Level标准定义最大图象大小为每行720象素和每帧567行。在帧速率为每秒30帧时，按此标准的编码的信号有数据速率每秒720*567*30即12247200象素。相反，按照Main Profile，High Level标准编码的图象数据则具有每秒1152*1920*30即66355200象素的最大数据速率。这一数据速率超过按照Main Profile Main Level标准编码的图象数据的数据速率的5倍。在美国用于HDTV编码的标准是这一标准的子集，具有多达每帧1080行，每行1920象素，对这种帧大小的最大帧速率为每秒30帧。对此标准的最大数据速率仍然远大于对Main Profile，Main Level标准的最大数据速率。

MPEG-2标准定义一包含数据与控制信息的混合体的复杂的语法。这一控制信息的某些被用于使得具有数种不同格式的信号能被此标准覆盖。这些格式定义具有每行不同象素数、每帧或场不同行数和每秒不同帧或场数的图象。另外，MPEG-2 main Profile的基本语法定义以五层表述图象序列的压缩MPEG-2位流：序列层、图形组层、图形层、片层和宏块层。这些层的每一个均由控制信息引导。最后，其他的控制信息，也称之为副信息(例如帧类型、宏块模式、图象运动矢量、系数交错模式和反量化信息)被散布在整个编码位流中。

编码的高分辨率Main Profile，High Level图形到低分辨率MainProfile，High Level图形、Main Profile，Main Level图形、或其他低分辨率图形格式的格式变换对于下列这些方面日趋重要：a)提供用于多重现有视频格式的单一解码器；b)提供Main Profile，High Level信号与个人机监视器或现有用户电视接收机之间的接口；和c)降低HDTV的实施成本。例如，变换使得能以为支持例如Main Profile，Main Level编码图形的具有较低图形分辨率的较价廉的现有监视器如NTSC或525渐进监视器来代替昂贵的用于Main Profile，HighLevel编码图形的高清晰度监视器。一个方面是下行变换，将高清晰度输入图形变换成较低分辨率图形以便在较低分辨率监视器上显示。

为有效地接收数字图象，解码器应快速处理视频信号信息。为优化有效性，编码系统应相对地便宜并具有足够的功率实时地解码这些数字信号。结果，支持多重格式的译码器必须使处理器存储器最小

                     发明内容

根据本发明的一方面，提供一种数字视频解码器，包括：用于接收编码视频信号的端子，该编码视频信号表示在第一维和第二维中具有第一空间分辨率的视频图像；解码电路，其以第一方式运行，以解码所接收的编码视频信号，来提供在第一维和第二维中具有第一空间分辨率的解码视频信号；并且以第二方式运行，来提供在第一维和第二维之一中具有小于第一空间分辨率的第二空间分辨率以及在第一维和第二维之另一个中具有第一分辨率的解码视频信号；存储器，用于存储解码视频信号；格式化电路，其包括空间滤波器，当解码电路以第二方式运行时，该格式化电路响应一格式化控制信号来处理在第一维和第二维至少其它一个中的存储的解码视频信号，以改变该解码视频信号的空间分辨率，从而产生至少一个在第一维和第二维中具有相同空间分辨率的显示视频信号；和控制装置，用于在第一和第二模式之间切换解码器并将格式化控制信号提供给格式化电路。

根据本发明的另一方面，提供一种数字视频解码器，接收和解码编码视频信号并以第一方式和第二方式之一运行，此视频解码器提供视频信号作为具有各自的显示分辨率和各自显示格式的显示视频信号，该视频解码器包括：用于接收编码视频信号的端子，该编码视频信号表示在第一维和第二维中具有第一空间分辨率的视频图像；解码电路，其以第一方式运行，来解码所接收的编码视频信号，以提供在第一维和第二维中具有第一空间分辨率的解码视频信号，以及在第二方式运行，以提供在第一维和第二维之一中具有小于第一空间分辨率的第二空间分辨率以及在第一维和第二维之另一个中具有第一空间分辨率的解码视频信号；存储器，用于存储解码视频信号；格式化电路，包括一空间滤波器，当解码电路以第二方式运行时，该格式化电路响应格式化控制信号处理在第一维和第二维之至少其它一个中的存储的解码视频信号，来将解码视频信号的空间分辨率改变到至少一个在第一维和第二维中具有相同空间分辨率的显示视频信号；和控制装置，用于在第一与第二方式之间切换解码器并将格式化控制信号提供给格式化电路。

根据本发明的另一方面，提供一种数字视频解码器，包括：用于接收编码视频信号的端子；解码电路，解码所接收的具有第一空间分辨率的编码的视频信号，以提供具有低于第一空间分辨率的第二空间分辨率的解码视频信号；格式化电路，包括一空间滤波器，处理解码视频信号以改变解码视频信号的空间分辨率，来产生至少一个具有各自的显示空间分辨率的显示视频信号，所述各自的显示空间分辨率与第一和第二空间分辨率不同。

根据本发明的另一方面，提供一种利用数字视频解码器解码编码视频信号的方法，该编码视频信号表示在第一维和第二维中具有第一空间分辨率的视频图像，该方法包括步骤：a)解码所接收的编码视频信号，以i)当数字视频解码器以第一方式运行时，提供在第一维和第二维中具有第一空间分辨率的解码视频信号，和ii)当数字视频解码器以第二方式运行时，提供在第一维和第二维之一中具有低于第一空间分辨率的第二空间分辨率以及在第一维和第二维之另一个中具有第一空间分辨率的解码视频信号；b)将解码视频信号存储在存储器中；c)由一控制器提供格式化控制信号；d)根据格式化控制信号，滤波在第一维和第二维至少其它一个中的存储的解码视频信号，以当数字视频解码器运行于第二方式中时改变解码视频信号的空间分辨率，滤波的解码视频信号具有在第一维和第二维中相同的空间分辨率；和e)1)当数字视频解码器运行于第一方式中时，从在第一维和第二维中具有第一空间分辨率的解码视频信号，和2)当数字视频解码器运行于第二方式中时，从在第一维和第二维中具有相同空间分辨率的滤波的解码视频信号产生至少一个显示视频信号。

根据本发明的另一方面，提供一种利用数字视频解码器解码编码的视频信号的方法，此编码视频信号采用频域变换编码，该方法包括步骤：a)解码所接收的具有第一空间分辨率的编码视频信号，以提供频域变换视频信号；b)在频域中对频域变换视频信号进行滤波和逆变换，以提供具有低于第一空间分辨率的第二空间分辨率的解码视频信号；和c)对解码视频信号进行空间滤波，以改变此解码视频信号的空间分辨率，从而产生至少一个具有各自的显示空间分辨率的显示视频信号，所述各自的显示空间分辨率不同于第一和第二空间分辨率。

                     附图简述

本发明的这些和其他特性和优点由下面结合附图所作详细说明将会显见，所列附图为：

用1A为按照本发明一示范实施例的视频解码和格式变换系统的高级方框图；

图1B为表明本发明一示范性实施例中所应用的包含对外部存储器接口的ATV视频解码器的功能组件的高级方框图；

图2A为由本发明一示范性实施例所应用的视频解码器的高级方框图；

图2B为由本发明一示范性实施例所应用的下行变换系统的高级方框图；

图2C为说明图2A中所示用于解码750P格式的视频信号的解码器的组构的方框图；

图2D为说明图2B中所示的用于解码1125I格式的视频信号的视频信号的包含作2倍下行变换到525P/525I格式的解码器的组构的方框图；

图2E为说明图2B中所示用于解码750P格式的视频信号的包括作2倍下行变换到525P/525I格式的解码器的组构的方框图；

图3A为说明对本发明的3∶1和2∶1示范实施例的子象素位置和对应的预测象素的象素图；

图3B为表明对本发明一示范性实施例一输入宏块的每一行执行的向上采样处理的流程图；

图4为说明对块镜面滤波器的示范实施例的第一和第二输出象素值的倍增对的象素图；

图5为说明对处理作为级联一维IDCT实现的水平和垂直成份的二维系统的滤波器的示范性实现的方框图；

图6A为表明对采用2∶1十中取一的4∶2∶0视频信号的输入和作十中取一的输出象素的宏块图；

图6B为表明对采用2∶1十中取一的4∶2∶0的输入和作十中取一输出象素的象素方框图；

图6C为说明对作水平2倍下行变换将二宏块合并成单一宏块存储进存储器的处理的宏块图；

图6D为说明对作水平2倍下行变换将三宏块合并成单一宏块存储进存储器的处理的宏块图；

图7A为说明本发明一实施例的垂直可编程滤波器的方框图；

图7B为说明图7A的垂直可编程滤波器的垂直滤波系数与行象素采样间隔间的空间关系的象素图；

图8A为说明本发明实施例的水平可编程滤波器的方框图；

图8B为说明本发明一实施例的水平滤波器系数与象素采样值之间的空间关系的象素图；

图9A为说明本发明的示范实施例的重采样比例图形的象素数——重采样比图例；

图9B为表明为将4∶3图形映射到16∶9显示器的第一比例图形的图例；

图9C为表明为将4∶3图形映射到16∶9显示器的第二比例图形的图例；

图9D为表明将16∶9图形映射到4∶3显示器的第一比例图形的图例；

图9E为表明将16∶9图形映射到4∶3显示器的第二比例图形的图例；

图10为说明按照本发明示范实施例利用重复采样比例图形的效果的图象图形表；

图11A为说明本发明示范实施例的ATV视频解码器的显示部分的高级方框图；

图11B为说明本发明示范实施例的27MHz Dual输出方式的方框图，其视频数据是525P或525I，其中第一处理链将视频数据提供给27MHz DAC及NTSC编码器；

图11C为说明在本发明示范实施例的27MHz单一输出方式中仅将525I视频信号提供给NTSC编码器时的方框图；

图11D为说明本发明示范实施例的74MHz/27MHz MHz模式的方框图，其中输出格式符合输入格式，视频数据根据输入格式被加给27MHz DAC或74MHz DAC；

图12为本发明示范实施例所采用的具有高带宽存储器的仅对Main Profile，Main Level MPEG-2 ATSC视频信号进行解码的视频解码器的高级方框图；

图13A为说明当输入视频图象为场格式时有关读数、存储和显示图形信息的处理和流程时间的定时图的上半部分；

图13A为说明当输入视频图象为场格式时有关读数、存储和显示图形信息的处理和流程时间的定时图的下半部分；

图14A为说明当输入视频图象为帧格式时有关读数、存储和显示图形信息的处理和流程时间的定时图的上半部分；

图14B为说明当输入视频图象为帧格式时有关读数、存储和显示图形信息的处理和流程时间的定时图的下半部分；

图15A为说明当输入视频图象为渐进序列而显示为交错序列时有关读数、存储和显示图形信息的处理和流程时间的定时图的上半部分；

图15B为说明当输入视频图象为渐进序列而显示为交错序列时有关读数、存储和显示图形信息的处理和流程时间的定时图的下半部分；

图16A为说明当输入视频为渐进序列和显示为渐进序列时有关读数、存储和显示图形信息的处理和流程时间的定时图的上半部分；

图16B为说明当输入视频为渐进序列和显示为渐进序列时有关读数、存储和显示图形信息的处理和流程时间的定时图的下半部分；

图17A为表明在将解码器组构来提供高清晰度视频信号时如何利用存储器的存储器映象图；

图17B为表明在对一种类型的图象解码时一行图象宏块如何映射进存储器行的存储器映象图；

图18A为表明当将解码器组构来提供标准清晰度视频信号时如何利用存储器的存储器映象图；

图18B为表明在对另一类型图象解码时一行图象宏块如何映射进存储器行的存储器映象图；

图19A为表明当将解码器组构来提供高清晰度视频信号时如何利用被减少的存储器的存储器映象图；和

图19B表明当对另一类型图象解码时一行图象宏块如何映射进存储器行的存储器映象图。

                   具体实施方式

系统综述

本发明示范实施例对已经按照MPEG-2标准间特别是MainProfile High Level(MP@HL)和Main Profile Main Level(MP@ML)MPEG-2标准编码的通常HDTV信号进行解码，提供作为具有多重格式中选的一种的视频信号的解码的信号。

此MPEG-2 Main Profile标准定义五层的图象序列：序列层、图形组层、图形层、片层和宏块层。这些层的每一个均可被看作为一数据流中的记录，其中稍后列举的层的存在作为早先列出层中的嵌套子层。每层记录中包括一含有用于解码其子记录的数据的标题部分。

编码的HDTV信号的各宏块含有6块而各块含有代表HDTV图象中的64个象素的离散余弦变换(DCT)表述的64个各别的系数值的数据。

在编码过程中，象素数据在作离散余弦变换之前经受运动补偿差分编码，而经变换系数的块进一步应用游程和可变长编码技术加以编码。从数据流复原图象序列的解码器倒转编码过程。此解码器利用一熵解码器(如可变长解码器)、反离散余弦变换处理器，运动补偿处理器和内插滤波器。

本发明的视频解码器被设计来支持多种不同的图形格式，而只需要用于高清晰度编码图形格式的下行变换的最小的解码存储器，例如48Mb的Concurrent Rambus动态随机存取存储器(ConcurrentRDRAM0)。

图1表明一利用本发明示范实施例的系统，用于接收和解码以MP@HL或MP@ML编码的视频信息，将经解码的信息格式化成用户所选择的输出视频格式(它包括视频和音频信息两者)，将作格式化的视频输出信号提供到显示装置的接口。本发明的此示范实施例被设计来支持所有ATSC视频格式。为简单起见，将运行分成为接收任何MPEG Main Profile视频位流(受FCC标准约束)和提供525P、525I或NTSC格式图形的Down Conversion(DC，下行变换)，和由MPEG Main Profile位流提供高分辨率1080I/1125I或750P格式图形的Full Specification(FS，全规范)方式。

图1A的示范性系统包括有一前端接口100、视频解码器部分120及相关的解码器存储器130、基本视频输出接口140、音频解码器部分160、可选的计算机接口110和可选的NTSC视频处理部分150。

参看图1A，示范性系统包括前端接口100，它具有带相应存储器103的传送解码器和处理器102。还可包括有一可选的多路器101，用于选择由计算机接口110以例如IEEE1394链路层协议接收的控制信息和计算机所生成的图象，或者用于从数字电视调谐器(未作图示)复原被编码的传送数据流。此传送解码器102将从通信信道位流接收的压缩数据位流变换成压缩视频数据，它可能是例如按照MPEG-2标准打包的基本流(PES)包。传送解码器可以直接提供此PES包，或者可进一步将PES包变换成一或多个基本流。

视频解码器部分包括一ATV视频解码器121和数字锁相回路(DPLL)122。ATV视频解码器121从由前端接口100接收基本流或视频(PES)包和将此包变换到基本流。然后ATV视频解码器121的前端图形处理器根据所采用的编码方法解码基本流，以提供对各图象图形的辉度和色度象素信息。

ATV视频解码器121还包括有为利用提供图象信息的外存储器控制解码操作的存储器子系统和为将经解码的图形信息处理成所希望的图形格式的显示部分。ATV视频解码器121利用解码器存储器130处理高分辨率编码视频信号。DPLL 122被用来为ATV解码器120与解码器存储器130之间的同步化处理操作生成定时信号。解码器存储器130包括一各自可以为16M RDRAM存储器的第一组存储器单元131、132和133，以及各自也可以是16Mb RDRAM存储器的第二组存储器单元134、135和136。本发明的示范实施例基本上是对照并最好实现在此视频解码器部分120和解码器存储器130中加以描述。

基本视频输出接口140包含一可作74MHz运行、后随滤波器142的第一数/模(D/A)转换器(DAC)141(它实际上具有三个用于辉度信号和C_R、C_B色度信号的D/A单元)。这一接口产生具有1125I或750P格式的模拟视频信号。接口140还包括可运行在27MHz、后随滤波器142以产生具有525I或525P格式的视频信号的第二(D/A)转换器(DAC)143(也具有三个用于辉度信号和C_R及C_B色度信号的D/A单元)。基本视频输出接口140利用一(D/A)转换器转换具有所希望格式的数字编码视频信号，生成具有色度和辉度成份的模拟视频信号，和对此模拟视频信号滤波以去除D/A转换处理的采样假象。

音频解码器部分160包括一在输出端口163和164提供音频信号的AC3音频解码器162，和为在输出端口165提供2信道音频信号的可选的6-2信道下行混频处理器161。MP@ML MPEG-2标准音频信号成份从编码的数字信息到在输出端口163、164和165的模拟输出的音频处理在本技术领域中是公知的，而适宜用作为解码器160的音频解码器是ZR385006通道Dolby Digital Surround Processor，可由Zoran Corporation of Santa clara，CA供给。

可选的计算机接口110发送和接收符合例如IEEE1394标准的计算机图象信号。计算机接口110包括有物理层处理器111和链路层处理器112。物理层处理器111将来自输出端口113的电气信号变换成所接收的计算机生成图象信息和控制信号，并为由链路层处理器112解码成IEEE 1394格式化数据提供这些信号。物理层处理器111还将接收的源自传送解码器102的经链路层处理器112编码的控制信号变换成按照IEEE1394标准的电气输出信号。

NTSC视频处理部分150包括一将滤波器142提供的模拟HDTV信号变换成525I信号的可选的ATV-NTSC下行变换处理器151。这种标准间的变换是本技术领域中公知的，并可用空间滤波技术来实现，例如那些在美国专利No.5613084 Han等的“Interpolation FilterSelection Circuit for Sample Conversion Using Phase Quantization”中所揭示的，在此结合用作参考。本发明的示范实施例中这一处理部分仅在解码器处理1080I或1125I信号时被加以应用。

NTSC编码器152从处理器151或直接从解码器120接收525I模拟信号，并将此信号变换为输出端口153(S-video)和154(组合视频)的NTSC格式化视频信号。

采用解码器存储器的视频解码器部分

图1B为表明本发明示范实施例中应用的包括对外部存储器130的接口的ATV视频解码器121的功能组件的高级方框图。ATV视频解码器121包括有一图形处理器171、宏块解码器172、显示部分173和存储器子系统174。图象处理器171接收、存储和部分地解码输入MPEG-2视频位流，并在存储器子系统174的控制下提供可被存储在存储器130中的编码位流、屏幕显示数据、和运动矢量。宏块解码器172接收编码的位流、运动矢量和存储的运动补偿参考图象数据，如果采用预测编码的话，并将经解码的编码视频图象的宏块提供给存储器子系统174。显示部分173从存储器子系统174检索解码宏块并将这些格式化成用于显示的视频图象图形。下面详细说明这些部分的运行。

a)对图形处理的Main Profile格式支持

本发明的ATV视频解码器121被设计来支持所有ATSC视频格式。为简单起见，ATV视频解码器121的运行被分成为接收表1中所示的任一MPEG Main profile视频位流和提供525P、525I或NTSC格式视频信号的Down Conversion(DC，下行变换)方式，和从MPEG Main Profile位流提供高分辨率1080I/1125I或750P格式图形的Full Specification(FS，全规范)方式。对于图1A的示范视频解码器，在FS方式中任何高清晰度或标准清晰度电视信号(HDTV或SDTV)均被解码并以与其被编码时所采用的相同格式在一输出端口提供。在DC方式中，任何HDTV或SDTV信号均被解码并在二个端口之一提供显示输出信号，其中端口1提供渐进的或交错的图象，端口2提供交错图象。

                         表1

                     视频位流格式

号和格式	水平	垂直	高宽比	帧速率(Hz)
					(1)1125I	1920	1080	16×9	30，29.97
(2)1125P	1920	1080	16×9	30，29.97，24，23.98
					(3)750P	1280	720	16×9	60，59.94，30，29.97，24，23.98
(4)525P	704	480	16×9	60，59.94，30，29.97，

				24，23.98
					(5)	704	480	4×3	60，59.94，30，29.97，24，23.98
(6)	640	480	4×3	60，59.94，30，29.97，24，23.98
					(7)	704	480	16×9	30，29.97
(8)	704	480	4×3	30，29.97
					(9)	640	480	4×3	30，29.97

在FS方式中，图形信息包含在标题中(序列或图形)而MPEG标准使得渐进图形能被作为交错图形显示。而且，为支持由30Hz/60Hz到29.97Hz的帧速率Hz变换，解码器可对每接收的1001个图形放掉1图形帧。表2给出对表1的各别输入位流的支持FS方式输出图形格式：

                   表2

              FS支持视频格式

号和格式	每行有效象素数	每帧有效行数	每行总的象素	每帧总的行	帧速率(Hz)	显示时钟(MHz)
							(1)1125I	1920	1080	2200	1125	29.97	74.1758
(2)1125P	1920	1080	2200	1125	29.97	74.1758
							(3)750P	1280	720	1650	750	59.94	74.1758
(4)525P	720	480	858	525	59.94	27.00
							(5)525P	720	480	858	525	59.94	27.00
(6)525P	720	480	858	525	59.94	27.00
							(7)525I	720	480	858	525	29.97	27.00
(8)525I	720	480	858	525	29.97	27.00
							(9)525I	720	480	858	525	29.97	27.00

在DC方式中，Main Level图形高频成份的低通滤波作为解码处理的一部分发生来将高分辨率图形的分辨率调整到具有较低分辨率的格式。此操作包括对高分辨率图形的水平和垂直滤波。应指出，在DC方式中显示格式变换可在4×3显示器上显示16×9高宽比资源，或者反之。这一处理基本上以参照视频解码器部分120的显示部分进行说明。表3给出对表1的各输入位流的支持基本和从属输出图形格式：

          表3

    DC支持视频格式

号和格式	基本输出格式	第二输出格式	显示时钟(MHz)
				(1)1125I	525P	525I	27.00
(2)1125P	525P	525I	27.00
				(3)750P	525P	525I	27.00
(4)525P	525P	525I	27.00
				(5)525P	525P	525I	27.00
(6)525P	525P	525I	27.00
				(7)525I	525P	525I	27.00
(8)525I	525P	525I	27.00
				(9)525I	525P	525I	27.00

b)解码、下行变换和下行采样

I)概述

图2A为处理MPEG-2编码图形的典型视频系统的高级方框图。用来解码MPEG-2编码图形而无需后续处理、格式变换的下行变换的通用方法由MPEG-2标准指定。视频解码系统包括可包含可变长解码器(VLD)210和游程解码器212的熵解码器(ED)110。此系统还包括逆量化器214和反离散余弦变换(IDCT)处理器218。此示范系统还包括一响应由ED110从输入位比特流得到的控制信息而控制解码系统的各部件的控制器207。为处理预测图象，系统还包括一具有参考帧存储器222的存储器199、加法器230和可带有运动矢量处理器221和半象素发生器228的运动补偿处理器206a。

ED110接收编码视频图象信号，倒转编码过程来产生量化频域(DCT)系数值和包括描述对应于当前被解码中的预测图形的宏块的先前被解码图象中的匹配宏块的相对位移的运动矢量的控制信息的宏块。逆量化器214接收量化的DCT变换系数和对一特定宏块重构量化的DCT系数。要用于一特定块的量化矩阵由ED110接收。

IDCT处理器218将重构的DCT系数变换到空域中的象素值(对表示宏块的辉度或色度成分的8×8矩阵值的每一块，和对表示预测宏块的差分辉度或差分色度成分的8×8矩阵的每一块)。

如当前宏块未作预测编码，则由IDCT处理器218提供的输出矩阵值即为当前视频图象的对应宏块的象素值。如果宏块被作帧间编码，先前的视频图形帧的对应宏块即被存储在存储器199中供运动补偿处理器206应用。运动补偿处理器206响应运动矢量从存储器199接收先前解码的宏块，然后在加法器230中将此先前宏块加到当前IDCT宏块(对应于现有预测编码帧的余留成分)以产生对当前视频图象的对应象素宏块，而后被存进存储器199的参考帧存储器222。

图2A的第一示范实施例系统还包括一包含垂直滤波器292和水平滤波器294的显示格式块290。显示格式块290将被解码的高清晰度(FS)图象格式化成为在特定显示单元上显示的图象。

所述的图2A说明对编码图形的解码而不作下行变换。如果利用下行变换来提供较低分辨率图形，则可在IDCT操作之前Po-DCT滤波器。

图2B为采用这样的DCT滤波操作的本发明一示范实施例的下行变换系统的高级方框图，它可在DC方式中由本发明的示范实施例所应用。如图2B中所示，此下行变换系统包括一可变长解码器(VLD)210、游程(R/L)解码器212、逆量化器214和反离散余弦变换(IDCT)处理器218。此外，此下行变换系统还包括用于对解码图形作十中取一处理的下行变换滤波器216和下行采样处理器232。虽然下面是叙述对MP@HL编码输入的示范实施例，而本发明可以实践于任何类似编码的高分辨率图象位流。

此下行变换系统还包括一包含运动矢量(MV)转换器220的运动补偿处理器206b、包含上行采样处理器226的运动块发生器224、半象素发生器228和参考帧存储器222。

图2B的第一示范实施例系统还包括一具有垂直可编程滤波器(VPF)282和水平可编程的滤波器(HZPF)284显示变换块280。此显示变换块280将作下行采样的图象变换成用于在具有低于原始图象分辨率的特定显示装量上显示的图象，并主要在关于显示变换的d)(II)章中作详细介绍。

下行变换滤波器216执行频域中高分辨率(例如Main Profile，High Level DCT)系数的低通滤波。下行采用处理器232以对被滤波的Main Profile，High Level图形作十中取一来删除空间象素，以产生一组能在具有较显示MP@HL图形所需的分辨率低的分辨率的监视器上显示的象素值。此示范性参考帧存储器222存储对应于至少一个具有相当于下行采样图形的分辨率的先前解码的参考帧的空间象素值。对于帧间编码，MV转换器220将每一块所接收的图形的运动矢量定标得与减少的分辨率相一致，高分辨率运动块发生器224接收由参考帧存储器222提供的低分辨率运动块，对这些运动块作上行采样并按需要进行半象素内插来得出具有对应于经解码和滤波的差分象素块的象素配置的运动块。

应指出，在图1B的下行采样系统中，被作下行采样的图象被加以存储而不是高清晰度图象，从而大大降低为存储参考图象所需的存储器。

现在说明为作帧内(infra-frame)编码的本发明下行变换系统的示范实施例的运行。MP@HL位流被VLD210接收并进行解码。在由HDTV系统所用的标题信息外，VLD210还提供对每一块和宏块的DCT系数，以及运动矢量信息。DCT系数在R/L解码器212中作游程解码并被逆量化器214加以逆量化处理。

由于所接收的以DCT系数表示的视频图象是高分辨率图形，本发明示范实施例在对高分辨率视频图象作十取一处理前采取对各块DCT系数的低通滤波。逆量化器214在将DCT系数提供给IDCT处理器218之前将它提供到依靠以预定的滤波系数值加权DCT系数来进行频域中的低通滤波的DCT滤波器216。对本发明一示范实施例，这种滤波操作按块为基础来对块进行。

IDCT处理器218通过对滤波的DCT系数的反离散余弦变换来得到空间象素取样值。下行采样处理器232通过根据一预定的十取一比例删除空间象素取样值来降低图形样本的大小，因此，与为存储较高分辨率Mp@HL图形所需的存储器相比较，存储较低分辨率图形将利用较小的帧存储器。

现在说明用于编码标准的预测帧的本发明下行变换系统的示范性实施例的运行。在此例中，当前所接收的图象DCT系数表示预测图象宏块的余留部分的DCT系数，为方便起见现在将其称之为预测帧(P-frame)。在此加以说明的示范实施例中，对一预测帧的运动矢量的水平分量被加以定标，因为存放在存储器中的先前帧的低分辨率参考图形不具有与高分辨率预测帧(MP@HL)相同数量的象素。

参看图2B，由VLD 210提供的MP@HL位流的运动矢量被加给MV转换器220。各运动矢量被MV转换器220。每个运动矢量被定标以便对被存储在参考帧存储器222中的先前图象的参考帧的适当预定块进行定位。被检索块中的大小(象素值数量)小于用于编码当前图象的对应高分辨率块的块，因此，所检索的块在这些块被总和网230加以组合之前被作上行采样以形成具有与由处理器218提供的余留块同样数量象素的预测块。

响应来自MV转换器220的控制信号此预测块被上行采样处理器226进行上行采样，以生成对应于原始高分辨率象素块的块，然后如果在半象素发生器中对被作上行采样的预测块被运动矢量所指定的话，那么生成半象素值以保证预定块的恰当空间排列。经上行采样和排列的预测块在总和网络230中被加到在此例中作为由预测块缩减分辨率的余留成分的当前的经滤波的块。所有处理均按宏块逐个进行。在对当前高分辨率宏块的运动补偿处理完成之后，相应地由下行采样处理器232将所重构的宏块作十中取一处理。这种处理并不降低图象的分辨率而仅只是由低分辨率滤波图象去除冗余象素。

一旦对一图象的下行采样宏块成为有效，显示变换块280即以分别在VPF282和HZPF284中作下行采样图象的垂直和水平分量的滤波来调整图象以便在低分辨率电视显示器上显示。

现在说明图1A与图1B的ATV视频解码器121的功能组件之间的关系。图1B的图形处理器171接收视频图形信息位流。宏块解码器172包括VLD210、逆量化器214、DCT滤波器216、IDCT 218、加法器230和运动补偿预测器206a和206b。图形处理器171可共亨VLD210。外部存储器130相当于含有参考存储器222的16MbRDRAM131～136的存储器199。

对于FS方式，带750P格式的MPEG-2流的解码为有效地利用存储器可依靠利用96Mb RDRAM或48Mb RDRAM的处理存储参考帧来进行。在FS方式中，带1125I/1125P格式的MPEG2流的解码利用图1这的存储器130的整个96Mb存储器。图2C表明图1A和1B中所示系统的配置，其中，在FS方式，具有750P格式的MPEG2流的解码利用图1中的存储器130的48Mb存储器进行。如图2C中所示，250P位流按照参照图2A所述那样被接收和解码，在存储器中存储1280H象素和720V行。对于此例，存在有DCT滤波器216但仅起全通滤波器的作用，或者说不起作用。

图2D说明系统在DC方式中的操作，将1125I信号变换到525P/525I格式。在这种情况下，在如以上参照图2B所述由DCT滤波器216作低通滤波之后，系统以3倍对高分辨率信号进行下行采样，并将图形作为640H和1080V交错地存储在48Mb存储器中。对于这一系统，在完成运动预测解码前运动补偿处理器以2倍上行采样所存储的图形(以及所接收运动矢量的转换)。还为显示转换对图形作水平和垂直滤波。

图2E类似地说明由750P到525P/525I格式的DC方式格式下行变换之间的关系。除对存储器存储的下行采样和对运动补偿的上行采样为1倍外，这一变换操作均与1125I到525P/525I的变换情况相同。

II)对下行变换的宏块预测

对于此示例性下行变换处理，由于先前图象的参考帧在水平方向上尺寸减小，所接收的指向这些帧的运动矢量也可按照变换比例加以转换。下面说明对水平方向中辉度块的运动转换。熟知本技术的人员如果希望的话能很容易地将以下的讨论延伸到垂直方向中的运动转换。如以X和Y表示原始图象帧中的当前宏块地址，DX作为水平十取一因子和MVX作为原始图象帧的半象表水平运动矢量，则原始图象帧中运动块的左上部象素的地址在半象素单元表示为XH，由式(1)给定：

(1)XH＝2X+MVx

对应于运动块的象素在下行采样图象中开始，具有表示为X*和Y*地址可利用式(2)确定：

$\left(2\right)x^{*}=\frac{\mathrm{XH}}{2\·\mathrm{Dx}};y^{*}=y$

式(2)的除法为带舍位的整除。

因为此示范性滤波器216和下行采样处理器232仅减小图象的水平分量，运动矢量的垂直分量不受影响。对于色度数据，运动矢量为原始图形中一辉度运动矢量的一半。因此，对转换色度运度矢量的限定也可利用二方程式(1)和(2)。

运动预测由一2步骤处理进行：首先，在原始图象中象素精确性运动估算可通过在图2A和2B的上行采样处理器226中上行采样被作下行采样的图象帧来完成。然后半象素发生器228通过对最接近的象素值平均进行半象素内插。

参考图象数据被加到IDCT处理器218所得的输出数据。由于加法器230的输出值对应于具有多个符合高分辨率格式的象素的图象，故能为在具有较低分辨率的显示器上显示被加以下行采样。下行采样处理器232中的下行采样是效于图象帧的二次采样，但可根据转换比例加以调整。例如，在作3∶1下行采样的情况下，对各输入宏块作水平下行采样的象素数为6或5，而第一作下行采样的象素并不总是输入宏块中的第一象素。

在由作下行采样的图象取得正确运动预测块后，利用上行采样来得到高分辨率图形中的对应预测块。因此，运动块预测中子象素的准确性是在被作下行采样的图形中合乎需要的。例如，利用3∶1的十取一，为作恰当的运动预测作下行变换的图形中具有1/3(或1/6)的子象素准确性是希望的。除下行采样的运动块外还确定作为运动矢量所要求的第一象素的子象素。然后利用如以下描述的模数运算确定相继的子象素位置。子象素位置被表示为Xs，由式(3)统定：

$\left(3\right)X_s=\left(\frac{\mathrm{XH}}{2}\right)\%\left(\mathrm{Dx}\right)$

式中“％”表示模数除算。

例如，Xs的范围对3∶1上行采样为0、1、2，而对2∶1上行采样为0、1。图3A表明对3∶1和2∶1示例的子象素位置和对应的17个预测象素，表4示出图3A的符号表。

           表4

符号	象素
		●	下行采样的象素
△	上行采样的象素
		○	预测象素
□	上行采样的额外右和左象素

如前面说明的，上行采样滤波器可以是上行采样多相滤波器，而表5给出这些上行采样多相插值滤波器的特性。

                        表5

	3∶1上行采样	2∶1上行采样
			多相滤波器数	3	2
抽头数	3	5
			水平下行采样象素最大数	9	13

下面二个表，表6和表7，表明对示范的3∶1和2∶1上行采样多相滤波器的多相滤波器系数。

              表6：3∶1上行采样滤波器

	相位0	相位1	相位2
				双精度	-0.16382317355910.79005893595120.3737642376078	0.02210806910700.95578386178580.0221080691070	0.37376423760780.7900589359512-0.1638231735591

固定点(9位)

-0.1640625(-42)0.7890625(202)0.3750000(96)

0.0234375(6)0.95703125(244)0.0234375(6)

0.3750000(96)0.7890625(202)0.1640625(-42)

表7：2∶1上行采样滤波器

	相位0	相位1
			双精度	0.01103968392600.02868864029200.92114335156360.02838864029200.0110396839260	-0.14333638871130.64333638871130.6433363887113-0.14333638871130.0000000000000
固定点(9位)	0.01718750(3 )0.02734375(7)0.92187500(236)0.02734375(7)0.01718750(3)	-0.14453125(-37)0.64453125(165)0.64453125(165)-0.14453125(-37)0.00000000(0)

在定点表述中，表6和表7的括号中的数为9位的2的补码表述，对应的双精度数在左方。取决于下行采样的参考图象帧中的运动预测块的子象素位置，采用多相内插滤波器的一个对应相位。对此示范实施例，还利用左方、右方的附加象素在原始图象帧中内插17个水平象素。例如在3∶1的十中取一的情况下，对各输入宏块产生最大6个作水平下行采样的象素。但在上行采样时，利用9个水平象素来产生对应的运动预测块值，因为上行采样滤波器需要在边界外侧有更多的左右象素供滤波器运行。由于此示范实施例采用半象素运动估算，为得到作为最接近的二象素取样的平均值的16个半象素需要17个象素。半象素内插器进行给象素块提供半象素分辨率的插值操作。表8A说明子象素位置和多相滤波器部件之间的示范性对应关系，并表明为作上行采样处理除上行采样块中的象素外还需要的左象素数。

                        表8A

	子象素位置	交相	额外左象素号	座标变化
					3∶1上行采样	012	120	110	X*-＞X*-1X*-＞X*-1
2∶1上行采样	01	01	22	X*-＞X*-2X*-＞X*-2

图3B总括对一输入宏块各行进行的上行采样处理。首先，在步骤310中，接收对被处理的输入图象帧的块的运动矢量。在步骤312，运动矢量被转换来对应于存储器中的下行采样的参考帧。在步骤314，利用经定标的运动矢量计算存放在存储器130中的参考图象块的座标。在步骤316确定此块的子象素点，然后在步骤318确定为作上行采样的初始多相滤波器值。存储的下行采样的参考帧的参考块的识别的象素由存储器130检取(步骤320)。

在滤波步骤324第一次通过之前，可在步骤322将滤波器的寄存器加以初始化，对此示范实施例这包括以初始的3或5个象素值装载寄存器的步骤。然后，在滤波步骤324之后，在步骤326确定是否所有象素均处理完，这在此示范实施例中为17个象素。如果所有象素均已处理，上行采样块即完成。对于一示范实施例，17×9象素块被返回作为顶部或底部运动块。如没有处理完全部象素，在步骤328更新相位，检查此相位是否为0。如此相位为0，即为下一组象素值更新寄存器。步骤328的更新相位是对示范性的3∶1上行采样滤波器循环周期地将相位值更新到0、1和2，以及对2∶1上行采样滤波器循环周期地更新到0和1。在最左象素超出图象图形边界之处时，图象图形中的第一象素值可加以重复。

对一示范实施例，可按照以下方针实现此上行采样操作。首先，可利用数个因素：1)半象素运动预测操作取二整象素的平均，并且也对相应的滤波器系数取平均来得到半象素滤波器系数；2)不管怎样的下行变换均可采用可以是等于滤波器抽头数的固定数量例如5的滤波器系数；3)对每一前向或后向的较低和较高块可设置5个并行输入端口到上行采样块，其中对各参考块每一时钟跃变均有5个输入象素LWR(0)～LWR(0)与对应的滤波器系数相组合来提供一输出象素；和4)与各自的象素LWR(0)～LWR(4)相组合的滤波器系数h(0)～h(4)的总和提供采样块的输出象素。

滤波器系数可作所需要的反演，因为乘算排序与正常的滤波器参数排序相反，并可能希望使某些系数为零。表8B和表8C分别给出对3∶1和2∶1上行采样滤波器的示范性参数：

                             表8B

	子素象0	子象素1	子象素2	子象素3	子象素4	子象素5
							滤波器系数	6244600	-182235100	-422029600	-21149149-210	96202-4200	51223-1800
参考	X*-1	X*-1	X*-1	X*-1	X*	X*
							相位	01	00	10	01	00	10
半象素	0	1	0	1	0	1

                  表8C

	子素象0	子象素1	子象素2	子象素3
					滤波器系数	3723673	2-1520086-17	-37165165-370	-1786200-152
参考	X*-2	X*-2	X*-1	X*-1
					相位	00	00	01	01
半象素	0	1	0	1

表8B和表8C中，X^*为式(1)和(2)中定义的下行采样的象素位置，由作为式(3’)的式(3)再定义子象素位置Xs：

(3’)Xs＝(XH％)(2DX)

对此示范性实现的色度值，XH由2定标并应用式(1)、(2)和(3’)。在一实施例中，相位和半象素信息(分别被编码成2位和1位)由图2B的运动补偿处理器220和半象素发生器228利用。例如，将参考块象素首先用作为U象素，其次作为V象素，最后作为Y象素。U和V象素作时钟输入40个周期而Y象素作时钟输入144个周期。通过提供最初的5个象素、重复二次、一移一位数据、并重复进行直至一行结束这样来为3∶1十中取一设置参考块。对2∶1十中取一可采用同样方法，不同之处是重复一次而不是两次。输入象素被加以重复是因为十取一处理跟随运动补偿和半象素发生的输出与余留值的相加。因而，对于3∶1的十中取一，去除2/3的象素，而对于这些象素的伪象素无关紧要。

III)采用DCT系数加权的DCT域滤波

本发明此示范实施例包括有处理频域中的DCT系数的图2A的DCT滤波器216，它代替空域中的低通滤波器。以DCT域滤波替代用于DCT编码图形的空域滤波(如被MPEG或JPEG标准所规划的)具有数个优点。最值得指出的是，DCT域滤波器在计算方面更有效而且所需硬件较之用于空间象素采样值的空域滤波器的要少。例如，具有N个抽头的空间滤波器可对每一空间象素取样值应用多达N个附加的乘算和加算。这相似于DCT域滤波器中的仅仅一个附加乘算。

最简单的DCT域滤波器是高频DCT系数的截断。但是高频DCT系数的截断不会取得平滑滤波器的结果并具有例如被解码图象中接近边缘的“跳动”这样的缺点。本发明此示范实施例的DCT域低通滤波器由空域中的块镜象滤波器衍生。用于此块镜象滤波器的滤波系数值例如被以空域中的数值分析加以优化，然后将这些值变换成DCT域滤波器的系数。虽然此示范实施例表明仅水平方向中的DCT域滤波，而DCT域滤波可以在水平或垂直方向或者由组合水平和垂直滤波器来双方面进行。

IV)DCT域滤波器系数的推导

本发明的一示范性滤波器由二个约束条件来导出：第一，滤波器对每一图象块以逐块进行为基础而不利用先前图形块的信息处理图象数据；第二，滤波器降低当滤波器处理边缘象素值时发生的块边界明显程度。

根据第一个约束，在一MPEG图象序列的基于DCT的压缩中，N×N DCT系数产生N×N空间象素值。结果，本发明的此示范实施例实现一仅处理所接收图形当前块的DCT域滤波器。

根据第二约束，如果滤波器仅被应用于空间频率系数块，则在块边缘存在由超过边缘的不足数量填充滤波器的残余的空间象素值引起的滤波操作的跃迁。这就是说，块边缘的参数值不能被恰当地滤波，因为N分级滤波器仅有对N/2分接的值，其余值均超出块的边缘。提供丢失象素值的数种方法在于：1)重复超过边缘的一预定的恒定象素值；2)重复与边界象素值相同的象素值；和3)映射块的象素值来模拟邻接被处理块的先前和随后的象素值块。不存在有关先前或随后块的内容的先前信息时，此重复象素值的映射方法将认为是理想的方法。因此，本发明一实施例对滤波器采用此映射方法并称做“块镜象滤波器”。

下面说明实现对块的8输入空间象素取样值的作低通滤波水平块镜象滤波器的示范实施例。如果输入块的大小为象素取样值的8×8块矩阵，则可由将块镜象滤波器应用到8象素取样值的每一行来进行水平滤波。对本技术领域熟知人员将很显见，滤波处理可由将滤波器系数按列方向加到块矩阵来实现，或者可由对块矩阵作行滤波而后再作列滤波来完成多维滤波。

图4表明输入象素值X0～X7(组X0)与一采用以分接值h0～h14表示的15个抽头空间滤波器的供8输入象素用的示范镜象滤波器的滤波器抽头之间的示例对应关系。输入象素被映射到组X0的左侧，被表作为X1，映射到组X0的右侧，被表作为组X2。滤波器的输出象素值为滤波器分接系数值与对应的象素取样值的15个乘积之和，图4说明对第一或第二输出象素值的乘算对。

下面证明空域中的块镜象滤波器等效于DCT域滤波器。镜象滤波与一2N点(N＝8)的循环卷积相关。

如式(4)中所示定义矢量X’。

X’(n)＝X(n)+X(2N-1-n)；0＜＝n＜＝2N-1    (4)

在N＝8的情况下

X’＝(X0，X1，X2，X3，X4，X5，X6，X7，X7，X6，X5，X4，X3，X2，X1，X0)。

重新排列滤波器分接值h0～h14并以h’表明此重新排列值，

h’＝(h7，h8，h9，h10，h11，h12，h13，h14，0，h0，h1，h2，h3，h4，h5，h6)

因此，镜象滤波的输出y(n)即为由式(5)给出的x’(n)和h’(n)的循环卷积。

(5)y(n)＝x’(n)h’(n)

它相当于式(6)

$\left(6\right)\stackrel{\·}{y\left(n\right)}=\underset{k=0}{\overset{2N-1}{\mathrm{\Σ}}}{x}^{\′}[n-k]\·h^{\′}\left(n\right)$

其中x’[n-k]为x’(n)的循环模和

x’[n]＝x’(n)    n＞＝0

x’[n]＝x’(n+2N)    n＜0。

式(5)中所示空域中的循环卷积对应于离散付里叶变换(DFT)域的标量积。如将Y(K)定义作为y(n)的DFT，则式(5)即成为DFT域的式(7)。

Y(k)＝X’(k)·H’(k)    (7)

式中X’(k)和H’(k)分别为x’(n)和h’(n)的DFT。

式(4)～(7)对抽头数小于2N的滤波器有效。另外，滤波器限制为具有奇数接头的对称滤波器；其中这些约束条件H’(k)为一实数。因此，可以DFT频域中的实数H’(k)加权X’(u)、X’(n)的DFT替代空域中2N乘法和2N加法操作来实现滤波操作。X’(k)的值非常紧密地与原始N点x(n)的DCT系数相关，因为x(n)的N点DCT是由作为X(n)及其镜象x(2N-1-n)组成的接合序列的x’(n)的2N点DFT得到的。

下面以假定一具有奇数抽头2N-1的对称滤波器来说明空间滤波器的DFT系数的推导H’(k)，它是h(n)＝h(2N-2-n)，和相当地h’(n)＝h’(2N-n)及h’(N)＝0。如式(8)中那样定义H’(k)：

$\left(8\right)H^{\′}\left(k\right)=\underset{n=0}{\overset{2N-1}{\mathrm{\Σ}}}{h}^{\′}\left(n\right)\·{W_{2N}}^{\mathrm{kn}}=h^{\′}\left(0\right)+2\underset{n=1}{\overset{N-1}{\mathrm{\Σ}}}{h}^{\′}\left(n\right)\·\cos \frac{\mathrm{\πkn}}{N}$

其中，W_2N ^kn＝exp{-2πkn/(2N)}；and H’(k)＝H’(2N-k).

本发明者已确定x’(n)的2N点DFT，X’(k)，可由式(9)中所示的它的DCT系数表示：

$\left(9\right)X^{\′}\left(k\right)=\underset{n=0}{\overset{2N-1}{\mathrm{\Σ}}}{x}^{\′}\left(n\right)\·{W_{2N}}^{\mathrm{kn}}={W_{2N}}^{-k/2}\·\underset{n=1}{\overset{N-1}{\mathrm{\Σ}}}2x\left(n\right)\·\cos \frac{\mathrm{\πk}(2n+1)}{2N}$

而x(n)的DCT系数C(k)由式(10)给定。

$\left(10\right)C\left(k\right)=\underset{n=1}{\overset{N-1}{\mathrm{\Σ}}}2x\left(n\right)\·\cos \frac{\mathrm{\πk}(2n+1)}{2N}={W_{2N}}^{k/2}\·X^{\′}\left(k\right)\mathrm{for}0\≤k\≤N-1$

而在其他情况C(k)＝0。

X’(k)的值(x’(n)的DFT系数)可由C(k)表示，以式(11)的矩阵给定x’(n)的DCT系数；

$\left(11\right)X^{\′}\left(k\right)=\left[\begin{array}{ccc}{W_{2N}}^{-k/2}\·C\left(k\right)& \mathrm{for}& k\≤N-1\\ 0& \mathrm{for}& k=N\\ -{W_{2N}}^{-k/2}\·C(2N-k)& \mathrm{for}& N+1\≤k\≤2N-1\end{array}\right]$

原始空间象素取样值x(n)也由式(2)中所示IDCT(反离散余弦变换)得到。

$\left(12\right)x\left(n\right)=\frac{1}{N}\underset{k=0}{\overset{N-1}{\mathrm{\Σ}}}\mathrm{\α}\left(k\right)\·C\left(k\right)\·\cos \frac{\mathrm{\πk}(n+1/2)}{N}$

其中在k＝0时x(k)＝1/2，否则为1。

对于0＜＝n＜＝N-1，y(n)的值由式(13)中给定的X’(K)H’(K)的IDFT得到：

$\left(13\right)y\left(n\right)=\frac{1}{2N}\·\{\underset{k=0}{\overset{2N-1}{\mathrm{\Σ}}}{X}^{\′}\left(k\right)\·H^{\′}\left(k\right)\·{W_{2N}}^{-\mathrm{kn}}\}$

式(13)的值y(n)为C(k)H’(k)的IDCT的空间值。因此，空间滤波可通过以H’(K)作表示图象块的输入频域系数的DCT加权和然后进行被加权值的IDCT以再现空域中的滤波象素值来替代。

本发明的示范块镜象滤波的一实施例由以下步骤推演得：1)以小于2N抽头的奇数抽头选择一维低通对称滤波器；2)以填充零来将滤波系数增加到2N值；3)重新配置滤波器系数以使得能依靠左循环移位使原始中间系数达到第零号位置；4)确定作重新配置的滤波器系数的DFT系数；5)以滤波器的实数DFT系数乘DCT系数；和6)进行被滤波DCT系数的反离散余弦度换(IDCT)以提供为十中取一准备的低通滤波象素块。

低通滤波器的截止频率由十取一比例确定。对一示范性实施例，在3∶1十中取一时截止频率为π/3而在2∶1十中取一时为π/2，其中π对应于一半采取频率。

MPEG和JPEG解码器中的DCT域滤波器可使存储器需求降低，因为在先有技术的解码器中已存在有逆量化器和块的IDCT处理，而由DCT域滤波器仅需要附加的DCT系数标量乘算。因此在具体实现中实现上不需要独立的DCT域滤波器块乘算，本发明的另一实施例仅将DCT域滤波器系数与IDCT处理系数加以组合并将组合的系数应用于IDCT操作。

对本发明的示范下行变换系统，考虑到DCT系数的水平滤波和十中取一，而以下为二个示范性实现，用于：

1、1920×1080V交错到640×1080交错的变换(水平3∶1十取一)；

2、1280H×720V递增到640×720渐进的变换(水平2∶1十中取一)。

表9表明DCT块镜象滤波器(加权)系数，在表9中括号内的数为10位2的补码表述。表9的“*”指明此10位2的补码表述的超限值，因为值大于1，但是如本技术领域的熟悉人员所公知的，块的列系数与由此*所指明的值作的乘算能容易地依靠将系数值加到被滤波器值的分数值(余数)相乘的系数来实现。

                      表9

	3∶1十中取一	2∶1十中取1
			H[0]	1.000000000000000(511)	1.000000000000000(511)
H[1]	0.986934590759779(505)	1.01696271579179(*)
			H[2]	0.790833573171840(405)	1.000000000000000(511)
H[3]	0.334720213357461(171)	0.82247656390475166(421)
			H[4]	-0.0323463361027473(-17)	0.46728234862006007(239)
H[5]	-0.0377450036954524(-19)	0.10634261847436199(54)
			H[6]	-0.0726889747390758(37)	-0.052131780559049545(-27)
H[7]	0.00954287167337307(5)	-0.003489737967467715(12)

这些水平DCT滤波器系数对编码视频图象的8×8DCT系数块中的各列进行加权。例如0列的DCT系数以H[0]加权，第1列的DCT系数以H[1]加权，等等。

以上的叙述说明应用一维DCT的水平滤波器实现。如熟悉本技术的人士所公知的，这样的处理可延伸到二维系统。式(12)说明一维情况的IDCT，从而式(12’)即给出更普遍的二维IDCT：

(12’)

$f(x,y)=\frac{2}{N}\underset{u=0}{\overset{N-1}{\mathrm{\Σ}}}\underset{v=0}{\overset{N-1}{\mathrm{\Σ}}}C\left(u\right)C\left(v\right)F(u,v)\cos \frac{(2x+1)\mathrm{u\π}}{2N}\cos \frac{(2y+1)\mathrm{v\π}}{2N}$

式中，C(u)、C(V)为

其他f(X，Y)为空域表述，X和Y为采样域中的空间座标，和U及V为变换域中的座标。由于系数(CU)、C(v)是C知的如为余弦项值，所以仅需为处理算法提供变换域系数。

对二维系统，输入序列现在表示为值的矩阵，各自表示变换域中的各座标，矩阵可表明为具有列序列中周期为M的周期性和行序列中周期为N的周期性的序列，N和M为整数。二维DCT可被实现为对输入序列的列进行的一维DCT，然后对DCT处理的输入序列的行进行的第二个一维DCT。也如本技术领域中公知的，二维IDCT也可实现为一单一的处理。

图5表明实现为级联一维IDCT的为处理水平和垂直分量的二维系统的下行变换的滤波器的示范性实现。如图5中所示，图2的DCT滤波器屏蔽216和IDCT 218可以由一含有垂直DCT滤波器530和垂直IDCT 540的垂直处理器510，以及含有与那些为垂直分量实现的相同的水平DCT滤波器和水平IDCT的水平处理器520实现。由于滤波和IDCT处理均是线性的，所以实现这些处理的次序可以重新排列(例如，水平和垂直DCT滤波首先而水平和垂直IDCT其次，或者相反，或者垂直处理器520第一和水平处理器512第二)。

在图5所示的具体实现中，垂直处理器510后随一转换垂直处理器所提供的垂直处理值块的行和列的块转置操作器550。这一操作可被用来提高水平处理器处理的块的计算效率。

编码视频块，例如8×8矩阵值块，由垂直DCT滤波器530接收，它以对应于所希望的垂直十中取一的DCT滤波器值对块的各项加权。接着，垂直IDCT 540对块的垂直分量进行逆DCT。如前所述，由于两种处理只是进行矩阵乘算和加算，所以DCT LPF系数可以与为作矩阵乘算和加算操作的垂直DCT系数相组合。然后垂直处理器510将作垂直处理的块提供给转置操作器550，后者将被转置的垂直处理值块供给水平处理器520。除非仅仅只进行行的或列的IDCT操作，不一定需要此转置操作器550。水平处理器520对块的各列项以对应于所希望的水平滤波的DCT滤波器值进行加权，然后再对块的水平成分进行逆DCT。

如参照式(12’)所说明的，仅变换域中的系数被供给处理算法，操作是线性的使得均可能仅对这些系数作数学运算。用于IDCT的操作如由式(12’)很显见的形成乘积的总和。因而，硬件实施需要被存储在存储器如ROM(来图示)中的已知系数，和一组接收来自ROM的这些系数以及由输入转换座标的矩阵选择的系数的乘法和加法电路(未图示)。对于较先进的系统，如果算术运算的次序被按照分布算法修正则可利用ROM累加器方法来由乘积求和的实现变换成位半行的实现。这种技术例如在Stanley A.white的“Applications ofDistributed Arithmatic to Digital Signal Processing：A Tutorial Review”(IEEE ASSP Magazine，July 1989)中有公开，它利用计算中的对称性来降低乘积求和实现的整个门选通数。

在本发明另一实施例中，可将DCT滤波器操作与逆DCT(IDCT)操作相组合。对这样的实施例，因为滤波和逆变换操作均为线性的，滤波器系数可与IDCT的系数相组合来形成经修正的IDCT。如本技术领域中公知的，此修正IDCT，因而此组合IDCT和DCT下行变换滤波可通过类似于简单IDCT操作的硬件实施来进行。

C)存储器子系统

I)位流和图形数据的存储器存取和存储

如图1B中所示，本发明示范实施例利用一控制向和从存储器130存储和读取信息的具有存储器子系统174的ATV视频解码器121。存储器子系统174为视频解码操作给存储器130提供图形数据和位流数据，在优选实施例中至少2图形或帧被用于MdEG-2编码视频数据的恰当解码，存储器130中的一选择屏幕显示部分可用于支持OSD数据。存储器子系统174与存储器130间的接口可以是一提供500Mbps通道的Concurrent(并行)RDRAM接口，并可应用三个RAMBUS通道来支持所需带宽。本发明一具有图形处理器171、宏块解码器172和以外部存储器130运行的存储器子系统174的实施例可采用US专利No.5,623,311 Phillips等的“MPEG VLDEODECODER HAVING A HIGH BANDWIDTH MEMORY”中所描述的系统，在此引用作为参考。图12为由本发明一示范实施例采用来解码MP(a)ML MPEG-2图形的这种具有高带宽存储器的视频解码器的高级方框图。

总的说，如图1A和图1B所说明的，US专利No.5623311描述具有单一存储器端口的单个的高带宽存储器。存储器130保存输入位流，用于运动补偿处理的第一和第二参考帧，和表示当前被解码场的图象数据。此解码器包括1)存储和检取位流数据的电路(图形处理器171)，2)以块格式为当前解码场检取参考帧数据和存储图象数据(宏块解码器172)和为变换到光删扫描格式检取图象数据(显示部分173)的电路。存储器操作以为控制操作规定的被称做宏块时间(MblkT)的存储器访问时间周期利用单一的共用存储器端口被作时分多路化。

表10概括为支持多重格式的FS和DC组构的图形存储需求：

                                  表10

格式	象素(H)	宏块(H)	象素(V)	宏块(V)	每一图形的位	存储(3图形)
							1920×1088FS	1920	120	1088	68	25,067,520，	75,202,560
128×720FS	1280	80	720	45	11,059,200，	33,177,600
							1920×1800DC	640	40	1088	68	8,355,840	25,067,520
1280×720DC	640	40	720	45	5,529,600	16,588,800
							704×480	704	44	480	30	4,055,040	12,165,120
640×480	640	40	480	30	3,686,400	12,165,120

对DC方式，1920×1080图形被作水平3倍的缩减，形成640×1080的图形；1280×720的图形作水平2倍的缩减，形成640×720图形。在PC方式中704×480和640×480图形不加缩减。

对位流数据，按照MPEG-2标准，最低需要的缓存器容量(即VBV缓存器尺寸)和因而存储器的存储容量为7995392位。在本发明的优选实施例中，位流存储容量可为同步和接口处理功能增加到10737258位。

利用对低分辨率的每象素4位、每象素2位或对高分辨率每2象来32位可实现可选的OSD功能。对全屏幕OSD，表11给出示范性存储需求：

表11

分辨率	1920×1080	1280×720	704×480
				4位/象素	8,294,400	3,686,400	1,351,680
2位/象素	4,147,200	1,843,200	675,840
				32位/2象素(YUYV)格式	33,177,600	14,745,600	5,406,720(无位映射)

如US专利No.5623311中所述，前面说明的存储器存储容量需求对以FS格式的附加的三个16Mb RDRAM131、132、133扩展的DC格式可利用能在3个RAMBUS通道上以三个16Mb RDRAM134、135、136(图1A)扩展的组构来实现。

为适应存储器130中多重DC和FS格式化图形还需要支持根据对应的图形显示定时的各个别解码操作。例如，渐进图形以二倍交错的图形的速率出现(60或59.94Hz渐进对30或29.97Hz交错)，结果渐进图形转交错图形快速地被解码(每秒60或59.94帧渐进对每秒30或29.97帧交错)。因而解码速率被对格式的显示速率约束，而如果应用不太严格的每秒59.97或29.97帧的解码速率而不是每秒60或30帧，则因变换就可能每1001帧中丢失1帧。为方便起见，对一格式的解码操作可以被定义作为能完成对一宏块的全部解码操作的期间的“宏块时间(MblkT)”的单位加以量度(每一宏块解码的时钟周期)。利用这一期间作为量度，如式(14)中所定义的，就可在规律地发生的MbikI期间而规定控制信号和存储器访问操作。

MblKT(时钟周期/宏块)＝系统时钟速率(时钟周期/秒)/帧速率(帧/秒)/图形大小(宏块/帧)                    (14)

此外，对于交错图形的图形解码不可利用消隐间隔，增加对时间期间的8行裕量来计及同时解码8行(交错的)和同时解码16行(渐进的)。因此，可对MblkT加一调整因子(AdjFact)，如式(15)和(16)中给出的：

(15)AdjFact(交错)＝(全部行-垂直消隐行-8)/全部行

(16)AdjFact((渐进)＝(全部行-16)/全部行

表12列举对每一所支持格式的MblkT：

表12

	Mblk/每帧	帧时间(msec)	MblkT(clks)	调整因子	有效解码MblkT
						1920×1080	8160	33.33	255.3	0.9729	248.4
1280×720	3600	16.67	289.4	0.9787	283.2
						704×480P	1320	16.67	789.1	0.9695	765.1
704×480I	1320	33.33	1578	0.9419	1486.6
						640×480P	1200	16.67	868	0.9695	841.6
640×480I	1200	33.33	1736	0.9419	1635.3

在本发明一示范实施例中，对所有格式均采用241时钟的MblkT以适应包含一很小裕量的最快解码时间的需求。对这样选择的MblkT期间，较慢格式的解码包括有其中不发生解码动作的期间，从而，可利用一计数器来反映此带有被产生来停止在所选择的MblkT间隔中的解码的滞止的线性解码速率。

参看图1B，存储器子系统174可提供对宏块解码器172和显示部分173的内部图形数据接口。解码宏块接口接收经解码的宏块数据和将其按照为此给定格式定义的存储器映象存储在存储器130的正确的存储器地址位置中。存储器地址可由宏块号和图形号推导出。宏块可按系统时钟速率在三个通道上，每16Mb存储器装置一通道(图1A的131～136)作为宏块行接收。各存储器装置对每一图形可具有二部分，每一部分采用一高和低地址。对于交错图形，一部分承载Field 0数据而另一部分承载Field 1数据，对于渐进图形，高和低部分双方被作为单一部分处理，承载整个帧的数据。每一宏块被加以解码和对每一图形进行存储，除非是一整个场时间期间暂停解码的3∶2下拉方式中，具有每秒24帧的帧速率的信号被按显示一帧二次和下一帧三次这样每秒60帧(或场)地加以显示。

一参考宏块接口将被存储的先前解码的图形数据加给宏块解码器172作运动补偿。此接口可提供对应于双向预侧(B)编码、单向预测(P)编码或内部(I)编码的二个、一个或不提供宏块。各参考块利用二通道提供，每一通道含1/2宏块。对于FS方式，各被存储的参考半宏块可以为能以半象素分辨率内插的17×9(Y)、9×5(C_R)和9×5(C_B)。对采用系数3的DC方式，各接收的半宏块为10×6(Y)，6×4(C_K)和6×4(C_B)。对于采用十取一系数为2的DC方式，各被检取的半宏块为使得能作上行采样和半象素分辨率的14×9(Y)，10×5)(C_R)和10×5(C_B)。

一显示接口将被检取的象素数据供给在单一通道上多路传输Y、CR和CB象素数据的显示部分。可设置二显示通道支持由/到交错的到/由渐进的格式的变换。在DC方式中，第一通道可同时提供最多4行交错的或渐进的数据，第二通道可提供最多4行的交错数据，而在FS方式中仅利用第一通道来支持单一行数据。

如先前所述，MPEG-2编码视频图形可借助应用存储器中存储的最多3个图形被加以解码，此存储器使图形信息可被存储在每一区保持一场图形信息的六个区中。图13A和13B说明涉及当输入视频为场格式时的读取、存储和显示图形信息的处理和流程时间。图14A和14B说明涉及当输入视频为帧格式时的读取、存储和显示图形信息的处理和流程时间。图15A和15B说明涉及当输入视频为渐进序列和显示为交错序列时的读取、存储和显示图形信息的处理和流程时间。图16A和16B说明涉及当输入视频为渐进序列和显示为渐进序列时的读取、存储和显示图形信息的处理和流程时间。在图14A和14B及15A和15B中，标号“A”指明在垂直消隐期间解码被悬置的间隔。

(II)对所支持格式的存储器映象组构

如前面说明的，MPEG-2编码视频可利用存储在图1A的存储器130中的3个图形加以解码，根据图形格式和是否利用下行变换可采用不同的存储器容量。因而，可利用外存储器映射在参考宏块存取方面有效地利用可用的存储。也如前面所述，对本发明一示范实施例DC方式的存储器容量为48Mbit而对FS方式可扩展到96Mbit。而且，外部存储器映射还可使RDRAMS适应于2K或1K页面大小。

对本发明一示范实施例，存储器子系统174如US专利No.5,623,311中所指明的采用存储器映射。图17A为一存储器映象图，说明在FS方式中位流1730和图象数据场1710、1712、1714、1716、1718和1720存储进RDRAM存储器的状态。图17B为一存储器映象图，表明当一示范型式的1920×1088FS图象利用带2K页面大小的96Mbit RDRAM解码时一行图象宏块如何映射进存储器行。

在FS方式中，RDRAM包括96Mbit存储器。位流1730被配置在作为对MP(a)HL图象的最大VBV缓存器大小的存储器的高地址范围的存储器区域。每一图象数据场被配置得如所示，其中X和Y的值取决于被进行解码的具体MP(a)HL图象中每行的象素和每场的行数。表13中提供用于1920I图象的这些值，对于更小的图象，各场缓存器部分将低于被完全应用的值。

表13

	2K页	1K页
			每行8字节	256	128
总行数	2048	4096
			X	272	544
YPICTMAX	239	119
			YVBV	0	0
YVBVMAX	255	127
			XVBV	1828	3656
XVBVMAX	2047	4095

图18A说明用于采用48Mbit RDRAM存储器的DC格式的通用存储器映象。图18B为一存储器映象图，表明当一示范型式的1920×1088DC图象被以2倍水平十取一和利用48Mbit RDRAM和2K页面大小进行解码时一行图象宏块如果映射进存储器块。图18A的存储器映象利用对525I和525P图象的表14A中给出的参数加以说明。

表14A

	2k页	1k页
			每行8字节	256	128
总行数	1024	2048
			X	131	272
YPICTMAX	191	95
			YVBV	192	96
YVBVMAX	255	127
			XVBV	0	0

XVBVMAX

879

1759

对1280×720图象的情况，这种图象在FS方式中可用48MbitRDRAM存储。但在FS方式中，存储器存储处理可被修正来适应存储的图形利用2K页面大小的48Mbit RDRAM。图19A说明这一情况下采用48Mbit RDRAM存储器对FS模式的通用存储器映象，图19B说明这种情况下对半宏块行的布置。

表14B

每图形	2k页
		每行8字节	240
总行数	135
		通道	3
半-宏块行	2
		图形	3
VBV
		每行8字节	256
行	208
		通道	3

US专利No.5,623,311中叙述的存储器映射采用每一宏块行固定的4个RDRAM行来存储MP(a)HL解码图形。但此示范实施例可以并行RDRAM为基础，其中二存储块可能具有同一装置重叠请求，这与重叠请求仅能发生成不同装置的基本RDRAM相反。对此优选实施例，同一宏块行存储块在相同场缓存器中被作交错。例如，利用来存储一图形的RDRAM行数随1K/2K页面大小和水平象素数而定是可变的。一种方法可为最大图形配置存储器，而较小可被容纳在此配置中但不完全利用存储器空间。

此示范实施例可利用每一宏块行3 RDRAM行来存储MP@HL解码图形，这种映射表示在图19A和19B中。但是，本发明可采用利用每一宏块行的可变RDRAM行数来存储MP@HL和MP@ML图形。如所示，这一映射在存储块A与存储块B的存储器行之间作宏块交错。如所参考的专利中所说明的，这使得跨越二个或更多存储器行的宏块能迅速地由对存储器130不同的存储器块发出重叠请求的存储器子系统174进行访问。这一存储器映射应用于FS方式。在应用时，这种存储器130的映射以对存储器映射处理的修正来支持仅利用48Mbit RDRAM的1280×720视频信号的全规范解码。此修正利用3 RDRAM行来保持单一宏块行。本发明此示范实施例中，存储块交错和显示起始行计数器被复位来支持每宏块3 RDRAM行。

对下行变换，作下行采样的宏块被汇合成一供存储的单一宏块。随后参照图6A和6B说明DC方式的下行采样处理。图6C说明对作2倍水平下行变换时将二宏块汇合成一单个宏块以便存储在存储器1 30中的处理。图6D说明对作2位水平下行变换时将3宏块汇合成一单个宏块以存储在存储器130中的处理。

d)显示部分的下行采样和显示变换

(I)低分辨率格式的下行采样

由图2B的下行采样处理232进行下行采样来减少作下行变换图象中的象素数。图6A表明为作3∶1十中取一的4∶2∶0信号格式的输入和作十取一的输出象素。图6B表明4∶2∶0色度类型的2∶1十取一时的输入和作十取一的输出象素。表16给出图6A和6B的辉度和色度象素的图例标识。图6A和6B的下行变换前、后象素位置分别为交错的(3∶1十中取一)和渐进的(2∶1十中取一)情况。

        表16

符号	象素
		+	十取一前的辉度
×	十取一前的色度
		·	十取一后的辉度

△

十取一后的色度

对交错图象的下行采样，这可以是由一1920×1080象素图象到一640×1080象素水平压缩图象的变换，在水平轴上每3个象素去除掉2个。对示范性的3∶1十中取一，在下行变换处理后存在有3种不同宏块型式。图6A中，原始宏块被标以MB0、MB1、MB2。MB0中作下行采样的象素于原始宏块的第一个象素开始，而在MB1和MB2中下行采样的象素从第三和第二象素开始。而且各宏块中作下行采样的象素数是不同的。MB0中，水平有6个下行采样的象素，但在MB1和MB2中为5个象素。此三种MB型式重复，因此要应用模3算法。表11总括对各输入宏块MB0、MB1、MB2的下行采样象素数量和偏移：

            表11

	MB0	MB1	MB2
				下行采样辉度象素号	6	5	5
下行采样色度象素号	3	3	2
				第一下行采样的辉度象素的位移	0	2	1
第一下行采样的色度象素的位移	0	1	2

对渐进格式图象的下行采样，每隔一样本对辉度信号进行子采样。对辉度信号，被作下行采样的象素具有在原始图象中象素位置之下1/2象素的空间位置。

(II)显示变换

图1B的ATV解码器121的显示部分173被用于对所存储的图形信息(被解码的图形信息)为一特定显示格式进行格式化。图11A为说明本发明一示范实施例用的ATV视频解码器121显示部分的高级方框图。

参看图11A，二输出视频信号得到支持，第一输出信号VID out1支持任一所选择的视频格式，第二输出信号VID out2只支持525 I(CCIR-601)。各输出信号分别由处理部件1101和1102处理，它们进行水平、垂直上行采样/下行采样。这种配量在为显示高宽比与输入图形的高宽比不匹配时可以看作是理想的。一可选的屏幕显示(OSD)部分1104可用来为支持的输出信号VID out1和VID out2之一提供屏幕显示信息以形成显示信号V out1或Vout2。除输出控制器1126和1128的输出信号V out1或out2外，所有处理均以内部时钟速率进行，前者以象素时钟速率执行。对此优选实施例，此象素时钟速率可以为辉度象素速率或者为辉度象素率的二倍。

因为处理部件1101和1102的显示组件类似地操作，所以只说明显示处理部件1101的运行。参看显示处理组件1101，从存储器130(图1A中所示)以光栅顺序向垂直处理块282(图2B中所示)提供4行象素数据。各行每次提供作C_R、Y、C_B、Y数据32位。然后垂直处理块282对此4行进行滤波降为1行并将此经滤波的数据以32位C_R Y C_B Y格式提供给水平处理块284(也如图2B中所示)。水平处理块284为所选择的光栅格式提供正确数量的象素作为经过格式化的象素数据。因而，输入水平处理块284的滤波数据速率并不一定等于输出数据速率。在上行采样情况中，输入数据速率将低于输出数据速率。在下行采样情况中，输入数据速率将高于输出数据速率。经格式化的象素数据可由可选的背景处理块1110插入背景信息。

如熟悉本技术人员所公知的，显示部分173的各部件受一控制器1150的控制，它由读出/写到微处理机接口的参数设定。此控制器产生信号CNTRL，为协调和执行恰当的电路操作、装载和传送象素、和信号处理，这种控制是比须的。

来自此水平处理块284的数据、来自第二水平处理块284a的数据、和HD分路1122上的HD(未作处理的)视频数据均被加给多路器118，它在处理器的控制下(未图示)选择一个被提供给将视频数据流与来自OSD处理器1104的可选的OSD数据加以组合成混合输出视频数据的混合器116的视频数据流。此混合视频输出数据然原被提供到MUX 1120和1124。

对于第一组处理部件1101，MUX1120可从混合输出视频数据、加在HD分路1122上的HD数据或来自背景插入块1110的数据选择。被选择的数据提供给也接收象素时钟的输出控制处理器1126。而后输出控制处理器1126根据所希望的输出方式将数据时钟速率从内部处理域改变到象素时钟速率。

对第二处理部件1102，MUX1124可从混合输出视频数据或来自背景插入块1110a的数据选择。被选择的数据加给也接收象素时钟的输出控制处理器1128。然后输出控制处理器1128根据所希望的输出方式将数据时钟速率从内部处理域改变到象素时钟速率。MUX1132供给或者是所接收的MUX1124的被选择的数据(601 DataOut)或者来自OSD处理器1104的选择OSD数据。

光栅生成和控制处理器1130也接收象素时钟并包括有生成光栅间隔的计数器(未图示)，使得控制命令能被逐行地发送到显示控制处理器1140。显示控制处理器1140协调与外部存储器130的定时和启动与光栅行同步地逐行进行对各处理链1101和1102的处理。处理器1130还生成水平、垂直和场同步信号(H、V和F)。

图11B～11D将图11A中所示的视频解码器121的显示部分173所提供的输出模式相关到图1A的有效块。图11B说明一27MHz Dual(双)输出模式，其视频数据为525P或525I，其中第一处理器1101(图11A中所示)将525P视频数据加到27MHz DAC 143同时将525I数据(601 Data Out)加给NTSC解码器152。图11C说明在27MHz单一输出方式中仅525I数据(601 Data Out)被提供统NTSC编码器152。图11D说明一74MHz 127MHz模式，其中输出方式与输入格式相匹配且视频数据根据输出格式被加给或者27MHz DAC 143或者74MHz DAC 141。74MHz DAC用于1920×1088和1080×720图形，27MHz DAC被用于所有其他输出格式。

利用作下行采样图象帧的显示变换来以特定格式显示图象。如前面指出的，图2B中所示的显示变换块280包括有为在较低分辨率屏幕上显示调整作下行变换和下行采样的图象的垂直处理块(CPF)282和水平处理块(HZPF)284。

在此示范实施例中VPF282为一被实现成为一可编程多相垂直滤波器的垂直行内插处理器，在此示范实施例中HZPF 284为一也被实现成一可编程水平多相滤波器的水平行内插处理器。这些滤波器均是可加以编程的，均是为对许多显示格式作适应显示变换的设计选择方案。

如图2B中所示，4行下行采样的数据以光栅顺序输入VPF282。对于此示范实施例，这种数据包括每次32位进入VPF 282的辉度(Y)和色度(C_R和C_B)象素对。VPF282将此4行数据进行滤波成为1行并将此行作为各自含有YC_R YC_B式的辉度和色度数据传送给HZPF 284，然后HZPF 284生成为符合所希望光栅格式的正确数量的象素。

图7A为说明一适用作为本发明一实施例的VPF 282的示范滤波器的高级方框图。下面说明VPF282处理多对输入象素(每对包括有2辉度象素Y和一色度C_R或C_B象素)以产生一对输出象素。这有利于4∶2∶0格式的处理，因为彩色象素能方便地与其对应的辉度象素相关联。但熟悉本技术的人士会理解到仅辉度象素或仅色度象素可作如此处理。

参看图7A，VPF282包括：VPF控制器702；包括辉度象素MUX(LP MUX)706、708、710和712及色度MUX MUX(CP MUX)714、716、718和720的第一多路器网；包含辉度滤波器MUX(LF MUX)726、728、730和732及色度滤波器MUX(CF MUX)734、736、738和740的第二多路网；辉度系数RAM 704；色度系数RAM 724；辉度系数乘法器702、744、746和748；色度系数乘法器750、752、754和756；辉度加法器760、762和764；色度加法器766、768和770；合入和削除处理器772和776；多路分配/寄存器774和778；和Output Register 780。

现在介绍VPF 282的运行。垂直再采样利用2个4抽头多相滤波器来完成，1个用于辉度象素和一个用于色度象素。以下仅详述对辉度象素滤波器操作，因为对色度象素的操作相似，向指出它们发生时在通路上的差异。对此优选实施例辉度象素的垂直滤波可利用此4抽头多相滤波器中的最多8个相位，而色度象素的滤波可利用此抽头多相滤波器中最多16个相位。在一场或帧开始时，VPF控制器702复位垂直多相滤波器，给第一和第二多路器网提供控制定时，为多相滤波器相位由辉度系数RAM、色度系数RAM 724选择系数组，并包括有一对在被处理时的场或帧的各行进行计数的计数器。

VPF控制器702在协调MUX网与多相滤波器的操作之外还以跟踪被解码图形中垂直位置的整数和分数部分来监视显示行。此整数部分指明应存取哪些行，分数部分指明应采用哪一滤波器相位。此外，在计算分数部分时采用模N算法使得能应用低于16的相位，这对于精确的下行采样比例如(9比5)可以是有效的。此分数部分总是被作舍位到应用中的模N相位之一。

如图7A中所示，来自4图象行的辉度和色度象素对被分离成为色度通道和辉度通道。辉度通路中的16位象素对数据可进一步由LPMUX 706、708、710和712作多路化成为8位偶数(Y-偶数)和8位奇数(Y-奇数)格式，而色度通道中的16位象素对由CP MUX714、716、718和720多路化成为8位C_R和8位C_B格式。辉度滤波器MUX706、708、710和712被用来重复被解码图象边界处顶部一行和底部一行的象素值以顶使多相滤波器操作中滤波器象素边缘能重叠。

对应于辉度象素信息和色度象素信息的4行的象素对然后通经各自的多相滤波器。由VPF控制器702根据被编程的上行或下行采样因子选样为对一滤波器相位加权象素值而被乘法器742、744、746和748所用的系数。在加法器760、762和764中组合被加权的辉度象素信息之后，将此值施加到提供8位值的舍入和省略处理器772(因为系数乘算要以较高精度进行)。DEMUX寄存器774接收对应于被作插值的8位偶数(Y-偶数)辉度值的第一8位值和对应于被作插值的8位奇数(Y-奇数)值的第二8位值和提供一16位的经垂直滤波的辉度象素对。奇存器780在辉度和色度通道中收集和提供经垂直滤波的象素，并将它们作为含有辉度和色度象素对的经垂直滤波的32位值提供。

图7B表明行的系数与象素采样踞离之间的空间关系。对于辉度和色度多相滤波通道的系数各自具有被分配到每一系数组的40位，而对每一相位具有一系数组。这些系数被认为是分母为512的分数。此系数被自左向右地置于40位的字中，C0至C3。C0和C3为带符号的10位2的补码值，而C1和C2为具有给定范围例如-256～767的10位，它们各自随后被变换到11位的2的补码值。

图7A包括的选的辉度系数调整782和色度系数调整784。这些系数调整782和784被用来对C1和C2推导11位的2的补数。如果位8和9(最高位)两者均为1，此11位数的符号为1(负数)，否则此值为正。

图8A为说明适用于作为本发明一实施例的HZPF 284的示范滤波器的高级方框图。HZPF 284从VPD 282接收可为32数据的辉度和色度象素信息对。此HZPF 284包括：HZPF控制器802 C_R锁存器804；C_B锁存器806；Y锁存器808；选择MUX 810，水平滤波器系数RAM 812，乘法网814；加法网816；舍入和省略处理器818；DEMUX寄存器820和输出寄存器822。

水平再采样由8插头、8相位的多相滤波器完成。显示象素的发生由HZPF控制器802以跟踪被解码和作下行采样的图形中水平位置的整数和分数部分加以配合。整数部分指明要取用哪些象素和分数部分指明应采用哪一滤波器相位。在计算分数部分时利用模N算法可使得能应用小于N的相位。例如，如果应用象9比5这样的精确的下行采样比时这可能是有用的。如果此下行采样比例不能表示为一简单分数，则可将此分数部分舍位到N相位之一。本发明示范实施例的HZPF 284对象素对进行滤波，并利用在偶数象素边缘上的校准来促进4∶2∶0格式化图形的处理和使得C_R和C_B象素(彩色象素)与对应的Y象素结合一齐。

现在参照图8A说明HZPF 284的运行。在一水平行的起始HZPF控制器802复位水平多相滤波器，对第一和第二路器网提供控制定时，对每一多相滤波器相位为C_R、C_B和Y滤波器系数从水平系数RAM 812选择系数组，选择用于处理的各组C_R、C_B、和Y值。另外，当水平位置接近行的左或右侧时，HZPF控制器迫使边缘象素值被加以重复或被设到0供8插头多相滤波器应用。由这种简化所造成的图象中的任何失真通常都隐匿在被显示图象的过扫描部分。

由VPF 282接收的象素数据被分解成Y、C_R和C_B值，这些值被各个地锁存进C_R锁存器804、C_B锁存器806、和Y锁存器808。然后HZPF控制器802采样适当的信号Y、C_R、C_B到MUX 810。在此示范实施例中，具有更多的应用Y辉度锁存器808中的附加锁存器的Y值。同时，HZPF控制器802根据由对水平滤波器系数RAM812的控制信号编程的上行采样或下行采样值为滤波器相位和为或C_R或C_B或Y值选择适当的滤波器系数。

水平滤波器系数RAM 812然后将系数输出到乘法网814各部件以与输入象素值相乘产生加权象素值，并在加法网816中将加权象表值进行组合以产生经水平滤波的C_R、C_B或Y值。

在加法网816中组合加权象素值后，经水平滤波的象素值被应用于提供8位值的舍入和省略处理器(因为系数乘法是以较高精度进行的)。DEMUX寄存器820接收一系列对应于C_R值的8位值，8位偶数(Y偶数)Y值，8位C_B值，最后对应于8位奇数(Y奇数)Y值的8位值，DEMUX寄存器820将此值作多路处理成一具有32位值的经水平滤波的辉度和色度象素对(Y偶数、C_R、Y奇数、C_B)。寄存器822存储和提供象素对作为经垂直和水平滤波的32位象素辉度和色度象素对。

图8B说明存储在水平滤波器系数RAM 812中和用于多相滤波器中的系数与对水平行作下行采样图象的象素采样值之间的空间关系。对此示范实施例的系数被由左至右地置于一64位字中，C0到C7。系数C0、C1、C6和C7为具符号位的7位2的补码值，C2和C5为具符号位的8位2的补码，C3和C4为表示范围-256～767的带符号的10位2的补码值。对C3和C4的11位2的补码值利用调整来推导。如果位8和位9(最高位)为1，则11位值的符号为1(负数)，否则此值为0(正数)。所有系数均可作为具有分母512的分数。

表12列举对进行所指定格式变换的本发明的示范实施例的用于VPF 282和HZPF 284的系数：

                          表12

用于750P到525P或750P到525I的4抽头2相位辉度垂直滤波器的系数

	抽头0	抽头1	抽头2	抽头3
					相位0	103	306	103	0

相位1

10

246

246

10

用于750P到525P或750P到525I的4抽头4相位色度垂直滤波器的系数

	抽头0	抽头1	抽头2	抽头3
					相位0	25	462	25	0
相位1	-33	424	145	-24
					相位2	-40	296	296	-40
相位3	-24	145	424	-33

用于750P到525I的4抽头2相位辉度垂直滤波器的系数

	抽头0	抽头1	抽头2	抽头3
					相位0	145	222	145	0
相位1	84	172	172	84

用于750P到525I的4抽头4相位色度垂直滤波器的系数

	抽头0	抽头1	抽头2	抽头3
					相位0	57	398	57	0
相位1	-6	382	166	-30
					相位2	-29	285	285	-29
相位3	-30	166	382	-6

用于1125I到525P的4抽头8相位辉度垂直滤波器的系数

	抽头0	抽头1	抽头2	抽头3
					相位0	20	472	20	0
相位1	-20	425	70	37
					相位2	-52	472	162	-69
相位3	-62	397	238	-61

相位4	-63	319	319	-63
					相位5	-61	238	397	-62
相位6	-69	161	472	-52
					相位7	37	70	425	-20

用于1125I到525P的4抽头16相位色度垂直滤波器的系数

	抽头0	抽头1	抽头2	抽头3
					相位0	29	454	29	0
相位1	13	455	49	-5
					相位2	0	445	73	-6
相位3	-9	428	101	-8
					相位4	-15	404	132	-9
相位5	-18	376	165	-11
					相位6	-20	345	201	-14
相位7	-19	310	237	-16
					相位8	-18	274	274	-18
相位9	-16	237	310	-19
					相位10	-14	201	345	-20
相位11	-11	165	376	-18
					相位12	-9	132	404	-15
相位13	-8	101	428	-9
					相位14	-6	73	445	0
相位15	-5	49	455	13

在此显示变换系统的示范实施例中，部分由DCT域滤波器216和下行采样处理器230执行的水平变换如图2B中所示。不管从1125I还是从750P变换，这些均提供同样数量的水平象素(640)。相应地，HZPF 284对这些信号作上行采样以提供每行720有效象素和传送未修改的525P或525I信号，作为具有如以上表1和2中阵列的每行720有效象素的这些信号，水平滤波器系数值对于变换到480P/480I/525P/525I不作改变。这些水平滤波器系数给出在表13中：

                              表13

                        水平滤波器的系数

	抽头0	抽头1	抽头2	抽头3	抽头4	抽头5	抽头6	抽头7
									相位0	-8	13	-17	536	-17	13	-8	0
相位1	-13	28	-62	503	48	-9	0	17
									相位2	-14	37	-90	477	134	-37	10	-5
相位3	-13	38	-96	406	226	-64	22	-7
									相位4	-10	31	-85	320	320	-85	31	-10
相位5	-7	22	-64	226	406	-96	38	-13
									相位6	-5	10	-37	134	477	-90	37	-14
相位7	17	0	-9	48	503	-62	28	-13

此外，HZPF 284的可编程容量是针对的非线性水平扫描。图9A说明可被用于本发明的再采样比例图。如图示，HZPF 284的再采样比可沿水平数描行日变化并能作分段线性型式改变。在图9A的示范配量中，扫描行的起始时，再采样比线性增加(或减少)直至在此扫描线上的第一点，这里再采样比在到达再采样比线性减少(或增加)的第二点之前保持不变。参看图9A，h_初始_再采样比为一图形的初始再采样比，h_在采样_比_变化是再采样比中每一象素的第一变化，-h_再重样_比_变化为此再采样比中每一象素的第二变化，和h_再采样_比_保持列及h_再采样_比_反转_列为其中再采样比保持不变的显示列象素点。值显示_宽为此图形行的最后一象素(列)。

图9A和9C表明为将4∶3图形映射到16∶9显示器上的比例图。此比例以输入值对输出值定义，所以4/3为4到3的下行采样和1/3为1到3的上行采样。图9B和9C中所示比例图将具有720有效象素的输入图形图象映射到具有720有效象素的显示。例如，图9B中4∶3高宽比显示到16×9高宽比显示的映射采用4/3下行采样，但为装满显示器的全部取样要求沿水平行作1/1平均。因而，图9B的图形在显示象素240与480间的中心具有正确的高宽比，而在侧边的值为填充图象被作上行采样。图9D和9C说明用于由-16×9显示图象恢复到-4∶3显示的图形，它是图9B和9C中所示图形的选量。

采用按照本发明示范实施例的再采样比图形的效果可在图10中作用形观察。具有-16×9或4×3高宽比的视频传送格式可作16×9或4×3显示，但原始视频图形可被调整来适应进显示区域。从而，原始视频图形可被作完整、变位、压缩、或可变扩大/缩少地表示。

这里虽然表示和说明了示范实施例，但将会理解，这样的实施例仅是作为示例提供的。对熟悉本技术的人生说将可作许多变型、修改、和替换面不背离本发明的精神实质。因而，所期望的是所列权利客求概括所有处于本发明范畴之由的这类变体。

Claims (14)

1、一种数字视频解码器，包括：

用于接收编码视频信号的端子，该编码视频信号表示在水平和垂直方向中具有第一空间分辨率的视频图像；

解码电路，其以第一方式运行，以解码所接收的编码视频信号，来提供在水平和垂直方向中具有第一空间分辨率的解码视频信号；并且以第二方式运行，来提供在水平方向中具有小于第一空间分辨率的第二空间分辨率以及在垂直方向中具有第一分辨率的解码视频信号；

存储器，用于存储解码视频信号；

格式化电路，其包括空间滤波器，当解码电路以第二方式运行时，该格式化电路响应一格式化控制信号来处理在至少垂直方向中存储的解码视频信号，以改变该解码视频信号的空间分辨率，从而产生至少一个在水平和垂直方向中具有相同空间分辨率的显示视频信号；和

控制装置，用于在第一和第二方式之间切换解码器，并将格式化控制信号提供给格式化电路。

2、按照权利要求1的解码器，其中，编码视频信号被利用频域变换加以编码，以及解码电路包括对频域变换的视频信号进行滤波的电路及根据逆频域变换对编码视频信号进行解码的电路。

3、按照权利要求1的解码器，其中，施加给视频解码器的编码视频信号是高清晰度视频类型和标准清晰度视频类型其中之一，高清晰度视频类型和标准清晰度视频类型每个具有相应的扫描信号类型，扫描信号类型选自渐进格式和交错格式其中之一，该解码器进一步包括：

响应编码视频信号来确定此编码视频信号之相应的扫描信号类型的装置；

接收具有相应扫描信号类型的编程扫描信号的装置；

可编程垂直滤波器，用于修改显示视频信号的垂直分辨率，以便当视频解码器以第二方式运行时提供具有编程扫描信号之扫描信号类型的显示视频信号。

4、按照权利要求3的视频解码器，其中，每个相应的扫描信号类型还包括各自的显示格式，显示格式是4×3宽高比和16×9宽高比其中之一，格式化装置还包括：

响应编码视频信号来确定扫描信号类型之原始显示格式的装置；

接收编程显示格式控制信号的装置；以及

可编程水平滤波器，用于修改显示视频信号的水平分辨率，以便当视频解码器以第二方式运行时提供具有编程显示格式的显示视频信号。

5、按照权利要求4的视频解码器，其中，原始和编程显示格式每个包含各自的高宽比；视频信号以多个由沿着图像水平方向的列象素点定义的图像区域表示；可编程水平滤波器，当以第二方式运行时，通过应用相应的再采样比图形到多个图像区域中被选择的图像区域中，来将原始显示格式修改到编程显示格式。

6、按照权利要求5的视频解码器，其中，再采样比图形每个包括至少第一和第二部分，各图形部分具有在原始显示格式的高宽比与编程显示格式的高宽比之间变化的再采样比。

7、按照权利要求4的视频解码器，其中，视频信号是由多个由沿着图像水平方向的列象素点定义的图像区域所表示的图像；以及用于修改各显示空间分辨率的装置包括：

可编程水平滤波器，当运行在第二方式中时，通过应用一再采样比图形到多个图像区域中被选择的图像区域，来将图像的原始显示格式的各高宽比变换到编程显示格式的高宽比。

8、按照权利要求7的视频解码器，其中，被可编程水平滤波器应用的再采样比图形包括至少第一和第二部分，各图形部分具有在原始显示格式的高宽比与编程显示格式的高宽比之间变化的再采样比，以及其中可编程水平滤波器按照再采样比图形通过再采样多个图像区域中的每一个将由具有原始显示格式的高宽比的图像区域表示的图像变换到具有编程显示格式的高宽比的新图像。

9、按照权利要求7的视频解码器，其中，被可编程水平滤波器应用的再采样比图形包括至少第一和第二部分，各图像部分具有在原始显示格式的高宽比与编程显示格式的高宽比之间变化的再采样比，其中可编程水平滤波器通过对多个图像区域中被选择的图像区域作再采样同时消隐多个图像区域中其余的图像区域来将图像区域表示的具有原始显示格式的高宽比的图像变换到具有编程显示格式的高宽比的新图像。

10、按照权利要求7的视频解码器，其中可编程水平滤波器在1)具有16×19比例的原始显示格式的高宽比与具有4×3比例的编程显示格式的高宽比；和2)具有4×3比例的原始显示格式的高宽比与具有16×9比例的编程显示格式的高宽比之间变换图像区域。

11、按照权利要求1的视频解码器，还包括用于接收显示器类型信号的用户接口装置，显示器类型信号对应于从由SDTV、S-视频、HDTV和计算机监视器构成的组中选出的显示器类型，并且其中控制装置还提供具有显示器类型信号的各自的显示器类型的格式化控制信号，以便格式化电路格式化用于相应显示器类型的显示视频信号。

12、按照权利要求1的视频解码器，其中，解码电路包含一存储器，此存储器具有第一和第二部分，其中此解码电路在当视频解码器运行于第一方式时利用存储器的第一和第二部分两者，而在当视频解码器于第二方式运行时利用存储器的第一和第二部分其中之一。

13、一种利用数字视频解码器解码编码视频信号的方法，该编码视频信号表示在水平和垂直方向中具有第一空间分辨率的视频图像，该方法包括步骤：

a)解码所接收的编码视频信号，以i)当数字视频解码器以第一方式运行时，提供在水平和垂直方向中具有第一空间分辨率的解码视频信号，和ii)当数字视频解码器以第二方式运行时，提供在水平方向中具有低于第一空间分辨率的第二空间分辨率以及在垂直方向中具有第一分辨率的解码视频信号；

b)将解码视频信号存储在存储器中；

c)由一控制器提供格式化控制信号；

d)根据格式化控制信号，滤波在至少垂直方向中的存储的解码视频信号，以当数字视频解码器运行于第二方式中时改变解码视频信号的空间分辨率，滤波的解码视频信号具有在垂直和水平方向中相同的空间分辨率；和

e)1)当数字视频解码器运行于第一方式中时，从在水平和垂直方向中具有第一空间分辨率的解码视频信号，和2)当数字视频解码器运行于第二方式中时，从在垂直和水平方向中具有相同空间分辨率的滤波的解码视频信号产生至少一个显示视频信号。

14、按照权利要求13中所述的利用数字视频解码器解码的方法，其中，编码视频信号是包括多个高分辨率频域系数值的频域变换的高分辨率视频信号，解码所接收的编码视频信号的步骤还包括下列步骤：

对多个高分辨率频域视频系数值中被选择的高分辨率频域视频系数值进行加权，以形成一组滤波的频域视频系数；

将滤波的频域视频系数变换成一组滤波的象素取样值；和

删除在水平和垂直方向之一中该组滤波的象素取样值里被选择的滤波象素取样值，以提供在水平和垂直方向中具有第二空间分辨率的显示视频信号。

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