CN1194472C - 逻辑输入缓冲器电路及方法 - Google Patents

Abstract

一种新颖的逻辑输入缓冲器，其具有独立的DC输入工作点(如V_IL及V_IH)、在信号转换时较小的截面电流、较短的传递延迟、较佳的噪声表现。这种输入缓冲器具有一组输入晶体管，其具有动态调整的β值，因此可对晶体管操作特性进行必要的控制。另外，β值的调整则可利用额外输入晶体管的致能及失能以改变输入晶体管的尺寸。

Description

逻辑输入缓冲器电路及方法

技术领域

本发明是有关于一种数字逻辑电路，且特别是有逻辑输入缓冲器及其相关电路。

背景技术

数字逻辑电路可用于各种电子应用，如：微处理器、控制器、数字信号处理器、内存装置等等。数字逻辑路可分为三种类型：(1)晶体管-晶体管逻辑(TTL)，(2)发射极-耦合逻辑(ECL)，(3)互补式金属氧化物半导体(CMOS)。由于低消耗功率、大密度设计、噪声免疫，CMOS逻辑电路较其它逻辑电路更具有优势。

以数字逻辑电路而言，各输入信号通常供应至逻辑电路的输入逻辑缓冲器。图1A即是CMOS反向输入缓冲器100的简化示意图。输入缓冲器100具有两个串联的输入晶体管，P沟道晶体管112及N沟道晶体管114。输入晶体管112、114为MOS加强模式装置。P沟道晶体管112的源极耦合电源(VDD)，N沟道晶体管114的源极耦合电源VSS。两晶体管的闸极彼此耦合以作为缓冲器100的输入。两晶体管的漏极则彼此耦合以作为缓冲器100的输出。

设计输入缓冲器100时的考虑包括：(1)DC规格，(2)噪声边界(Margin)，(3)杂设免疫(Immunity)，(4)截面电流，(5)电路尺寸，(6)切换速度等等。数字逻辑电路的特征部分取决于DC规格。DC规格包括：(1)逻辑高的输入电压临界V_IH，(2)逻辑低的输入电压临界V_IL，(3)逻辑高的输出电压V_OH，(4)逻辑低的输出电压V_OL。通常，高于电压V_IH的输入信号会被视为逻辑高的输入，而低于电压V_IL的输入信号会被视为逻辑低的输入。V_IH及V_IL为该逻辑电路改变状态的输入″工作″(Trip)点。高于V_OH的输出信号会被视为逻辑高的输出，而低于V_OL的输出信号则会被视为逻辑低的输出。

通常，设计者可改变晶体管的β值以调整电路特性，并影响上述条件。举例来说，电路设计者可选择晶体管的β值(如P沟道晶体管112及N沟道晶体管114的β值)及晶体管β值的比例以得到想要的电路特性。β值则可控制晶体管尺寸以得到。因为控制的等级受限于上述条件，因此通常只能产生次佳的电路设计。

发明内容

本发明的目的是提供一种逻辑输入缓冲器电路及方法，这种输入缓冲器具有一组输入晶体管，其具有动态调整的β值，因此可对晶体管操作特性进行必要的控制。另外，β值的调整则可利用额外输入晶体管的致能及失能以改变输入晶体管的尺寸。

本发明的目的可以通过以下措施来达到：

一种逻辑输入缓冲器，其特征是：包括：

一P沟道输入晶体管；

一N沟道输入晶体管，其具有一漏极与该P沟道输入晶体管耦接构成一输出端，其具有一栅极与该P沟道输入晶体管耦接构成一输入端；

一额外输入晶体管，其漏极与栅极分别耦接至该P沟道输入晶体管的漏极和栅极；

一控制晶体管，其漏极耦接至该额外输入晶体管的源极，其源极耦接至该P沟道输入晶体管的源极，并且耦接至一高电位；以及

其中，该额外输入晶体管在该输入端上的一输入信号下降转换之前被致能。

一种逻辑输入缓冲器，其特征是：包括：

一P沟道输入晶体管；

一N沟道输入晶体管，其具有一漏极与该P沟道输入晶体管耦接构成一输出端，其具有一栅极与该P沟道输入晶体管耦接构成一输入端；

一额外P沟道输入晶体管，其漏极与栅极分别耦接至该P沟道输入晶体管的漏极和栅极；

一额外N沟道输入晶体管，其漏极与栅极分别耦接至该N沟道输入晶体管的漏极和栅极；；

一第一控制晶体管，其漏极耦接至该额外P沟道输入晶体管的源极，其源极耦接至该P沟道输入晶体管的源极，并且耦接至一高电位；

一第二控制晶体管，其漏极耦接至该额外N沟道输入晶体管的源极，其源极耦接至该N沟道输入晶体管的源极，并且耦接至一高电位；以及

其中，该额外N沟道输入晶体管和该额外P沟道输入晶体管分别在该输入端上一输入信号的上升和下降转换前致能。

一种逻辑输入缓冲器，其特征是：包括：

一第一输入晶体管；

一第二输入晶体管，串联该第一输入晶体管；

一第三输入晶体管，并联该第一输入晶体管；以及

其中，该第三输入晶体管在一输入信号的上升或下降转换前致能。

一种独立控制逻辑输入缓冲器的输入工作点的方法，其特征是：包括：

以该输入缓冲器接收一输入信号；

接收一控制信号；

根据该控制信号以调整该输入缓冲器内一选定输入晶体管的β值。

本发明相比现有技术具有如下优点：

在一个实施例中，输入缓冲器具有一对串联的MOS输入晶体管，P沟道晶体管及N沟道晶体管。额外P沟道输入晶体管则串联一控制晶体管，其组合并联该P沟道输入晶体管。额外输入晶体管在输入信号的上升或下降转换期间，乃是根据预定的操作特性而由控制晶体管选择性地致能。额外输入晶体管则提供后述优点。

在另一个实施例中，输入缓冲器具有一对MOS输入晶体管，如前一实施例。额外N沟道输入晶体管则串联一控制晶体管，其组合并联该N沟道输入缓冲器。额外输入晶体管则选择性地致能以提供后述优点。

在又一实施例中，输入缓冲器具有一对MOS输入晶体管，如第一实施例。两个额外输入晶体管，一个P沟道晶体管及一个N沟道晶体管，则提供。各额外输入晶体管串联一控制晶体管，其组合并联于同型沟道的输入晶体管。额外输入晶体管则选择性地致能以提供后述优点。

在更一实施例中，设计者可应用上述观念，并提供″致能″晶体管以激活或停止该输入缓冲器。

一控制电路是用以产生控制信号，其致能或失能该额外输入晶体管。这个控制电路可设计以接受输入至控制电路耦合的输入缓冲器的输入信号Vin，或，接受输出自控制电路耦合的输入缓冲器的输出信号Vout。

该新颖的逻辑输入缓冲器，其具有下列优点：(1)独立DC输入工作点(如VIL及VIH)，(2)在信号转换时较小的截面电流，(3)较快的切换速度，(4)较短的传递延迟，(5)较佳的噪声表现。

附图说明

为让本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举一较佳实施例，并配合附图，作详细说明如下：

图1A是现有CMOS反向输入缓冲器的简化示意图；

图1B是输入缓冲器的DC规格及噪声边界的示意图；

图2A是输入缓冲器的一实施例的简化示意图；

图2B是输入缓冲器的DC规格及噪声边界的示意图；

图3是输入缓冲器的另一实施例的简化示意图；

图4是输入缓冲器的又一实施例的简化示意图；

图5是输入缓冲器的更一实施例的简化示意图；

图6A-6B是控制电路的两实施例的简化示意图；以及

图6C是控制电路的操作时序图。

具体实施方式

请参考图2A，此为CMOS反向输入缓冲器的一实施例的简化示意图。输入缓冲器200具有一对串联的输入晶体管212、214，分别连接电源电压VDD、VSS。这种结构类似于图1A(虽然晶体管可以是不同尺寸)。不过，本实施例提供一额外P沟道输入晶体管216，其闸极(G)及漏极(D)耦合P沟道晶体管212的闸极及源极。晶体管216的源极则耦合P沟道控制晶体管218的漏极，且控制晶体管218的源极和电源电压VDD。

晶体管214执行图1A晶体管114的功能，晶体管212、216则执行晶体管112的功能。不过，晶体管216会选择性地经过控制晶体管218的一控制信号Vctrl致能，藉以提供预定的电路特性。控制信号Vctrl的产生说明如下。

通常，晶体管的β值会决定其操作特性。β值有关于晶体管尺寸，当晶体管尺寸愈大，则β值愈大。根据本发明，输入晶体管的β值是动态调整以达到预定的操作特性。

晶体管216在致能时与晶体管212平行操作，用以提供较大的组合P沟道晶体管尺寸，故β值较大且工作点V_IH、V_IL较低。当晶体管216失能时，只有晶体管212动作，故P沟道晶体管尺寸较小且工作点V_IH、V_IL较低。利用适当地调整P沟道晶体管212、216的尺寸，工作点V_IH、V_IL可以独立设定以提供许多好处。

当晶体管216失能时，P沟道晶体管212及N沟道晶体管214可提供工作点V_IH1、V_IL1。当晶体管216致能时，P沟道晶体管212及N沟道晶体管214则提供工作点V_IH2、V_IL2。通常，V_IH2会大于V_IH1，且V_IL2会大于V_IL1。

在本发明的一个例子中，工作点V_IL设定高于现有CMOS输入缓冲器(如输入缓冲器100)，当给定V_IH时。预定的V_IH，或使用上述术语的V_IH1，首先选择P沟道晶体管212及N沟道晶体管214(忽略晶体管216)的适当尺寸以设定。预定的V_IL，或使用上述术语的V_IL2，则利用选择P沟道晶体管216的适当尺寸，即P沟道晶体管212、216的整体尺寸以设定。

操作上，较高的VIL可在输入由逻辑高至低(下降)转换(V_IHL)前致能晶体管216以达到，及在输入由逻辑低至高(上升)转换(V_ILH)前失能晶体管216以达到。这个例子示于图2B。在下降转换前，控制晶体管218会将控制信号Vctrl拉低以开启。晶体管216此时致能且与晶体管212平行操作，藉以提供较大的晶体管尺寸、并在下降转换期间得到预定(较高的)的工作点V_IL2。类似地，在上升转换前，控制晶体管218会将控制信号Vctrl拉高以关闭。晶体管216此时失能且晶体管212提供较小的P沟道晶体管尺寸，藉以在上升转换期间得到预定(较低的)的工作点V_IH1。额外输入晶体管216则在输入转换前致能或失能。

在图2A中，P沟道晶体管216的源极耦合控制晶体管218。这种技术会较将控制晶体管218插入晶体管216漏极及缓冲器输出Vout间有利。为改善高频AC表现，″静态″晶体管最好耦合电源电压。控制晶体管218在输入晶体管216切换前切换且设置(即″静态″)。

在输入缓冲器100的一个设计中(图1)，P沟道晶体管112的尺寸为12/2且N沟道晶体管114的尺寸为70/2。分子数字表示沟道宽度，字母数字表示沟道长度(单位μm)。具有相同输入工作点的输入缓冲器200(图2)，其P沟道晶体管212的尺寸为6/2，N沟道晶体管214的尺寸为35/2，P沟道晶体管216的尺寸则是6/2。维持大约相等的晶体管尺寸比例(12/70v.s.6/35)，上升转换V_ILH的工作点V_IH大约相等。不过，下降转换V_IHL的工作点V_IL则因晶体管尺寸比例由12/70增加至12/35而增加。

可动态调整输入晶体管的β值的能力有许多好处。

第一，V_IH、V_IL可设定以改善DC输入规格的制造产量。请参考图1B，现有输入缓冲器100的工作点V_IH、V_IL通常聚在一起以较定最佳表现(产量)的V_IH，其通常导致次佳的V_IL。因此在V_IH及V_IL之间便有所取舍。本发明提供的可独立设定工作点V_IH、V_IL可使V_IH、V_IL均设定在最佳电压。更者，现有输入缓冲器100的V_IL通常不能高于V_IH。这个限制亦为本发明所克服，亦即，V_IL可以独立设定且高于或等于V_IH。

DC规格图标于图1B，其中，输入信号Vin以实线表示，输出信号Vout以虚线表示。当输入信号Vin在上升转换期间越过V_IH时，输出信号Vout会改变状态至逻辑低。类似地，当输入信号Vin在下降转换期间越过V_IL时，输出信号Vout会改变状态至逻辑高。

输入缓冲器的DC输入规格(如工作点V_IH及V_IL)独立于输入晶体管的设计。晶体管设计亦必须考虑其它条件，如上升及下降时间、切换电流、操作速度等等。通常，电路设计者选择P沟道及N沟道晶体管的β值及晶体管β值的比例，藉以得到最好的特性(如快速转换，所需输入工作点等等)。β值可控制晶体管尺寸以控制。特别是，β值正比于沟道宽度与沟道长度的比值，β∝W/L，而β值的比值(βP/βN)则决定工作点。

现有，当晶体管β值选定时，DC输入规格便无法改变。晶体管β值通常部分选定以提供预定的工作点V_IH。请参考图1A的输入缓冲器100，N沟道晶体管114的β值愈大，晶体管114的临界电压愈低且工作点V_IH愈低。类似地，P沟道晶体管112的β值愈小，晶体管112的临界电压愈高且工作点V_IH愈低。因为输入缓冲器100的结构，V_IL亦以选定的晶体管β值固定。在大部分现有输入缓冲器中，V_IL低于V_IH，如图lB所示。晶体管β值可修正以调整V_IL并改变V_IH。无法独立设定工作点V_IH、V_IL的缺点会导致次佳的设计，其可能会影响输入缓冲器100的表现及产量。

第二，输出上升时间较快，因为P沟道晶体管212、216(12/2)是设计以拉引较现有具有P沟道尺寸12/2及N沟道尺寸35/2的输入缓冲器为正比且较少的N沟道晶体管214(35/2)电流。V_IL位准并不会受到影响，因为N沟道晶体管(尺寸35/2)是拉引P沟道晶体管212(尺寸6/2)的正比等量电流。不过，藉降低P沟道晶体管212相较于P沟道晶体管212、216整体的尺寸，可得到较快输出上升时间及降低截面电流。举例来说，若晶体管212、216、214的尺寸为4/2、8/2、35/2，则输出上升时间较快(12/2v.s.35/2)于现有输入缓冲器。

第三，输入缓冲器200的传递延迟可设定输出切换的工作点V_IH、V_IL以缩短。比较图2B及图1B，输出信号Vout在V_IH减少、V_IL增加时较早切换。

第四、V_IH及V_IL可设定以提供预定的噪声边界。逻辑电路的噪声边界为逻辑高(或低)输出电压及逻辑高(或低)输入电压间的必要差值。逻辑高噪声边界V_NH＝V_OH-V_IH，逻辑低噪声边界V_NL＝V_OL-V_IL。噪声边界定义电路可承受而维持正确逻辑动作的噪声数量。以CMOS而言，V_OH及V_OL通常指定与电源电压VDD、VSS相距数十分之一伏特。如此，噪声边界可直接独立于工作点V_IH、V_IL。最好是，逻辑高的噪声边界应该约等于逻辑低的噪声边界，使电路能够承受距两电源电压相同的噪声边界数量。

以图1A的输入缓冲器100而言，噪声边界V_NH及V_NL是示于图1B。输入缓冲器200的噪声边界V_NH及V_NL则示于图2B。值得注意的是，V_IH及V_IL的独立设定可改善噪声边界，相较于图1B的输入缓冲器100。

第五、V_IH及V_IL可设定以改善噪声免疫。逻辑电路的噪声免疫是在输入信号施加时，使输出改变逻辑状态的电压。噪声免疫是表示电路避免输入噪声转移至转出的能力。噪声免疫是由工作点V_IH及V_IL决定。如图2B所示，将V_IL设定以接近中心电压的能力可提供全额电压约50％的噪声免疫。

第六、截面电流可以在转换期间降低，其可使输入缓冲器200的切换噪声较小。P沟道晶体管212及N沟道晶体管214具有互补特性(即P沟道及N沟道的输出电流I_DS对输入电压V_GS转换曲线互补)，故任何时间只会导通一个晶体管。在转换期间，两晶体管可同时导通，当输入信号通过一转换区。

截面电流是在两晶体管同时开启的转换区期间，通过P沟道及N沟道输入晶体管的电流。以加强模式晶体管而言，若输入电压V_GS大于晶体管的临界电压V_TH，则晶体管会开启并如电流源一般地操作。若VDD-VSS大于P沟道及N沟道晶体管的临界电压，则两晶体管会在部分转换区期间同时导通。举例来说，若VDD＝5.0V，VSS＝0V，P沟道及N沟道晶体管的临界电压分别为-1.0V及1.0V，则两个晶体管便会在输入电压介于1~4V时导通。通过两晶体管的电流量取决于晶体管的尺寸。当晶体管尺寸愈大，则通过电流亦愈高。

较少的切换噪声可以降低输入缓冲器200所属电路的感应错误机率。截面电流的数量可调整晶体管尺寸以控制。通常，晶体管尺寸愈大，转换时的切换电流亦愈大。利用在上升转换V_ILH前失能P沟道晶体管216，则截面电流便可以降低。

图3是CMOS反向输入缓冲器300的另一实施例的简化示意图。输入缓冲器300具有一对串联的输入晶体管312、314，其分别连接电源电压VSS、VDD。这个结构类似于第1A及2A图。不过，这个实施例提供额外N沟道输入晶体管320，其闸极(G)及漏极(D)分别耦合晶体管314的闸极及漏极。晶体管320的源极则耦合N沟道控制晶体管322的漏极且控制晶体管322的源极是耦合电源电压VSS。

晶体管312执行如图1A晶体管112的功能，晶体管314、320则执行晶体管114的功能。不过，晶体管320会选择性地经过耦合控制晶体管322闸极的控制信号Vctrl致能，藉以提供预定的电路特性。

晶体管320，当致能时，会与晶体管314平行操作，藉以提供较大的组合N沟道晶体管尺寸，导致较低的工作点V_IH、V_IL。当晶体管320失能时，只有晶体管314动作并提供较小的N沟道晶体管尺寸，因此会产生较高的工作点V_IH、V_IL。利用适当地调整N沟道晶体管314、320的尺寸，工作点V_IH、V_IL可以独立设定以提供许多好处。

当晶体管320失能时，P沟道晶体管312及N沟道晶体管314可提供工作点V_IH1、V_IL1。当晶体管320致能时，P沟道晶体管312及N沟道晶体管314则提供工作点V_IH2、V_IL2。通常，V_IH2会小于V_IH1，且V_IL2会小于V_IL1。

为设定工作点V_IL高于现有CMOS输入缓冲器(如输入缓冲器100)，当给定V_IH时，必须执行下列步骤。预定的V_IL，或使用上述术语的V_IL1，首先选择P沟道晶体管312及N沟道晶体管314(忽略晶体管320)的适当尺寸以设定。预定的V_IH，或使用上述术语的V_IH2，则利用选择N沟道晶体管320的适当尺寸，即P沟道晶体管312及N沟道晶体管314、320的整体尺寸以设定。

操作上，较高的V_IL可在输入由逻辑高至低(下降)转换(V_IHL)前失能晶体管320以达到，及在输入由逻辑低至高(上升)转换(V_ILH)前致能晶体管320以达到。在上升转换前，控制晶体管322会将控制信号Vctrl拉高以开启。晶体管320此时致能且与晶体管314平行操作以提供较大的N沟道晶体管尺寸、并在上升转换期间得到预定(较低的)的工作点V_IH2。类似地，在下降转换前，控制晶体管322会将控制信号Vctrl拉低以关闭。晶体管320此时失能且提供较小的N沟道晶体管尺寸、并在下降转换期间得到预定(较高的)的工作点V_IL1。

图4是CMOS反向输入缓冲器400的又一实施例的简化示意图。输入缓冲器400具有两个额外输入晶体管416、422，其选择性地致能以提供输入缓冲器的设计弹性。两个额外输入晶体管更提供截面电流量的降低及(可能)较只使用一个额外输入晶体管为快的切换时间。

输入缓冲器400具有一对串联的输入晶体管412、414，其分别连接电源电压VSS、VDD。这个结构类似于图1A。不过，这个实施例提供两个额外输入晶体管，P沟道晶体管416，其闸极(G)及漏极(D)分别耦合晶体管412的闸极及漏极，及N沟道晶体管420，其闸极(G)及漏极(D)分别耦合晶体管414的闸极及漏极。晶体管416的源极耦合P沟道控制晶体管418的漏极且N沟道控制晶体管422的源极是耦合电源电压VSS。控制晶体管418、422的闸极则耦合至控制信号Vctrl。

晶体管416、420是选择性地经过控制信号Vctrl致能以提供预定的电路特性。晶体管416，当致能时，与晶体管412平行操作且提供较大的组合P沟道晶体管尺寸，导致较高的工作点V_IH、V_IL。晶体管420，当致能时，与晶体管414平行操作且提供较大的组合N沟道晶体管尺寸，导致较低的工作点V_IH、V_IL。在任何时间，晶体管416、420只有一个会致能。

当控制信号Vctrl为低时，控制晶体管418会开启并致能晶体管416，控制晶体管422则关闭并失能晶体管420。P沟道晶体管412、416的组合尺寸及N沟道晶体管414的尺寸提供高工作点V_IH、V_IL。另外，当控制信号Vctrl为高时，控制晶体管418会关闭并失能晶体管416，控制晶体管422则开启并致能晶体管420。P沟道晶体管412的尺寸及N沟道晶体管414、420的组合尺寸提供低工作点V_IH、V_IL。

为设定工作点V_IL高于输入缓冲器，当给定V_IH时，晶体管416在输入下降转换V_IHL前是致能且晶体管420是失能。相反地，为设定工作点V_IH低于输入缓冲器，当给定V_IL时，晶体管416在输入上升转换V_ILH前是失能且晶体管420是致能。

输入缓冲器400亦可操作以提供较输入缓冲器100为低的V_IL及较高的V_IH。这些DC输入特性可能会需要，例如，在接口输入缓冲器400及其它具有定义DC输出规格的逻辑电路时。

输入缓冲器400会在上升及下降转换期间降低截面电流。在一种设计中，P沟道晶体管412、416的组合尺寸等于或小于图1AP沟道晶体管112的等效尺寸。类似地，N沟道晶体管414、420的组合尺寸等于或小于图1AN沟道晶体管114的等效尺寸。另外，晶体管尺寸可以缩减，因为N沟道及P沟道晶体管各分成两个晶体管。如上述，截面电流的数量有关于实际开启的P沟道晶体管及N沟道晶体管的尺寸。晶体管尺寸愈大，则β值及电流亦愈大。

以输入缓冲器400而言，由于晶体管416、420在任何时间只有一个会开启，故截面电流便可由失能的晶体管降低。举例来说，在下降转换前，晶体管416是失能且截面电流是受晶体管412限制，即使N沟道晶体管414、420为开启。类似地，在上升转换前，晶体管420是失能且截面电流是受晶体管414限制，即使P沟道晶体管412、416为开启。由于晶体管412、414的尺寸小于对应的晶体管112、114，输入缓冲器400的截面电流会小于输入缓冲器100，无论在上升或下降期间，并提供独立设定工作点V_IH、V_IL的特性。举例来说，若晶体管412、416的尺寸各半于晶体管112，且晶体管414、422的尺寸各半于晶体管114，则截面电流便可以减半。截面电流的数量会与晶体管尺寸成线性关系，因为电流正比于β值，而β值则正比于晶体管尺寸(I∝β，β∝W/L)。输入晶体管412、414、416、420的尺寸可以上述方法选择。

以输入缓冲器400而言，输出上升时间可以更快，因为P沟道晶体管412、416的尺寸是设计以拉引较现有输入缓冲器为少的N沟道晶体管414电流。类似地，输出下降时间可以更快，因为N沟道晶体管414、420的尺寸是设计以拉引较现有输入缓冲器为少的P沟道晶体管412电流。图5是CMOS反向输入缓冲器500的更一实施例的简化示意图。输入缓冲器500类似于图4的输入缓冲器400，其加入致能晶体管524及526。致能晶体管524串联晶体管512、514，致能晶体管526并联晶体管514。输入缓冲器500亦包括两个额外输入晶体管516、520，其致能时与输入缓冲器400以相同方法操作。

致能晶体管524为P沟道晶体管，用以致能及失能输入缓冲器500。当致能信号Venb为低时，晶体管524为开启且晶体管526为关闭。在这种情况下，输入缓冲器500的操作方法与输入缓冲器400相同。当致能信号Venb为高时，晶体管524为关闭且晶体管526为开启。在这种情况下，没有电流会通过晶体管512、514、516、520。输出电压Vout则会悬浮于高阻抗状态，除了晶体管526为开启且拉引输出电压Vout至低以外。

致能信号可确保没有电流(或极少的漏电流)会流过输入缓冲器500，当失能时，即使输入为悬浮或改变。这会降低待命期间的电流消耗量，并避免输入信号经输入缓冲器500传递至输出。致能信号Venb可耦合至芯片致能信号。

控制电路

根据本发明，选定输入晶体管是由特定输入转换所致能。选定输入晶体管的致能并不需要十分精确或非常高切换速度。以CMOS电路而言，当信号到达稳定状态的逻辑值时，P沟道晶体管或互补的N沟道晶体管会关闭。如此，便不会有电流在稳定状态下导通。

在本发明中，选定输入晶体管是在晶体管的输入转换前致能。

图6A是控制电路630的一实施例的简化示意图，其用以产生控制信号Vctrl。输入信号Vin，与施加于输入缓冲器的信号相同，是供应至反向器632及634。反向器632、634的输出则分别供应闩锁636的R’、S输入，且闩锁636输出控制信号Vctrl。

反向器632是设计以在输入上升转换V_ILH期间提供高控制工作点V_IH。反向器634是设计以在输入下降转换V_IHL期间提供低控制工作点V_IL。反向器632、634可利用图1A方式设计。反向器632、634的工作点V_HI、V_L0设利用P沟道及N沟道晶体管的尺寸设定，如上述。不过，反向器632、634可设计小于图1A现有反向器的晶体管尺寸。愈小的晶体管尺寸可使截面电流愈小。因较小晶体管尺寸而导致的缓慢响应则是控制电路所想要的。

当输入信号Vin在上升转换期间超过V_H1时，反向器632的输出会转换至低(反向器634已经是低)。R输入的逻辑低则重置闩锁636，并使控制信号Vctrl为高。当输入信号Vin在下降转换期间低过V_LO时，反向器634的输出会转换至高(反向器632已经是高)。S输入的逻辑高则设定闩锁636，并使控制信号Vctrl为低。如此，闩锁636的输出可自输入信号Vin延迟并反向。

反向器632、634可确保控制信号不会在输入信号转换期间改变状态，并产生输入信号的振荡及/或不稳定。举例来说，输入信号Vin的缓坡会使额外输入晶体管改变状态(致能或失能)，并改变工作点及状态。最好是，工作点V_HI设定大于施加控制信号Vctrl的输入缓冲器的工作点V_IH。类似地，工作点VLO设定小于输入缓冲器的工作点V_IL。这些条件可确保额外输入晶体管不会在输入信号转换期间致能或失能。

控制电路630的操作与输入缓冲器的组合操作可参考图2A实施例。如上述，P沟道晶体管216在下降转换V_IHL前致能。另外，控制信号是延迟及反向输入信号Vin以得到。如此，在输入信号Vin由低转换至高后，Vctrl为逻辑低且开启控制晶体管218。晶体管216此时致能且等待次一下降转换V_IHL。待输入信号Vin由高转换至低后，Vctrl为逻辑高且关闭控制晶体管218。晶体管216此时失能且等待次一上升转换V_ILh。

如上述，额外输入晶体管是在输入信号转换后随即致能会失能。精确的时间并不需要。要注意的是，Vctrl与Vin的延迟必须小于输入信号的脉宽，使额外输入晶体管可在次一转换时适当地致能或失能。

图6B是控制电路640的另一实施例的简化示意图，用以产生控制信号Vctrl。输出信号Vout，与施加于输入缓冲器的信号相同，是供应至缓冲器642的输入。缓冲器642的输出则是控制信号Vctrl。由于输出信号Vout已根据输入信号反向，故缓冲器642为非反向的。如控制电路630，控制电路640产生的控制信号Vctrl是延迟及反向输入信号Vin以得到。

控制电路640使用输入缓冲器的工作点VIH、VIL以产生控制信号Vctrl(经过缓冲器输出信号的使用)。如此，控制电路640可确保振荡或不稳定均不会发生。本发明的输入缓冲器可用于任何数字逻辑电路，包括：微处理器、控制器、数字信号处理器、内存装置等等。特别是，输入缓冲器更适于内存装置，包括：随机存取内存、只读存储器、可擦除且可编程只读存储器、可电性擦除且可编程只读存储器、闪存。

为明白起见，本发明以CMOS逻辑为例。不过，本发明的观念，其动态调整输入晶体管的β值以提供预定的操作特性，亦可以用于其它逻辑电路，如TTL、ECL、GaAs等等。另外，申请专利范围的晶体管是表示逻辑电路的主动装置，其包括：双极结型晶体管(BJT)、场效晶体管(FET)、镓砷晶体管(GaAs)等等。

虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可做更动与润饰，因此本发明的保护范围当视所附的权利要求保护范围为准。

Claims (25)

1.一种逻辑输入缓冲器，其特征是：包括：

一P沟道输入晶体管；

一N沟道输入晶体管，其具有一漏极与该P沟道输入晶体管耦接构成一输出端，其具有一栅极与该P沟道输入晶体管耦接构成一输入端；

一额外输入晶体管，其漏极与栅极分别耦接至该P沟道输入晶体管的漏极和栅极；

一控制晶体管，其漏极耦接至该额外输入晶体管的源极，其源极耦接至该P沟道输入晶体管的源极，并且耦接至一高电位；以及

其中，该额外输入晶体管在该输入端上的一输入信号下降转换之前被致能。

2.如权利要求1所述的逻辑输入缓冲器，其特征是：其中，该P沟道输入晶体管、该N沟道输入晶体管、该额外输入晶体管的晶体管尺寸是根据逻辑输入缓冲器的输入工作点所决定。

3.如权利要求1所述的逻辑输入缓冲器，其特征是：其中，该P沟道输入晶体管、该N沟道输入晶体管、该额外输入晶体管的晶体管尺寸是根据该输入信号在转换时的特定截面电流量所决定。

4.如权利要求1所述的逻辑输入缓冲器，其特征是：其中，该P沟道输入晶体管、该N沟道输入晶体管、该额外输入晶体管的晶体管尺寸是根据该逻辑输入缓冲器工作环境下的噪声所决定。

5.如权利要求1所述的逻辑输入缓冲器，其特征是：其中，该额外输入晶体管的晶体管尺寸同于该P沟道的输入晶体管。

6.如权利要求1所述的逻辑输入缓冲器，其特征是：更包括：

一控制电路，耦接该控制晶体管。

7.如权利要求6所述的逻辑输入缓冲器，其特征是：其中，该控制电路耦接逻辑输入缓冲器的该输入端。

8.如权利要求7所述的逻辑输入缓冲器，其特征是：其中，该控制电路包括：

一第一反向器，耦接该输入端；

一第二反向器，耦接该输入端；

一闩锁器，耦接该第一及第二反向器；以及

其中，该闩锁器耦接该控制晶体管。

9.如权利要求6所述的逻辑输入缓冲器，其特征是：其中，该控制电路耦接该逻辑输入缓冲器的该输出端。

10.如权利要求9所述的逻辑输入缓冲器，其特征是：其中，该控制电路包括一延迟组件。

11.一种逻辑输入缓冲器，其特征是：包括：

一P沟道输入晶体管；

一N沟道输入晶体管，其具有一漏极与该P沟道输入晶体管耦接构成一输出端，其具有一栅极与该P沟道输入晶体管耦接构成一输入端

一额外输入晶体管，其漏极与栅极分别耦接至该N沟道输入晶体管的漏极和栅极；

一控制晶体管，其漏极耦接至该额外输入晶体管的源极，其源极耦接至该N沟道输入晶体管的源极，并且耦接至一高电位；以及

其中，该额外输入晶体管在该输入端上的一输入信号下降转换之前被致能。

12.如权利要求11所述的逻辑输入缓冲器，其特征是：其中，该P沟道输入晶体管、该N沟道输入晶体管、该额外输入晶体管的晶体管尺寸是根据逻辑输入缓冲器的输入工作点所决定。

13.如权利要求11所述的逻辑输入缓冲器，其特征是：其中，该P沟道输入晶体管、该N沟道输入晶体管、该额外输入晶体管的晶体管尺寸是根据该输入信号在转换时的特定截面电流量所决定。

14.如权利要求11所述的逻辑输入缓冲器，其特征是：其中，该P沟道输入晶体管、该N沟道输入晶体管、该额外输入晶体管的晶体管尺寸是根据该逻辑输入缓冲器工作环境下的噪声所决定。

15.如权利要求11所述的逻辑输入缓冲器，其特征是：其中，该额外输入晶体管的晶体管尺寸同于该N沟道的输入晶体管。

16.如权利要求11所述的逻辑输入缓冲器，其特征是：更包括：

一控制电路，耦接该控制晶体管。

17.如权利要求16所述的逻辑输入缓冲器，其特征是：其中，该控制电路耦接逻辑输入缓冲器的该输入端。

18.如权利要求17所述的逻辑输入缓冲器，其特征是：其中，该控制电路包括：

一第一反向器，耦接该输入端；

一第二反向器，耦接该输入端；

一闩锁器，耦接该第一及第二反向器；以及

其中，该闩锁器耦接该控制晶体管。

19.如权利要求16所述的逻辑输入缓冲器，其特征是：其中，该控制电路耦接该逻辑输入缓冲器的该输出端。

20.如权利要求19所述的逻辑输入缓冲器，其特征是：其中，该控制电路包括一延迟组件。

21.一种逻辑输入缓冲器，其特征是：包括：

一P沟道输入晶体管；

一N沟道输入晶体管，其具有一漏极与该P沟道输入晶体管耦接构成一输出端，其具有一栅极与该P沟道输入晶体管耦接构成一输入端；

一额外P沟道输入晶体管，其漏极与栅极分别耦接至该P沟道输入晶体管的漏极和栅极；

一额外N沟道输入晶体管，其漏极与栅极分别耦接至该N沟道输入晶体管的漏极和栅极；；

一第一控制晶体管，其漏极耦接至该额外P沟道输入晶体管的源极，其源极耦接至该P沟道输入晶体管的源极，并且耦接至一高电位；

一第二控制晶体管，其漏极耦接至该额外N沟道输入晶体管的源极，其源极耦接至该N沟道输入晶体管的源极，并且耦接至一高电位；以及

其中，该额外N沟道输入晶体管和该额外P沟道输入晶体管分别在该输入端上一输入信号的上升和下降转换前致能。

22.如权利要求21所述的逻辑输入缓冲器，其特征是：更包括：

一控制电路，耦合该第一及第二控制晶体管。

23.一种逻辑输入缓冲器，其特征是：包括：

一第一输入晶体管；

一第二输入晶体管，串联该第一输入晶体管；

一第三输入晶体管，并联该第一输入晶体管；以及

其中，该第三输入晶体管在一输入信号的上升或下降转换前致能。

24.如权利要求23项所述的逻辑输入缓冲器，其特征是：更包括：一控制晶体管，耦合该第三输入晶体管。

25.一种独立控制逻辑输入缓冲器的输入工作点的方法，其特征是：包括：

以该输入缓冲器接收一输入信号；

接收一控制信号；

根据该控制信号以调整该输入缓冲器内一选定输入晶体管的β值。

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