CN1186331A - 生产mos控制功率半导体组件的方法 - Google Patents
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Abstract
一种生产MOS控制功率半导体组件(30)的方法。控制双极晶体管的MOS沟道结构(39,42,43)处在发射极侧,它包括第二导电类型的处在发射区(37)上面的源区(43)、第一导电类型的处在源区(43)与基区(32)之间的发射区(37)边缘的沟道区(42)和以绝缘方式处在沟道区(42)上面的栅电极(39)。这样来设置短路时的电流密度和空穴旁路电阻:构成MOS沟道结构(39,42,43)的沟道宽度,并且该沟道宽度的构成是借助用于组件生产的其它掩蔽步骤中的一个掩蔽步骤非直接地完成的。
Description
本发明与功率电子学领域有关，本发明介绍的是生产MOS控制功率半导体组件的方法，此功率半导体组件在共同的衬底上包括多个组件单元，它们布置成一个接一个，并且并联连接，双极晶体管由第一导电类型的集电极区、第二导电类型的上部基区和第一导电类型的发射区组成，此发射区从上面结合到基区(incorporated from aboveinto)，并在每个组件单元都有，控制双极晶体管的MOS沟道结构处在发射极侧，此MOS沟道结构包括第二导电类型的处在发射区上面的源区、第一导电类型的处在源区与基区之间的发射区边缘的沟道区和以绝缘方式处在沟道区上面的栅电极。
今天的IGBT型(绝缘栅双极晶体管，Insulated Gate BipolarTransistors)的MOS控制功率半导体组件包括多个相同的组件单元，它们并联连接并一个接一个地容纳在共同的半导体衬底上。双极晶体管容纳在这种功率半导体组件的每个组件单元的衬底2内，这组件单元中的一个以剖视图的形式表示在图1上，此双极晶体管包括(P+掺杂的)集电极区4，(N掺杂的)基区3和(P+掺杂的)发射区6。在IGBT的发射极侧，单元的MOS沟道结构被用来控制集成的双极晶体管的基极电流，此MOS沟道结构包括(P掺杂的)沟道区7、(N+掺杂的)源区8和以绝缘方式处在沟道区7上面的(多晶硅的)栅电极9。
为此，沟道区7把源区8与基区3连接起来，也就是说连接到双极晶体管的基极。基区3是连续的基极层的一部分。集电极区4是连续的集电极层的一部分。氧化物10把栅电极9从下面的衬底2及上面的发射极触点11的金属化层绝缘开。该发射极触点同时与发射区6及源区8接触。集电极金属化层5在集电极侧的衬底2的下面，以便与IGBT相接触。
组件单元可沿不同的几何方向侧向延伸。现在知道和使用的两种单元几何结构的例子以顶视图的形式表示在图2(a)和(b)。图2(a)表示一种带状结构，它有长形的发射区6，在发射区6的两长边上叠加带形的两源区8，而此两源区8整个被栅电极9所包围。图2(b)表示多角形的单元结构(在图中为六角形)，其中，中心多角形发射区6’被连续的环形的源区8’复盖其边缘，并被栅电极9’所包围。在两个例子中省略了发射极触点。
IGBT的一个问题是所谓组件的闭锁强度：如果双极晶体管的空穴电流太高，则由源区8、发射区6、基区3和集电极区4所形成的寄生晶闸管就会被触发。此外，如果短路，在MOS沟道结构区域的功率密度会变得如此高，以至会发生组件热破坏。因此，从根本上说，需要限制短路电流(如果短路，限制功率)，另外还要维持源区8四周的空穴旁路电阻尽可能小(减小闭锁灵敏度)。应以最小的处理工艺成本附加费用来实现这些方法。
当前，在一些IGBT中采用均匀源区，这意味着省去掩模：(N+型)源区在不用掩模情况下由离子注入形成。离子注入由活性组件区域外的厚氧化物遮掩。在刻蚀接触孔期间，又对最顶的硅层进行刻蚀，再次将N+型层去掉。这就在接触孔窗口边缘处产生对源区的侧向接触。
这种无掩模源区离子注入以功率半导体组件12的组件单元的剖视图的形式表示于图3和4：在这种组件的情况下，集电极区(集电极层)15最初从下面引入N掺杂的衬底13，此衬底同时形成基区14。发射区17和沟道区18随后从上面通过窗口21利用随后的栅电极19作掩模而形成。然后离子注入源区22，以栅电极19作掩模，把此源区的中心区域刻蚀掉，以便产生接触孔23(图4)。通过这接触孔23，发射极触点24与发射区17和源区22接触。通过形成集电极金属化层16实现在集电极侧的接触。
这种工艺的缺点是，N+型层或源区22不是沿着多晶硅栅电极的边缘形成的，也就是说，沿着接触孔23的边缘形成。这对于MOS沟道结构，造成了大的沟道宽度(在其上的区域，沟道起作用)，从而，如果短路，每个IGTB单元的功率密度变得非常大。
在其它已知的IGBT的类型的情况下，分离光刻掩模用于源区22的离子注入。适合于图2(a)的单元几何形状的这类掩模25以平面图的形式详细地表示于图5(a)。在这掩模25中有两列小掩模开口26，N+离子注入通过这些开口进行。与图2(a)比较，所造成的结构分布着栅区27、发射区28和岛状源区29，如图5(b)所示。这虽然以增加了处理的复杂性为代价，但使得有可能通过设计(在所有的源区上面)来设置沟道宽度，从而设置短路时的功率密度。这种方法的另一优点是，N+型源区的侧向限制开劈了空穴旁路，它减小了组件的闭锁灵敏度。如上所述，这解决办法要求起码一个附加的掩蔽步骤，这不必要地使生产过程复杂化。
相应地，本发明的一个目的是提供生产功率IGBT组件的新方法，它允许只稍微增加处理过程的复杂性的同时生产带短路功率限制和减小了的空穴旁路电阻的IGBT。
在引言中提到的那类方法的情况下，这目标是通过这样的事实来达到的，即构成MOS沟道结构的沟道宽度，并且这MOS沟道结构的沟道宽度的构成是借助用于组件生产过程的其它掩蔽步骤中的一个掩蔽步骤非直接地实现的。这MOS沟道结构的沟道宽度的构成，使得有可能把沟道宽度、因而把短路时的功率和空穴旁路电阻设置成希望值。通过利用在处理中早已有的掩蔽步骤来避免为这结构使用特殊附加的掩模。
根据本发明的方法的第一最佳实施例用以下的事实来表征：a)把发射区引入衬底的掩蔽步骤被用来构成MOS沟道结构的沟道宽度，b)使用把发射区引入衬底的掩模，此掩模有这样的一些剪切块，它们布置在掩模开口的边缘并且以这样的方式侧向向外伸出，以至所引入的发射区在剪切块区域有侧向向外伸出的凸块，c)这样来选择凸块的长度，以便它侧向凸出到起码处在随后引入的发射区以外。小心地和局部地以简单方式用凸块来防止在操作条件下控制沟道的形成。可以用凸块的宽度、深度和数目，以简单和可靠的方式设定饱和电流(短路时功率密度)和空穴旁路电阻的大小。
根据本发明的方法的第二最佳实施例以下面的事实为特色：a)在组件单元之间的衬底顶侧上布置场氧化层，并且在衬底上构成场氧化层的掩蔽步骤被用来构成MOS沟道结构的沟道宽度，b)使用在衬底上构成场氧化层的掩蔽步骤中所用的掩模，此掩模有从绕着组件单元的掩模区域的边缘开始，并以这种方式向内伸展的第一凸块，以至绕着组件单元的所涂敷的场氧化物层在剪切块区域内有向内伸展的第二凸块，此第二凸块防止或阻止在随后步骤中要引入该源区的区域上形成源区。也就在这情况下，可以用第二凸块的宽度、深度和数目，以简单和可靠的方式设定饱和电流和空穴旁路电阻的大小。
根据本发明的方法的再一个最佳实施例用以下事实来表征：a)在衬底上构成栅电极的掩蔽步骤被用来构成MOS沟道结构的沟道宽度，b)使用在衬底上构成栅电极的掩蔽步骤中所用的掩模，此掩模有从绕着组件单元的掩模区域的边缘开始并以这种方式向内伸展的第一凸块，以至绕着组件单元的所涂敷的栅电极在剪切块区域内有向内伸展的第二凸块，此第二凸块防止或阻止在随后步骤中要引入该源区的区域上形成源区。也就在这情况下，通过第二凸块的几何形状来设置所希望的参数。
根据所附的权利要求书可提出其它的实施例。
当结合附图，参考下面详细的描述，对本发明及其优点有更好的理解时，就会清楚本发明的更全面的价值及其优点，附图中：
图1表示已知的功率IGBT组件单元的剖视图；
图2表示根据图1的组件单元的两个已知几何结构的平面图；
图3表示在已知的功率IGBT单元中发射区和沟道区的自对准离子注入；
图4表示图3中的单元的源区的离子注入和触点制备；
图5表示已知的形成源区用的掩模(a)和所得到的IGBT的几何形状(b)；
图6表示根据本发明的方法的作为范例的第一最佳实施例的生产IGBT的各个步骤，其中，为构成MOS沟道结构而构成发射区；
图7表示根据本发明的方法的作为范例的第二最佳实施例的生产IGBT的各个步骤，其中，为构成MOS沟道结构而构成场氧化物层；和
图8表示根据本发明的方法的作为范例的第三最佳实施例而生产的IGBT单元的几何形状的平面图，其中，为构成MOS沟道结构而构成多晶硅栅电极。
现在参考附图，其中相同的标号表示遍布各图的相同和对应的部分，根据本发明的方法的作为范例的第一最佳实施例在图6以各个处理步骤表示出来，以透视图、剖视图表示(准备生产的)单个IGBT单元。生产MOS控制功率半导体组件30的过程例如从N掺杂的(Si)衬底开始。形成IGBT单元的IGBT晶体管的集电极区33的P+掺杂层从衬底31的下面引入。衬底的其它部分形成基区32(图6(a))。
然后把用于发射区37离子注入的掩模34涂敷到衬底31的顶面，并通过掩模34上的掩模开口35对P+掺杂发射区37进行离子注入(图6(b))。本发明的掩模34的特殊性质是，它有绕着掩模开口35边缘配置并侧向向外伸展的剪切块36。这样做的结果是，所引入的发射区37在剪切块36的区域有侧向向外伸展的凸块38(图6(c))。在这情况下如此选择凸块38的长度，即它的侧向凸出起码要超出在此过程之后引入的源区的范围，如下所解释的那样。
在完成对带状发射区37离子注入和去掉掩模34之后，由多晶硅制成的和被氧化物40包围的栅电极39被涂敷到衬底31的顶面而构成栅电极39。在这情况下，处在发射区37中心的窗口是打开的(图6(d))。通过窗口41把P掺杂沟道区42(图6(e))和N+掺杂平面源区43(图6(f))一个接一个地离子注入到衬底31。最后，在窗口41的区域，又把具有离子注入的源区43的衬底31的顶层刻蚀掉(图6(g))，从而使得能够通过在其上形成金属化层而实现与发射区37和源区43的接触。
沟道区42在发射区37中无凸块38的区域处向内扩散，直到它侧向凸出于发射区之外，并且伸展到栅电极39的边缘的下面(图6(h))。以这方式，沟道区42把源区43连接到基区32，并且与上面的栅电极一起，构成用于控制IGBT晶体管的MOS沟道结构。在另一方面，在那些发射区37由于凸块38而进一步伸展的区域，源区43被发射区37完全包围。然后这些区域的阈值电压处在高于所用的栅-发射极电压，结果，这些区域对控制IGBT晶体管而言被省略掉。所得到的MOS沟道结构是一种有源可控区域(在凸块38之外)与钝化区域(在凸块38之内)交替出现的结构。饱和电流(在短路时的功率密度)和空穴旁路电阻都能由凸块38的宽度、深度和数目(重复率)来设置。在这情况下，凸块38侧向凸出起码要超出源区43。另一种办法是，它们能侧向凸出超出沟道区42，而后者侧向与源区43相连。
图7表示过程的顺序，对于根据本发明的方法的其它作为范例的最佳实施例，可与图6作比较。生产MOS控制功率半导体组件的方法从带有基区(N掺杂)、集电极区48(P+掺杂)和早已离子注入的带状的P+型发射区49(图7(a))的衬底开始。
在现在高功率IGBT的情况下，两组件单元之间的距离如此大，以致可以用(厚)场氧化物来使整个薄氧化物面积尽可能小(所产生的输入电容)，现只在图7考虑上述两组件单元中的一个。需要掩模来在IGBT单元之间的衬底上构成场氧化物层52，后者事先涂敷在整个面积上，此掩模基本上暴露出单元的区域而复盖单元之间的区域。这种掩模50以变更的形式用于衬底46的顶面(图7(b))。变更的情况是：掩模50有第一凸块51，它从绕着组件单元的掩模区域的边缘开始向内伸展。如果随后刻蚀掉场氧化物层52，这场氧化物层52在第一凸块51的区域有第二凸块53(图7(c))。这些第二凸块53向内伸展超出发射区49的边缘(图7(c)的剖视图右半边)，虽然在第二凸块53的外面，场氧化物层52终止于远离发射区49的地方(图7(c)的剖视图左半边)。
在随后把源区引入衬底期间，此第二凸块53防止或阻止在其区域上形成源区：为离子注入沟道区和源区，如图6(d-f)所示，再一次在衬底46上的场氧化物层52上形成被氧化物55包围的栅电极54(多晶硅制成)，并且这栅电极54在组件单元的区域内有带状的窗口65(图7(d))。由于它们的长度，场氧化物层52的第二凸块53部分凸出于窗口65的开口。
通过窗口65一个接一个地对P掺杂沟道区56(图7(e))和N+掺杂源区57(图7(f))进行离子注入。在这情况下凸进窗口65的凸块53防止在凸块区域形成MOS沟道结构。最后，源区57的中心区域再一次被刻蚀掉，以便能通过形成的接触孔58形成与发射区49接触的触点(图7(g))。在制成的单元的情况下，有源可控区域(在第二凸块53的外面，图7(g)剖视图的左半边)在这情况下也再一次与钝化区域(第二凸块53的下面；图7(g)剖视图的右半边)交替出现。沟道宽度和因而短路电流密度能通过第二凸块53的宽度和数目(重复率)的选择来设置。
根据本发明的方法的作为范例的另一最佳实施例可以用在图8所示的已完成的组件单元59的几何图形来解释：在这组件单元59的情况下，发射区用的掩模62有一简单的矩形开口，结果发射区是简单的带状(如图7(a)所示)。与图6和7的情况不同，栅电极用的掩模63，因而栅电极60本身没有直的连续的纵向边缘，而是掩模63有凸块64。向内伸展到发射区(掩模62)边缘上方的栅电极60上的凸块与这些凸块64对应。在沟道区和源区离子注入期间(见图6(e，f)或图7(e，f))，栅电极60的构成过程造成了所希望的形成了的MOS沟道结构：在区域A(在凸块64的外面)形成正常MOS控制结构，防止在区域B(在凸块64的里面)形成沟道，在此区域内，离子注入的N+型源区完全处在P+型发射区内(掩模62)。也就在这情况下，有效沟道宽度能再次由凸块64的宽度和数目(重复率)以简单方式来设置。如图8所示，发射极接触区用的掩模61最好是参照掩模63的轮廓，从而不会产生额外的发射极镇流电阻。
总的说来，根据本发明的方法使得可以生产这样的MOS控制功率半导体组件，这种MOS控制功率半导体组件优化了短路时的功率密度和空穴旁路电阻，而在生产过程中不要求额外的掩蔽步骤。
显然，根据上面的技术，可以有许多关于本发明的修改和变更，因此要理解，在所附的权利要求的范围内，本发明可以用此处特定描述以外的办法来实施。
Claims (11)
1.一种生产MOS控制功率半导体组件(30，45)的方法，其特征在于：所述功率半导体组件(30，45)在共同的衬底(31，46)上包括多个组件单元(59)，它们布置成一个接一个，并且并联连接，双极晶体管由第一导电类型的集电极区(33，48)、第二导电类型的上部基区(32，47)和第一导电类型的发射区(37，49)组成，此发射区从上面嵌入基区(32，47)，并在每个组件单元(59)都有，控制双极晶体管的MOS沟道结构(39，42，43和54，56，57)处在发射极侧，此MOS沟道结构(39，42，43和54，56，57)包括第二导电类型的处在发射区(37，49)上面的源区(43，57)、第一导电类型的处在源区(43，57)与基区(32，47)之间的发射区(37，49)边缘的沟道区(42，56)和以绝缘方式处在沟道区(42，56)上面的栅电极(39，54)，其中构成了MOS沟道结构(39，42，43和54，56，57)的沟道宽度，而其中MOS沟道结构(39，42，43和54，56，57)的沟道宽度的构成是通过借助用于组件生产过程的其它掩蔽步骤中的一个掩蔽步骤非直接地完成的。
2.权利要求1的方法，其特征在于：使用把发射区(37)引入衬底(31)的掩蔽步骤来构成MOS沟道结构(39，42，43)的沟道宽度。
3.权利要求2的方法，其特征在于：使用了把发射区(37)引入衬底(31)的掩模(34)，此掩模有这样的一些剪切块(36)，它们布置在掩模开口(35)的边缘并且以这样的方式侧向向外伸出，以致所引入的发射区(37)在剪切块(36)区域有侧向向外伸出的凸块(38)；而其中这样来选择凸块(38)的长度，以便它侧向凸出到起码处在随后引入的发射区(43)以外。
4.权利要求3的方法，其特征在于：这样来选择凸块(38)的长度，以便它侧向凸出到起码处在随后引入的沟道区(42)以外，后者侧向与发射区(43)相连。
5.权利要求3和4中的一个权利要求的方法，其特征在于：MOS沟道结构(39，42，43)的沟道宽度由凸块(38)的数目和宽度来设置。
6.权利要求1的方法，其特征在于：在组件单元之间的衬底(46)顶侧上布置场氧化层(52)，并且在衬底(46)上构成场氧化层的掩蔽步骤被用来构成MOS沟道结构(54，56，57)的沟道宽度。
7.权利要求6的方法，其特征在于：使用在衬底(46)上构成场氧化层(52)的掩蔽步骤中所用的掩模，此掩模有从绕着组件单元的掩模区域的边缘开始，并以这种方式向内伸展的第一凸块(51)，以至绕着组件单元的所涂敷的场氧化物层(52)在第一凸块(51)区域内有向内伸展的第二凸块(53)，此第二凸块防止或阻止在随后步骤中要引入该源区的区域上形成源区(57)。
8.权利要求7的方法，其特征在于：MOS沟道结构(54，56，57)的沟道宽度由第二凸块(53)的数目和宽度来设置。
9.权利要求1的方法，其特征在于：使用在衬底上构成栅电极(60)的掩蔽步骤来构成MOS沟道结构的沟道宽度。
10.权利要求9的方法，其特征在于：使用在衬底上构成栅电极(60)的掩蔽步骤中所用的掩模(63)，此掩模有从绕着组件单元的掩模区域的边缘开始并以这种方式向内伸展的第一凸块(64)，以至绕着组件单元的所涂敷的栅电极(60)在剪切块(64)区域内有向内伸展的第二凸块，此第二凸块防止或阻止在随后步骤中要引入该源区的区域上形成沟道结构。
11.权利要求10的方法，其特征在于：MOS沟道结构的沟道宽度由第二凸块(53)的数目和宽度来设置。
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