CN1184380A - 集成电路或记新技术 - Google Patents

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Abstract

本发明是划时代集成电路或记新技术。其特征:(1)只用一个或型或记门就能构成全新的RS触发器和单稳态触发器,和原技术比具有节省大量元件和内部联线、速度高、功耗低、可靠性高等优点。(2)BiCMOS稳记新技术能使大规模集成电路大大简化和优化。(3)R,C不变,可用电平直接控制单稳态触发器暂记时间和脉冲振荡器频率在很大范围内变化。(4)一件具有特多功能新器件可大大减少集成电路品种、用途广、使用方便灵活。本发明必将使集成电路产生巨大变革。

Description

集成电路或记新技术
集成电路或记新技术是发明人张宗雪运用自己1986年5月提出的“或记电路稳记定律”及“或记电路暂记定律”而获得的划时代重大发明记忆新技术。它包括集成电路稳记新技术、集成电路暂记新技术和集成电路一件具有特多功能新技术。
稳记电路与暂记电路
电路能够稳定(即与时间无关)或者一定时间地取代输入信号的电路作用，从而使电路在信号消失后依然稳定或者一定时间地保持着瞬间完成取代信号时的输出状态，这样的逻辑电路称记忆电路。
对信号的记忆不随时间变化，即稳定地记忆信号的记忆电路，称稳记电路。稳记电路的输出用Qx表示。
例如RS触发器、D触发器、JK触发器、磁存储器、计数器、数码寄存器、移位寄存器等都是稳记电路。
对信号记忆一定时间后而自动抹去，即对信号的记忆随时间变化的记忆电路，称暂记电路。
例如单稳态触发器、多谐振荡器及多功能脉冲振荡器都是暂记电路。
暂记高电平或者低电平信号的暂记电路，过去称高电平或者低电平单稳态触发器，其输出用Q+表示。脉冲振荡器输出用Q表示。
同类或逻辑
1.输入值域和输出值域
输入信号逻辑电平的允许取值区域称输入值域。信号输出逻辑电平的允许变化区域称输出值域。
2.异类输出输入与同类输出输入
信号输出值域不在信号输入值域之内或者表征输出、输入逻辑状态的物理量是异性的，即两者不是同一类物理量，这样的输出和输入称异类输出和输入，简称异类输出输入。
信号输出值域在信号输入值域之内(信号输出值域只要在一个信号输入端的输入值域之内)的输出和输入，称同类输出和输入，简称同类输出输入。
3.同类或逻辑
同类输出输入之间”只要有一个输入为1(1表示有信号)，则输出就是和输入同类1”的这种逻辑关系，称同类或逻辑。有时简称同类或。同类或逻辑是取代记忆的基础。
记忆链
把信号输出送回到取代输入端后，能够取代输入信号的电路作用，从而使输出在信号消失后依然保持着瞬间完成取代信号时的输出状态，这种输出的输入电路称记忆链。记忆链又称记忆因子。
取代输入端称记忆链末端，用j或者jc表示。记忆链是实现取代记忆功能的外因、充分条件、必经桥梁。记忆链有稳记链和暂记链两种。
1.稳记链
把信号输出送回到取代输入端后，能够稳定地(即与时间无关地)取代输入信号的电路作用，从而使输出在信号消失后依然稳定地保持着取代信号时的输出状态，这样的记忆链称稳记梁。又称稳记因子。稳记链末端用j表示。
稳记链的电路形式主要有两种，一种是一根联线的稳记链；另一种是带受控开关的稳记链。
用得最多的稳记链是一根联线的稳记链。用一根联线把信号或记电路(待后述)的输出与其取代输入端j相连，便构成一根联线的稳记链，十分简单。一根联线的稳记链把无记忆的信号或记电路质变为稳记电路。它的逻辑符号为“
Figure A9611736200051
”
2.暂记链
利用电容两端电压不能突变的原理，把信号的输出通过电容送回到取代输入端后，经过RC电路的放、充电而能够一定时间地取代输入信号的电路作用，从而使输出在信号消失后依然以取代信号时的输出状态，相应保持一定时间后而自动抹去，这样的记忆链称暂记链。暂记链末端用jc表示。
暂记链有单值暂记链和双值暂记链两种。
(1)单值暂记链
单值暂记链的电路是由定时电平Vz、定时电阻Rz、定时电容Cz所组成。Cz必须接在信号或记电路的输出端和暂记链末端jc之间，Rz接在jc端和接定时电平Vz端之间，如图1(a)所示。(2)双值暂记链双值暂记链电路是由定时高电平
Figure A9611736200052
定时电阻Rz及R′z、定时电容Cz和信号或记电路输出控制的单管非门开关N所组成。同样，Cz必须接在信号或记电路输出端和暂记链末端jc之间。Rz为脉空电阻，R′z为脉宽电阻。双值暂记链电路如图1(b)所示。
记忆链原理及取代记忆两准则
1.记忆链原理
独有同类或逻辑才有记忆链，而其他任何逻辑，如与逻辑、异类或逻辑、与非逻辑、或非逻辑等均无记忆链。
2.取代记忆两准则
要实现对输入信号的取代记忆，必须遵循两个准则：一必须是信号的同类或逻辑，二必须接上同类或逻辑独有的记忆链。准则一是取代记忆的基础、内因、必要条件。准则二是取代记忆的外因、充分条件。
或记逻辑
输出输入之间不仅有同类或逻辑(含等效同类或逻辑)，而且更重要更有用的是通过接其独有记忆链后还有记忆输入信号的逻辑功能，这种输出输入之间的逻辑关系称或记逻辑。或者简单地说，把同类或逻辑(含等效同类或逻辑)和它独有而待接的记忆链称作或记逻辑。
信号或记电路
能够实现信号的或记逻辑的电路称信号或记电路，简称或记电路或者或记门。
输入信号和它的输出是同类的或记电路输入端，称或记电路同相输入端，用H表示。
输入信号和它的输出是反相的或记电路输入端，称或记电路反相输入端，用F表示。
或记电路都有信号同相输入端H和信号反相输入端F。或记电路独有而待接的记忆链末端，即取代输入端j，显然在同相输入端。
在或记电路中只给出同相输入端H的，称H或记门。
按照对电平信号构成的或记门来分，有低电平或记门、高电平或记门和高低电平或记门三种。
1.低电平或记门就是对低电平信号来说是或记门(含等效低电平或记门)。
2.高电平或记门就是对高电平信号来说是或记门。
3.高低电平或记门就是对高电平信号和低电平信号来说都是或记门。高低电平或记门又称单输入或记门、同相器。
按照构成或记门的电路结构来分，主要有或型或记门、等效或记门、扩展或记门、集电极输出或记门。
1.或型或记门，就是或型电路结构的或记门。有或型低电平或记门、或型高电平或记门、或型低电平H或记门、或型高电平H或记门、或型单输入或记门。
2.等效或记门，又称或非非或记门。它是由两个或非门构成一个等效HF输入或记门。
3.扩展或记门，实际就是高电平与或门，即低电平或与门。
4.集成极输出或记门，它是三极管集电极输出的低电平或记门。
  或记门的逻辑图举例
图2(a)为或型低电平或记门的逻辑图，(b)为或型高电平或记门的逻辑图，(c)为或型低电平H或记门的逻辑图，(d)为CMOS单输入或记门的逻辑图，(e)为双极性集成电路或型单输入或记门的逻辑图，(f)为或非非低电平或记门的逻辑图，(g)为或非非高电平或记门的逻辑图等。
上述问题详情请见发明人专著《或记论》上卷。
或记电路稳记定律
信号或记电路接其独有的稳记链后，称稳记细胞。它以和信号同态稳记同相输入端的信号；以和信号反态稳记反相输入端的信号。重入信号，记态不变。信号起作用，不能撤离的时间等于它取代信号的时间。或记电路不通，则它失去记忆。或记稳记电路是由一个或者多个稳记细胞有机组成。
高电平和低电平稳记细胞又称高电平和低电平HF稳记器，按过去称是高电平和低电平RS触发器。
或记电路暂记定律
信号或记电路接上暂记链，能够暂记信号一定时间后而自动抹去，称暂记细胞。它以和信号同态暂记同相输入端的信号；以和信号反态暂记反相输入端的信号。重入信号，记态不变。用信号关门，则它不记。信号起作用、不能撤离的时间等于它取代信号的时间。暂记时间与定时电平、电阻、电容有关。
高电平和低电平暂记细胞又称高电平和低电平暂记器，按过去称是高电平和低电平单稳态触发器。
   或记之间关系
同类或与记忆之间的关系简称或记之间关系。
或记之间有内在和外在的密切关系。
  或记之间的内在密切关系
同类输出输入之间“只要有一个输入是1，则输出就是和输入同类1”的这种同类或特性(含等效同类或)是取代记忆逻辑功能的基础、内因，而记忆逻辑功能又是同类或特性的特殊而深刻表现形式和最高应用形式。
  或记之间的外在密切关系
信号或记门有同类或和记忆两大逻辑功能。具体讲，信号或记门一般有四种工作状态和四种相应逻辑功能。
1.信号或记门不接其独有记忆链时，它就是一个无记忆同类或门或者信号非的等效同类或门(信号或非门)。它处在同类或逻辑工作状态，遵循无记忆同类或规律。
2.信号或记门接其独有稳记链后，便由一个无记忆信号或记门质变成一个稳记同相输入端或者反相输入端信号的稳记电路，它处在稳记输入信号的工作状态，遵循或记电路稳记定律。
3.信号或记门接其单值暂记链后，便有一个无记忆信号或记门质变成一个暂记同相输入端或者反相输入端信号的暂记电路，在暂记期间它处于暂记输入信号工作状态，遵循或记电路暂记定律。
4.信号或记门接其双值暂记链后，便由一个无记忆信号或记门质变成一个输出以高低电平交替暂记jc端内生高、低电平信号的可控多功能新脉冲振荡器。其振荡频率和脉空延时与定时高电平、定时电阻、定时电容有关，而脉宽与脉宽电阻、电容有关。
信号或记门、信号稳记电路(信号稳记细胞)、信号暂记电路(信号暂记细胞)、脉冲振荡器这四种不同工作电路的共同内核是信号或记门(内因)，只是在不接记忆链、接稳记链、接单值暂记链、接双值暂记链这四种不同外界条件(外因)下，而产生的四种不同电路和四种相应逻辑功能。这正像晶体三极管的工作状态一样。晶体三极管以同一个内因条件(晶体三极管的内部构造特征)，而在三种不同外界工作条件下(基极偏流IB在放大区、IB在饱和区、IB在截止区)，则有放大、饱和、截止这三种不同工作状态。
以CMOS和LSTTL集成电路为例来说明集成电路稳记新技术。
  集成电路稳记新技术的特征
  集成电路稳记新技术特征一是，LSTTL、TTL、HTL、ECL等集成电路，新技术只用一个或型低电平或记门或者一个或型高电平或记门就可以构成一个新低电平HF稳记器(按过去称是新低电平RS触发器)。其逻辑图如图3(a)、(b)所示。而原技术则是用两个低电平或非门或者两个高电平或非门构成一个原传统低电平RS触发器。显然，新技术电路比原技术电路大为简化和优化。
集成电路稳记新技术特征二是，用一个CMOS单输入或记门(一个同相器)接上一根联线的稳记链和通过接硅二极管办法给出低电平信号或者高电平信号的同相输入端H及反相输入端F，从而构成CMOS新低电平或者新高电平HF稳记器(按过去称是新低电平或者新高电平RS触发器)。其逻辑图如图3(c)、(d)所示。而原技术是用两个低电平或非门或者两个高电平或非门构成低电平或者高电平RS触发器。显然，新技术电路比原技术电路十分简单。
原传统RS触发器的逻辑图如图4(a)、(b)所示。
集成电路稳记新技术特征三是，用一个CMOS单输入或记门接上一根联线的稳记链和通过接TTL高电平与非门办法给出其输出低电平信号的同相输入端H及反相输入端F，从而构成BiCMOS可控新低电平HF稳记记器(按过去称是BiCMOS可控新低电平RS触发器)。其逻辑图如图5所示。
    集成电路稳记新技术举例(以LSTTL、CMOS、BiCMOS为例)
    CMOS计算机键盘消抖新技术
图6(a)为CMOS计算机键盘消抖原技术单元电路。(b)和(b′)为新技术单元电路。原技术所用元件是新技术的三倍，原技术功耗约是新技术的1000倍。显然，新技术线路十分优越。
图7(a)为用两个低电平或非门构成原低电平RS触发器。(b)为用一个或型低电平或记门接上一根联线的稳记链而构成新低电平RS触发器。(c)和(d)是用一个小摆幅或型低电平或记门接上一根联线的稳记链而构成小摆幅新低电平RS触发器。显然，新技术电路比原技术电路大为简化和优化。
  CMOS新低电平HF稳记器(按过去称是新低电平RS触发器)
图8(a)为CMOS原传统低电平RS触发器。(b)为CMOS新低电平RS触发器。
图9为BiCMOS可控新低电平HF稳记器(按过去称是可控新低电平RS触发器)。
图10为BiCMOS新D触发器电路。它新在全记电路是CMOS新低电平RS触发器。
图11为BiCMOS新八位三态寄存器1/8电路。它新在全记电路是CMOS新低电平RS触发器。
图12为BiCMOS新JK触发器。它新在全记电路是CMOS新低电平RS触发器。
图13为BiCMOS两拍工作的四位数码寄存器电路。
线路大为简化和优化的BiCMOS稳记新技术十分宝贵，具有重大实用价值。它可以使大规模、超大规模集成电路大大简化和优化。
图14(a)为CMOS原静态存储单元。(b)为CMOS新静态存储单元。新静态存储单元比原静态存储单元简单、节省元件。
图15(a)为LSTTL原D触发器电路。(b)为LSTTL新D触发器电路。它新在全记电路是LSTTL新低电平RS触发器。(c)为LSTTL小摆幅新D触发器。它新在全记电路是LSTTL小摆幅新低电平RS触发器。
图16(a)为LSTTL原JK触发器电路。(b)为LSTTL新JK触发器电路。它新在全记电路是LSTTL新低电平RS触发器。(c)为LSTTL小摆幅新JK触发器。它新在全记电路是LSTTL小摆幅新低电平RS触发器。
以CMOS和LSTTL集成电路为例来说明集成电路暂记新技术。
    集成电路暂记新技术的特征
    暂记新技术的特征一是，新单值暂记链电路是由定时电平Vz、定时电阻Rz、定时电容Cz组成。Cz必须接在输出端Q+和暂记链末端jc之间，Rz接在jc端和接定时电平Vz端之间。新单值暂记链的Vz、Rz、Cz三者决定暂记时间长短。原单值暂记链电路是由定时电平Rz、定时电容Cz组成。同样，Cz必须接在输出端Q+和暂记链末端jc之间，定时电阻Rz一端接在jc端，而另一端接在“地”或者电源电压上。新单值暂记链包括了原单值暂记链。原单值暂记链只是新单值暂记链中定时电平Vz端接在“地”或者电源电压上的一个边沿端特例。原单值暂记链的Rz、Cz两者来决定暂记时间长短。
暂记新技术特征二是，Rz、Cz不变，可以直接用定时电平Vz来控制暂记器暂记时间长短。而且新技术的暂记时间比原技术的暂记时间要长几倍到十几倍(两者Rz、Cz一样)。
用一个或型或记门接上新单值暂记链而构成全新暂记器(按过去称是全新单稳态触发器)。用一个CMOS单输入或记门接上新单值暂记链和通过接硅二极管办法给出低电平信号(或者高电平信号)的反相输入端F，从而构成CMOS全新单稳态触发器。用一个或非门和一个非门组成一个等效或记门，再接上新单值暂记链而构成新暂记器(新单稳态触发器)。图17(a)为用一个或型低电平H或记门构成全新低电平单稳态触发器的逻辑图。(b)为用一个或型高电平H或记门构成全新高电平单稳态触发器的逻辑图。(c)为用一个或型低电平或记门构成低电平信号由同相输入端H输入的全新低电平单稳态触发器的逻辑图。(d)为用一个或型低电平或记门构成低电平信号由反相输入端F输入的全新低电平单稳态触发器的逻辑图。(e)为用一个或型高电平或记门构成高电平信号由同相输入端H输入的全新高电平单稳态触发器个逻辑图。(f)为用一个或型高电平或记门构成高电平信号由反相输入端F输入的全新高电平单稳态触发器的逻辑图。(g)为用一个CMOS单输入或记门接上新单值暂记链和通过接硅二极管办法给出低电平信号的反相输入端F，从而构成CMOS全新低电平单稳态触发器的逻辑图。(h)为CMOS全新高电平单稳态触发器的逻辑图。(i)为用一个或非非等效低电平H或记门构成新低电平单稳态触发器的逻辑图。
原传统低电平单稳态触发器的逻辑图如图18(a)所示。原传统CMOS高电平单稳态触发器的逻辑图如图18(b)所示。
全新和新单稳态触发器的暂记时间比原单稳态触发器的暂记时间长得多(两者Rz、Cz一样)。用“
Figure A9611736200091
”表示输入低电平信号起作用、不能撤离瞬间里的低电平；用“
Figure A9611736200092
”表示输入高电平信号起作用、不能撤离瞬间里的高电平。用右上角不标小圆点的
Figure A9611736200093
或者 表示无有效电平信号。
三、暂记新技术特征三是，用定时高电平Vz直接控制新脉冲振荡器的脉空比变化，从大于1到等于1和远小于1或者脉空大幅度变化而脉宽不变。新脉冲振荡器的频率是由定时高电平
Figure A9611736200095
、定时电阻Rz、Rz，定时电容Cz来决定。而原脉冲振荡器的频率是由Rz、Cz来决定。
用一个或型或记门或者一个CMOS单输入或记门或者一个或非非等效或记门接上双值暂记链而构成多功能新脉冲振荡器。
用一个或型低电平H或记门或者一个或型高电平H或记门或者一个CMOS单输入或记门或者一个CMOS低电平H或记门等接上双值暂记链而构成多功能新脉冲振荡器，其逻辑图分别如图19(a)、(b)、(c)、(d)所示。其中(d)为定宽变空脉冲振荡器。
  集成电路暂记新技术举例
  CMOS集成电路新、原单稳态触发器举例
图20(a)为CMOS原低电平单稳态触发器。(b)为CMOS新低电平单稳态触发器。它新在单值暂记链是新的。(c)为CMOS新低电平单稳态触发器。(d)为CMOS全新低电平单稳态触发器。它新在单值暂记链和或记门都是新的。
    LSTTL集成电路新、原单稳态触发器举例
图21(a)为LSTTL原低电平单稳态触发器。(b)和(c)为LSTTL全新低电平单稳态触发器。它们新在单值暂记链和或记门都是新的。(d)为LSTTL全新高电平单稳态触发器。它新在单值暂记链和或记门都是新的。
    CMOS和LSTTL集成电路新脉冲振荡器举例
图22(a)为CMOS多功能可控新脉冲振荡器电路。(b)为CMOS多功能新脉冲振荡器电路。(c)为LSTTL多功能可控新脉冲振荡器电路。
两定律首次揭示出传统划分的综合逻辑电路、时序电路、脉冲电路三者的共同内核—或记电路。共同内核或记电路把三者统一起来，拆除了三者之间不可愈越的三条人为鸿沟。故可以设计生产出一件具有特多功能的新器件。一件特多功能新器件，不仅用途广、使用极方便，更重要的是，可以大大减少集成电路品种。这对生产厂家的生产和用户的设计、使用、维修等都带来极大的好处和方便。一件特多功能新器件深受人们的喜爱。
图23为已设计生产出的CMOS万能基本新器件ZC01线路图。
图24为已设计生产出的LSTTL特多功能新器件ZL01线路图。
CMOS万能基本新器件ZC01主要有下列逻辑功能：或门、或非门、与门、与非门、与或门、与或非门和低电平HF稳记器(低电平RS触发器)、高电平HF稳记器、数码寄存器、D稳记器(D触发器)、JK稳记器(JK触发器)及新高电平暂记器(新高电平单稳态触发器)、新低电平暂记器、电平直控大范围分频器、电平直控大范围连续可调的定时和延时器、施密特触发器、方波发生器、可控方波发生器、多谐振荡器、可空多谐振荡器、间歇振荡器、可控间歇振荡器、定时高电平直接控制振荡脉空大小，而脉宽不变的新振荡器、定时高电平直接控制脉空比从大于1变化到1和远小于1的脉冲振荡器、超低频脉冲振荡器等。

Claims (10)

  1. 一、集成电路稳记新技术权利要求一是，双极性集成电路LSTTL、FLSTTL、TTL、ECL、HTL等的新HF稳记器(新RS触发器)是只用一个或型HF或记门接其独有的一根联线稳记链而构成。而原技术HF稳记器(原RS触发器)是用两个与非门或者两个或非门或者两个与或非门组成等效HF或记门，再接上一根联线的稳记链而构成。
  2. 二、集成电路稳记新技术权利要求二是，双极性集成电路的新D稳记器(新D触发器)、新JK稳记器(新JK触发器)、各种新计数器、新寄存器、新移位寄存器等的或记稳记电路新器件中作输出的全记电路都是用大为简化优化的新HF稳记器(含小摆幅HF稳记器)。
  3. 三、集成电路稳记新技术权利要求三是，CMOS集成电路新HF稳记器是用一个CMOS单输入或记门接上一根联线的稳记链和用接硅二极管办法给出信号的同相输入端H和反相输入端F而构成CMOS新高电平HF稳记器或者新低电平HF稳记器。用一个CMOS单输入或记门接上一根联线的稳记链和通过接TTL高电平与非门办法给出其输出低电平信号的同相输入端H及反相输入端F，从而构成BiCMOS可控新低电平HF稳记器。
  4. 四、权利要求四是，BiCMOS稳记新技术的新D触发器、新JK触发器、各种计数器、寄存器等中的全记电路都是CMOS新低电平RS触发器。
  5. 五、CMOS计算机键盘消抖动新技术单元电路是权利要求三的CMOS新HF稳记器所构成。无原技术的两个电阻。新技术的元件是原技术的1/3，功耗是原技术的1/1000。
  6. 六、BiCMOS两拍工作的四位数码寄存器是权利要求三混合构成。即清零端用接硅二极管办法给出，而接收数码输出低电平信号的反相输入端是用接TTL高电平与非门办法给出。
  7. 七、集成电路暂记新技术权利要求一是，新单值暂记链电路是由定时电平Vz、定时电阻Rz、定时电容Cz组成。Cz必须接在输出端Q+和暂记链末端jc之间，Rz接在jc端和接定时电平Vz端之间。新单值暂记链的Vz、Rz、Cz三者来决定暂记时间长短。原单值暂记链电路是由定时电阻Rz、定时电容Cz组成。定时电阻Rz一端接在jc端，而另一端接在“地”或者电源电压上。新单值暂记链包括了原单值暂记链。原单值暂记链只是新单值暂记链中定时电平接在“地”或者电源电压上的一个边沿特例。原单值暂记链的Rz、Cz两者来决定暂记时间长短。集成电路暂记新技术可以使Rz、Cz不变，而直接用定时电平Vz来控制暂记时间长短。而且新暂记时间要比原技术的暂记时间常几倍到十几倍(两者Rz、Cz一样)。
    集成电路暂记新技术权利要求一具体是，用一个或型或记门(一个或型HF或记门或者一个或型H或记门或者一个等效F或记门)接上新单值暂记链而构成全新暂记器(按过去称是全新单稳态触发器)。用一个CMOS单输入或记门接上新单值暂记链和通过接硅二极管办法给出低电平信号(或者高电平信号)的反相输入端F，从而构成CMOS全新单稳态触发器。用一个或非门和一个非门组成一个等效或记门，再接上新单值暂记链而构成新暂记器(新单稳态触发器)。全新和新单稳态触发器的暂记时间比原单稳态触发器的暂记时间要长几倍到十几倍(两者Rz、Cz一样)。
  8. 八、暂记新技术权利要求二是，用高电平
    Figure A9611736200021
    直接控制新脉冲振荡器的脉空比从大于1变化到等于1和远小于1或者控制脉空大幅度变化而脉宽不变。新脉冲振荡器的频率是由定时高电平 定时电阻Rz、Rz和定时电容Cz四者来决定。而原脉冲振荡器的频率是由Rz、Cz两者来决定。用一个或型或记门或者一个CMOS单输入或记门或者一个等效或记门接上双值暂记链而构成多功能新脉冲振荡器。可以构成CMOS超低频脉冲振荡器。
  9. 九、权利要求九是，CMOS新静态存储单元是单线读写，而不是原技术的双线写入电路结构。
  10. 十、权利要求十是，一件具有特多功能新技术是以两定律揭示出的综合逻辑电路、时序电路、脉冲电路三者共同内核—或记电路为核心，这个核心是多功能的综合型或记电路，外围有D一次半记电路、JK一次半记电路相配合，分别接上一根联线的稳记链、单值暂记链、双值暂记链等，就可以构成一件具有特多功能的新器件。
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* Cited by examiner, † Cited by third party
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5915567B2 (ja) * 1979-07-19 1984-04-10 富士通株式会社 Ｃｍｏｓのシュミット回路
GB8420651D0 (en) * 1984-08-14 1984-09-19 British Telecomm Interface circuit

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1306707C (zh) * 2005-02-04 2007-03-21 黑龙江大学 低压高速ttl与非门电路

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