CN1306707C - 低压高速ttl与非门电路 - Google Patents

Abstract

本发明公开一种低压高速TTL与非门电路及其提高运行速度的方法，工作电压为1.5伏。退饱和时间t_s是提高速度的主要障碍，本发明可避免逻辑级t_s的影响，提高TTL门电路的速度，达到t_pd小于0.4ns，可降到0.2ns或更低。本发明电路的组成包括逻辑级和输出级两部分。其中输出级就是Q₂三极管反相器。逻辑级部分由多射管Q₁，射极跟随器Q₃和浮动泄放管Q₄构成。逻辑级采用反馈追赶和浮动泄放电路，主要特点：Q₁的射极输入信号按基-基耦合方式由Q₁基极送到Q₃基极，在Q₃反馈作用下，实现内部各点几乎同速升降；在Q₂截止过程，Q₄提供低阻泄放通路，加速Q₂截止；在Q₂导通过程，Q₄管的射流快速降为0，阻止Q₁到Q₂的通路，且减少Q₁基流，增加Q₃基流，放大为很大的Q₃射流，加速Q₂的导通。本发明不仅用于双极电路工艺制成的TTL与非门电路，相应的集电极开路与非门，和由该门组成的与或非门、触发器、计数器，还用于双极型门阵列中的逻辑单元，以及双极型PLD中。

Description

低压高速TTL与非门电路

技术领域：

本发明是一种双极型集成电路，具体地说是一种TTL与非门电路，属于集成电路技术领域。

技术背景：

集成电路可分为逻辑集成电路和线性集成电路两大类，前者又称为数字集成电路，用于计算机，数字通信，数字仪表，数控机床等，后者用于线性放大。此外，集成电路又分为双极型集成电路和MOS集成电路。双极型电路以高速度见长，MOS电路则以低功耗著称，二者相互补足，缺一不可。双极型集成电路有TTL和ECL等，TTL电路除用在小规模集成电路和中规模集成电路外，还接双极型门阵列形式用在双极型专用集成电路中，还用于系统可编程1SP(INSYSTEMPROGRAMMABILOTY)高密度PLD的ISPLSI中，ISPLSI器件彻底改变了传统的数字电路设计方法。在软件的支持下，它能自由地在其内部生成各种TTL系列中的小规模IC块的性能创造出中小规模IC所没有的性能全新的规模更加大的逻辑电路。

现有技术和存在问题

现在集成电路的集成度不断提高，越来越多的产品向高速化、小型化、便携式、低功耗方向发展，电源电压从5v向3.3v，甚至降低到更低的电压。但是随着集成电路集成度的不断提高，电路密度增加，双极晶体管尺寸缩小，由此产生击穿等问题，所以电源电压也要相应降^[5]，由此出现低压逻辑器件。另外，便携式电子设备要求使用电池供电，体积小和高速低功耗的单电池供电的器件正符合这个发展趋向，有广泛应用前景。所以过去5年里低压逻辑器件的增长超过500％，全球市场总计达5.72亿美元，至少有10家供应商在争夺这一市场。低压逻辑器件作为后起之秀，产量已占全球逻辑器件市场份额的25％。据预测，在未来5年其市场份额将接近全球逻辑器件的50％。

常规TTL与非门电路：图1和图2所示的常规74/54序列TTL与非门电路，工作电压为5V，按虚线左右划分，虚线左边为逻辑级和右边为输出级。图1和图2逻辑级中T₁到T₃的耦合是集电极-基极耦合(简称为集-基耦合)，即输入信号通过T₁的集电极耦合到T₃的基极。图1中T₃的基极连接一个有源泄放回路，如图4所示。图2中T₂的基极连接一个有源泄放电阻R₄。有源泄放回路和泄放电阻R₄的一端接T₂的基极，另一端固定接地。

因为退饱和时间t_s是决定速度的主要因素，而t_s与基区和集电区多余存储电荷有关，为减少基区和集电区多余存储电荷，一般按图3所示的方式在三极管的基极和集电极之间接上一个肖特基势垒二极管SBD，形成抗饱和三极管，从而将图2变为图1。抗饱和三极管降低饱和深度，大大减少多余存储电荷。但不能完全消除多余存储电荷，所以图1中还要有一个有源泄放回路(即由T₄，R₃和R₄组成)，代替图2中泄放电阻R₄，示如图4。有源泄放回路在退饱和期间为低阻，产生由基极抽出的泄放电流，加速退饱和，使退饱和时间t_s降低。这种提高速度的方法是通过减少每一管的退饱和时间来实现的，到目前为至TTL全都采用这一常规方法。传统方法是先局部后整体的方式。首先研究单个三极管，通过提高单个三极管的速度来提高整个电路的速度，所以管的退饱和时间成为提速障碍的主要因素。

双极型电路一直用于很多高速电路中，未来很长时间将保持这种优势，然而仍存在一些固有问题：较大的饱和存储时间和功耗。双极型电路中TTL的退饱和时间t_s是决定速度的主要因素，74/54系列TTL门电路的平均传输延迟时间t_pd大于1.5ns。工作于1.5V且t_pd小于1ns的TTL门电路尚未发现。

发明内容：

本发明目的是公开一种低压高速TTL与非门电路及其提高运行速度的方法，工作电压为1.5伏，将TTL门电路的速度提高，达到t_pd小于0.4ns，进一步还可降到t_pd＝0.2ns，甚至更小。不仅用于双极电路工艺制成的TTL与非门电路和相应的集电极开路与非门，和用于由该门组成的与或非门，触发器和计数器，还用于双极型门阵列中的逻辑元件，以及用于双极型PLD中。

本发明的目的是这样实现的：工作电压为1.5V，该电路的组成包括逻辑级和输出级两部分；其特征是：逻辑级部分的输入信号x₁、x₂和输出基极b₂之间是‘与’关系，输出级部分的输入基极b₂和输出信号y之间是非关系；其中输出级就是第二NPN三极管Q₂射极接地的反相器，第二NPN三极管Q₂集电极有第二电阻R_c2，第二电阻R_c2的另一端连接到1.5v电源，第二NPN三极管Q₂的基极b₂与上述基极b₂是同一点；逻辑级部分由多射管，第三NPN三极管Q₃和第四NPN三极管Q₄构成；输入信号x₁、x₂接到多射管Q₁的两个发射极，因多射管Q₁的基极b₁连接到第三NPN三极管Q₃的基极，所以多射管的射极输入信号经多射管的基极耦合到第三NPN三极管Q₃的基极，形成基-基耦合，耦合到多射管Q₃的基流通过多射管Q₃管电流放大后，再从多射管Q₃的射极输出到第二NPN三极管Q₂的基极b₂；第四NPN三极管Q₄的射极和集电极分别接到多射管的集电极c₁和第二NPN三极管Q₂的基极b₂，而多射管和第四NPN三极管Q₄的基极分别通过各自的基极偏流电阻接到1.5V电源。

本发明还可以包括这样一些特征：

1、所述的多射管是多发射NPN三极管Q₁。

2、所述的多射管是二个基极相连和二个集电极相连第十一NPN三极管Q₁₁和第十二NPN三极管Q₁₂组成。

本发明所述的低压高速TTL与非门电路提高运行速度的方法，该方法是：

(一)采用基-基耦合方式，多射管Q1的射极输入信号经多射管Q1的基极耦合到第三NPN三极管Q3的基极，并产生第三NPN三极管Q3的基极电流，由此形成基-基耦合方式，这是避免多射管Q1退饱和影响，实现快速追赶输入条件之一。

(二)采用浮动泄放管第四NPN三极管Q4，第四NPN三极管Q4的集电极一端接第二NPN三极管Q2的基极b2，第四NPN三极管Q4的射极一端接多射管Q1(或第十一NPN三极管Q11和第十二NPN三极管Q12)的集电极c1，集电极c1电位是在第二NPN三极管Q2开启电位VT2上下变化的或浮动的，不是固定电位。第四NPN三极管Q4对提高运行速度起很大作用：

(1)在第二NPN三极管Q2截止过程，当集电极c1电位降到低于VT2时，第四NPN三极管Q4提供低阻泄放通路，第四NPN三极管Q4导通电阻可选得很低，由此产生很大的第二NPN三极管Q2基极反向抽出电流，加速输出级的截止。

(2)在第二NPN三极管Q2导通过程，当集电极c1电位升到高于VT2时，第四NPN三极管Q4管的射流很快降为接近0，一方面阻止由多射管Q1(或第十一NPN三极管Q11和第十二NPN三极管Q12)集电极c1到第二NPN三极管Q2基极b2或第三NPN三极管Q3的射极的通路，使多射管饱和状态不影响其它部分，另一方面因通路阻止而使多射管Q1基流减少，从而增加第三NPN三极管Q3基流，因第三NPN三极管Q3射流是第三NPN三极管Q3基流的β倍，由此产生很大的第三NPN三极管Q3射流，也即产生第二NPN三极管Q2基极的很大的正向驱动电流，加速输出级的导通。

可用浮动泄放电阻Rb2代替第四NPN三极管Q4，其提高运行速度效果略次于第四NPN三极管Q4。

(三)逻辑级中有一个作为射极跟随器的第三NPN三极管Q3，第三NPN三极管Q3不存在饱和状态，逻辑级所有三极管都不是抗饱和三极管，并且不需要用抗饱和三极管。当多射管Q1基极b1电位上升时，因为多射管Q1对第三NPN三极管Q3的耦合是基-基耦合，射极跟随器放大倍数为1，即第三NPN三极管Q3的射极输出b2的变化量和多射管Q1基极b1的变化量相同，于是集电极c1的变化量和基极b2变化量几乎相同，由此可见，内部所有各点基极b1，集电极c1和基极b2的变化量几乎相同，各点间相对变化极小。因为多余存储电荷绝大部分在基区和集电区，发射区极少，而基极b₁，集电极c₁和基极b₂各点间相对变化极小，所以对处饱和状态的三极管仍可维持其状态，可以在不退饱和情况下提高逻辑级的速度。

上述三特点使逻辑级部分形成为内部元件相互不可分割的有反馈的整体电路结构，称此为反馈追赶和浮动式逻辑级电路。基于这一方法，工作电压为1.5V的低压高速TTL与非门电路平均传输延迟时间t_pd一般小于0.4ns，可达到0.2ns或更小。

附图说明

图1、为本发明已有技术74/54系列TTL与非门之一电路图。

图2、为本发明已有技术74/54系列TTL与非门之二电路图。

图3、为本发明图1的肖特基三极管电路图。

图4、为本发明图1的泄放回路电路图。

图5、多射管电路图。

图6、为本发明1.5伏TTL与非门之一电路图。

图7、为本发明1.5伏TTL与非门之二电路图。

图8、为本发明1.5伏TTL与非门之三电路图。

图9、为本发明1.5伏TTL与非门之四电路图。

图10、与非门图6的计算机模拟波形之一，有V_x1，V_x2，，，V_y，V_b1，V_c1和V_b2共六个分图。

图11.对图6放大的波形，有V_x1，V_x2，V_v，V_b1，V_c1和V_b2共六个分图。

图12.对图11再放大的波形，有V_x1，V_x2，V_y，V_b1，V_c1和V_b2共六个分图。

图13.与非门图6的计算机模拟波形之二，有V_b1-V_c1，V_b1-V_b2，V_b2-V_c1，V_c1-V_x1，V_c1-V_x2和(V_x1，V_x2，V_y)共六个分图。

图14.对图13放大的波形之一，有V_b1-V_c1，V_b1-V_b2，V_b2-V_c1，V_c1-V_x1，V_c1-V_x2和(V_x1，V_x2，V_y)六个分图。

图15.与非门图6的计算机模拟波形之三，有I_b2，-I_c3，-I_c4，I_e4，I_e11和(V_x1，V_x2，V_y)共六个分图。

图16.对图15放大的波形，有I_b2，-I_e3，I_e4和(V_x1，V_x2，V_y)共六个分图。

图17.t_pd＝0.2ns与非门图6的计算机模拟波形，有V_x1，V_x2，V_y和-I_vc共四个分图。

图18.对图17放大的波形之一，有V_x1，V_x2，V_y和-I_vc共四个分图。

图19.对图17放大的波形之二，有V_x1，V_x2，V_y和-I_vc共四个分图。

图20.与非门图7的计算机模拟波形之一，有V_x1，V_x2，V_y，V_b1，V_c1和V_b，共六个分图。

图21.对图20放大的波形，有V_x1，V_x2，V_y，V_b1，，V_c1和V_b2共六个分图。

图22.与非门图7的计算机模拟波形之二，有I_b2，-I_e3，I_Rb2，I_e11，I_e12和V_x1，V_x2，V_y共六个分图。

图23.当V_x1，V_x2由0.5→1.2伏时对与非门图6的计算机模拟波形，有V_x1，V_x2和V_y共三个分图。

图24.对图23放大的波形，有V_x1，V_x2和V_y共三个分图。

具体实施方式：

图中符号：V_x1＝V(x1)，V_x2＝V(x2)，V_y＝V(y)，V_b1＝V(b1)，V_c1＝V(c1)，V_b2＝V(b2)，I_b2＝IB(Q2)，I_e3＝IE(Q3)，I_e4＝IE(Q4)，I_e4＝IC(Q4)，I_e11＝IE(Q11)，I_e12＝IE(Q12)，I_Rb2＝I(Rb2)，I_vc＝I(Vc)。

本发明TTL与非门电路包括逻辑级和输出级两部分。逻辑级的输入是信号x₁和信号x₂，逻辑级输出是第二NPN三极管Q₂管的基极b₂，输入信号x₁、x₂和输出基极b₂之间是‘与’关系，即b₂＝x₁·x₂。输出级是反相器，输出级输入基极b₂和输出信号y之间是非关系。先对逻辑级全所有三极管不提出具体规定，包括退饱和时间t_s大小，只要逻辑级输入输出能达到快速跟随，以及正向驱赶和反向抽出的目的即可，然后反推对其中各三极管的要求。如果逻辑级输入内部各点相对电位变化很小，即内部各点按同样的速度快速追赶输入，即能完成必要的正向驱赶和反向抽出的指标，允许三极管处在饱和状态下实现提高该逻辑级的速度。将逻辑级作为一个各部分是相互不可分隔的整体来考虑，通过逻辑级整体输入输出延迟时间的减少，达到提高速度的目的，按整体速度要求，决定逻辑级每一管的状态，有的管不一定要求退饱和，甚至不退饱和反而利于提高速度，所采取的是先整体后局部的方式。

本发明的电路图6--图9结构和特点：

图5表明一个多射管Q₁，可等效二个第十一NPN三极管Q₁₁和第十二NPN三极管Q₁₂，按图中方式连接，二基极相连，二集电极相连，发射极独立。因此图6--图9的逻辑级原理相同，多射管Q₁或第十一NPN三极管Q₁₁和第十二NPN三极管Q₁₂的集电极记为c₁，多射管Q₁或第十一NPN三极管Q₁₁和第十二NPN三极管Q₁₂的基极记为b₁。

图6--图9逻辑级中相对应的耦合是基极-基极稠合，简称为基-基耦合，即输入信号通过多射管Q₁或第十一NPN三极管Q₁₁和第十二NPN三极管Q₁₂的基极b₁耦合到第三NPN三极管Q₃的基极b₃。基-基耦合可避免输入管退饱和的影响，这是实现快速追赶输入条件之一。

图6--图9中采用浮动泄放管第四NPN三极管Q₄或浮动泄放电阻第二电阻R_b2，第四NPN三极管Q₄或第二电阻R_b2的一端接第二NPN三极管Q₂的基极，另一端接输入多射管Q₁或第十一NPN三极管Q₁₁和第十二NPN三极管Q₁₂的集电极c₁，集电极c₁电位是在第二NPN三极管Q₂的开启电位V_T2上下变化的，或浮动，不固定电位。

浮动泄放管Q₄的作用：

1.在第二NPN三极管Q₂截止过程，当集电极c₁电位降到低于V_T2时，第四NPN三极管Q₄或第二电阻R_b2提供低阻泄放通路，导通电阻可选的很低，由此产生大的反向抽出电流，加速输出级的截止；

2.在第二NPN三极管Q₂导通过程，当c₁集电极电位升到高于V_T2时，第四NPN三极管Q₄管的射流很降为近0，一方面阻止经集电极c₁和输入多射管Q₁(或第十一NPN三极管Q₁₁和第十二NPN三极管Q₁₂)的通路，使输入管饱和状态不影响其它部分，另一方面因通路阻止而使输入管基流减少，于是射极跟随器第三NPN三极管Q₃基流增加，第三NPN三极管Q₃射流是第三NPN三极管Q₃基流的β倍，由此产生大的正向驱动电流(即第三NPN三极管Q₃射流)，加速输出级的导通。

图6--图9逻辑级中第三NPN三极管Q₃是射极跟随器，不存在饱和状态，逻辑级所有三极管都不是抗饱和三极管，并且不需要用抗饱和三极管。因为第三NPN三极管Q₃和输入管是基-基耦合，射极跟随器放大倍数为1，即第三NPN三极管Q₃的射极输出基极b₂的变化量和输入管基极b₁的变化量相同，于是集电极c₁的变化量和基极b₂变化量相同，这样内部所有备点基极b₁，集电极c₁和基极b₂的变化量几乎相同，它们各点间相对变化极小。因为多余存储电荷绝大部分在基区和集电区，发射区极少，而基极b₁，集电极c₁和基极b₂的各点问相对变化极小。所以其中若有三极管处饱和状态仍可维持其状态，可以在不退饱和情况下提高逻辑级的速度。

上述三特点使逻辑级形成内部元件相互不可分割的有反馈的整体电路结构，称此为反馈追赶和浮动式逻辑级电路。

反馈追赶和浮动式逻辑级电路提高速度的过程和原理。

图6--图9逻辑级的输入是信号x₁和信号x₂，输出是第二NPN三极管Q₂管的基极b₂，在满足输入输出逻辑关系的前提下，观察输出基极b₂波形对输入信号x₁和信号x₂波形的跟踪速度。平均传输延迟时间t_pd是评价速度的主要指标。t_Pd＝(t_pHL+t_pLH)/2，其中输入波形上升沿的50％(输入上跳变幅度的50％，即输入上升沿的中点)到输出波形下降沿的50％(输出下跳变幅度的50％，即输出下降沿的中点)的时间间隔称为t_pHL；类似，输入波形下降沿的50％到输出波形上升沿的50％的时间间隔称为t_pLH。而t_pHL和t_pLH都是通过测量求出的。电路内部各点间相对时间延迟也按此方法测量。为了说明方便，记多射管Q₁管的基极(或第十一NPN三极管Q₁₁和第十二NPN三极管Q₁₂的公共基极)为中间输出基极b₁，记多射管Q₁的集电极(或第十一NPN三极管Q₁₁和第十二NPN三极管Q₁₂的公共集电极)为又一中间输出集电极c₁。在信号x₁和信号x₂二输入不是相同波形情况下，有四种可能过渡过程：(1)一输入为高电平，另一输入由低电平向高电平变化；(2)一输入为高电平，另一输入由高电平向低电平变化；(3)一输入为低电平，另一输入由高电平向低电平变化；(4)一输入为低电平，另一输入由低电平向高电平变化。观测四种情况下输入波形，输出b₂波形和中间输出基极b₁的集电极c₁波形，从而研究它们延迟时间。

对图6按双极型电路工艺进行PSPICE计算机模拟，得出输入输出，包括中间各点的输出电压和电流的波形，示如图10--图16。图中输入为信号x₁和信号x₂，输出级信号y输出，逻辑级基极b₂输出，中间点有基极b₁和集电极c₁输出。由图10看出，整个门电路输出信号y输出和输入信号x₁和信号x₂，满足与非关系y＝x₁x₂；逻辑级输出基极b₂和输入信号x₁和信号x₂，满足与关系y＝x₁x₂。由图10还看出，在横坐标为5--10ns范围内包含(1)--(4)四种过渡过程，各发生自在5.6ns附近，6.5ns附近，8.0ns附近和9.5ns附近，分别描述相应的过渡状态行为如下：

研究速度主要看过渡状态行为，有下述四种过渡过程：

(1)输入信号x₁为高电平，输入信号x₂由低电平向高电平变化。在图10横坐标5.4--7.4ns附近将该图放大，得出图11。由图11中的5.6ns附近看出，V_b1，V_c1，V_b2和信号x₂几乎同速上升，相对延迟很小。再在各自下降沿或上升沿的中点附近放大纵坐标，横坐标在5.6ns附近放大，的得出图12。由图12(为精确查看，还可再进一步放大5.6ns附近)求出各点相对的延迟时间为：t_pLH(b₁对x₂)＝一0.0027ns，t_pLH(c₁对x₂)二一0.0056ns，t_pLH(b₂对x₂)＝0.00126ns，t_pHL(y对x₂)＝0.307ns。表明V_b1，V_c1，V_b2和x₂相对延迟时间很小，对输入级速度的影响可以忽略。这样以来，尽管开始第十二NPN三极管Q₁₂处于深饱和状态，它的基射电位为V_c12b＝V_bes12(基射饱和压降)，当信号x₂快速上升Δ₂时，第十二NPN三极管Q₁₂来不及退饱和，处于深饱和状态，于是第十二NPN三极管Q₁₂基极电位V_b1同速上升Δ，经基-基耦合到的第三NPN三极管Q₃的基极，因射极跟随器放大倍数为1，使第三NPN三极管Q₃的射极电位V_b2也同速上升Δ，结果第十二NPN三极管Q₁₂集电极电位V_c1同速上升Δ。显然，各点上升大小实际上不是绝对全等于Δ，内部备点V_b1，V_c1和V_b2各自相差很小，示如图13和图14。由于第三NPN三极管Q₃的跟随作用，形成反馈回路，使V_b1，V_c1，V_b2和x₂几乎同速上升Δ，各点相对电位不变，所以允许第十二NPN三极管Q₁₂维持饱和。当信号x₂大于0.7V后，由图15横坐标在5.6ns看出，第二NPN三极管Q₂的正向驱动电流I_b2，电流I_b2主要是第三NPN三极管Q₃的射极电流-I_e3提供的。由图16横坐标在5.6ns看出，而电流-I_e4先有小尖峰，很快降为0，即表现为高阻，阻止第十二NPN三极管Q₁₂经过第四NPN三极管Q₄集射间对基极b₂的通路，所以第十二NPN三极管Q₁₂未退饱和并且不影响速度。

第十二NPN三极管Q₁₂的多余存储电荷绝大部分在基区和集电区，第十二NPN三极管Q₁₂发射区几乎没有多余存储电荷，射极输入电压信号x₂从低电平上升时第十二NPN三极管Q₁₂发射区不存在退饱和问题，而当信号X2上升到高电平后第十二NPN三极管Q₁₂管处在倒置状态(或反向运行状态)，倒置状态的电流放大倍数β_r很小，约为0.01--0.05，计算表明，倒置状态的处于反向放大状态，距离饱和状态很远，反向放大状态的发射区仍然几乎没有多余存储电荷，流经发射极电流归结为发射耗尽区电荷的变化，这是信号x₂从低电平上升到高电平不影响速度的理论基础。注：以此同时第四NPN三极管Q₄发射极电压也上升，但从图13第三分图看出，在横坐标5.6ns附近，V_b2-V_c1变化很小，即第四NPN三极管Q₄集射电位变化很小，因而第四NPN三极管Q₄射流I_c4变化也很小，很快降低到近0，示如图16图。

(2)输入信号x₂为高电平，输入信号x₁由高电平向低电平变化。参看图10横坐标6.5ns附近，如果输出级第二NPN三极管Q₂不存在饱和状态，无退饱和问题，那么该过渡过程可以看作为上述过渡过程(1)的逆过程。然而第二NPN三极管Q₂处于饱和状态，除基极b₂和信号y电压受退饱和过程影响外，射极跟随器第三NPN三极管Q₃的跟随作用也受退饱和过程影响。按上述同样方法，将图10横坐标6.5ns附近放大，得出各点相对延迟时间为：t_pHL(b₁对x₁)＝0.034ns，t_pHL(c₁对x₁)＝0.054ns，t_pHL(b₂对x₁)＝0.15ns，t_pLH(y对x₁)＝0.42ns。表明基极b₁和集电极c₁的电压受影响很小，V_b1，V_c1随信号x₁电压几乎同速下降。V_b2下降较慢，小于一般退饱和时间，这是由于第四NPN三极管Q₄的泄放作用。由图14横坐标6.5ns附近看出，V_c1-V_x1随x₁电压几乎同速下降至近0，而在图16对应横坐标位置第二NPN三极管Q₂有反向峰值基流I_b2抽出，主要由泄放管集流I_c4提供，部分由射极跟随器的I_e3提供。如减小第四NPN三极管Q₄的基极电阻，可使电流I_c4增大，与此同时V_b2下降变快，注意：第二NPN三极管Q₂管集电极负载的时间常数也起作用。

以上(1)和(2)所述过程中随输入变化使输出信号y也发生变化，以下(3)和(4)所述过程是另一类型，随输入变化输出y恒为高电平，不应发生变化。希望V_b2在截止电位0.5V以下，第二NPN三极管Q₂保持截止，信号y保持高电平，不受输入影响。

(3)输入x₁为低电平，输入信号x₂由高电平向低电平变化。参看图10横坐标8ns附近，由于X₂是负跳变，它使V_b1，V_c1和V_b2出现小的负跳变，示如图10的下部三个分图(横坐标8ns附近)，V_b2下降更利于第二NPN三极管Q₂截止，所以信号y仍保持高电平，不受输入信号x₂是负跳变的影响

(4)输入信号x₂为低电平，输入信号x₁由低电平向高电平变化。参看图10横坐标9.5ns附近，由于信号x₁是正跳变，它使V_b1，V_c1和V_b2出现小的正跳变，示如图10的下部三个分图(横坐标9.5ns附近)，V_b2正跳变的尖峰是0.2V，在截止电位0.5V以下，第二NPN三极管Q₂仍截止，所以信号y保持高电平，不受输入信号x₂是负跳变的影响。

其原因是：因为饱和管第十一NPN三极管Q₁₁的多余存储电荷绝大部分在基区和集电区，发射区几乎没有多余存储电荷，第十一NPN三极管Q₁₁射极输入电压信号x₁从低电平上升时不存在退饱和问题，而当信号x₁上升到高电平后第十一NPN三极管Q₁₁管处在倒置状态(或反向运行状态)，倒置状态的电流放大倍数β_r，很小，约为0.01-0.05，计算表明，倒置状态的处于反向放大状态，距离饱和状态很远，而且倒置状态的处于反向放大状态，反向放大状态的第十一NPN三极管Q₁₁发射区仍然几乎没有多余存储电荷，注意第十二NPN三极管Q₁₂此时处饱和状态，当V_x1上升到高电平后，所产生的流经发射极电荷量归结为发射耗尽区电荷的变化，它与饱和管第十二NPN三极管Q₁₂的多余存储电荷相比是十分小的，不可能使第十二NPN三极管Q₁₂退饱和，以至于V_b2仍在截止电位0.5V以下。

图10--16是在驱动同类负载门(四个)的情况下的结果，现已知t_PHL(y对x₂)＝0.307ns和t_pLH(y对x₁)＝0.42ns，求其平均值，得出平均传输延迟时间t_pd是0.37ns。图6电路的平均静态功耗是2.7mW。如不是驱动同负载类门，而是驱动CMOS门(相当于接电容负载)同上方法进行PSPICE计算机模拟，得出图17--19，图18和图19是图17在输出信号y上升沿和下降沿附近(各为5.05ns。和5.8ns附近)的横坐标放大图，由图查出t_pHL(y对x₁)＝0.18ns和t_PLH(y对x₂)＝0.21ns，求其平均值，得出平均传输延迟时间t_pd是0.195ns。该电路的平均静态功耗是5mW。如将图6的输出管第二NPN三极管Q₂改为肖特基三极管，则得图6所示1.5伏TTL与非门电路，由于肖特基三极管有抗饱和作用，第二NPN三极管Q₂的多余存储电荷大为减少，达样将使速度进一步提高。

图6和图8采用浮动泄放的第四NPN三极管Q₄，另一方式是采用浮动泄放的第二电阻R_b2，示如图7和图9(图6和图8对应)，对图7按上述方法进行PSP1CE计算机模拟，得出图20-22，为精确的看出各点的相对延迟，在图20横坐标11.5ns附近，将图20放大，得出图21，其中横坐标范围由11.427ns到11.787ns，由此求出各点相对的延迟时间为：t_pLH(b₁对x₂)＝-0.021ns，t_pLH(c₁对x₂)＝-0.007ns，t_pLH(b₂对x₂)＝0.0025ns，t_pHL(y对x₂)＝0.297ns。由此可见，随V_X2上升，V_b1，V_c1和V_b2的相对延迟极小，几乎同速上升，同上理由，速度不受的影响。注意：流经第二电阻R_b2的电流出现先减少，然后改变方向，于是第三NPN三极管Q₃的基射电位稍微上升，第三NPN三极管Q₃的射流将有所上升，这样给第二NPN三极管Q₂的提供较大的正向基极驱动电流，由图22看出，此时电流I_e3出现正尖峰脉冲，利于加速第二NPN三极管Q₂的导通。在图20横坐标13.5ns附近放大，由此求出各点相对的延迟时间为：t_pHL(b₁对x₁)＝0.039ns，t_pHL(c₁对x₁)＝0.047ns，t_PHL(b₂对x₁)＝0.59ns，t_pLH(y对x₁)＝0.485ns。现已知t_pHL(y对x₂)＝0.297ns和t_PLH(y对x₁)＝0.485ns，求其平均值，得出平均传输延迟时间t_pd是0.39ns。图7电路的平均静态功耗是3.14mW。对于第二NPN三极管Q₂同样正向基极驱动电流，由于图7采用阻值固定的第二电阻R_b2，没有图6中阻断输入管(第十一NPN三极管Q₁₁和第十二NPN三极管Q₁₂)经过第四NPN三极管Q₄集射间对基极b₂的通路的作用，流经第一电阻R_b1的电流部分被输入管基极分流，所以图7中的第一电阻R_b1比图6中的第一电阻R_b1要小。另外，图7中的第二电阻R_b2阻值不能太小，而图7中的浮动泄放管却可以。

由图23和图24看出，输入高电平V_IH≥1.2伏，输入低电平V_IL≤0.5伏，输出高电平V_OH≥1.3伏，输出低电平V_OL≤0.35伏。

Claims (3)

1、一种低压高速TTL与非门电路，工作电压为1.5V，该电路的组成包括逻辑级和输出级两部分；其特征是：逻辑级部分的输入信号x₁、x₂和输出基极b₂之间是‘与’关系，输出级部分的输入基极b₂和输出信号y之间是非关系；其中输出级就是第二NPN三极管Q₂射极接地的反相器，第二NPN三极管Q₂集电极有第二电阻R_c2，第二电阻R_c2的另一端连接到1.5v电源，第二NPN三极管Q₂的基极b₂与上述基极b₂是同一点；逻辑级部分由多射管，第三NPN三极管Q₃和第四NPN三极管Q₄构成；输入信号x₁、x₂接到多射管Q₁的两个发射极，因多射管Q₁的基极b₁连接到第三NPN三极管Q₃的基极，所以多射管的射极输入信号经多射管的基极耦合到第三NPN三极管Q₃的基极，形成基-基耦合，耦合到多射管Q₃的基流通过多射管Q₃管电流放大后，再从多射管Q₃的射极输出到第二NPN三极管Q₂的基极b₂；第四NPN三极管Q₄的射极和集电极分别接到多射管的集电极c₁和第二NPN三极管Q₂的基极b₂，而多射管和第四NPN三极管Q₄的基极分别通过各自的基极偏流电阻接到1.5V电源。

2、根据权利要求1所述的低压高速TTL与非门电路，其特征是：所述的多射管是多发射NPN三极管Q₁。

3、根据权利要求1所述的低压高速TTL与非门电路，其特征是：所述的多射管是二个基极相连和二个集电极相连第十一NPN三极管Q₁₁和第十二NPN三极管Q₁₂组成。

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