CN1266586C - 振荡器频率变化系统 - Google Patents

Abstract

一种频率变化装置，用于运用硬件的随机数发生器中。频率变化装置包括取样频率变化逻辑元件及取样频率振荡器。取样频率变化逻辑元件会产生噪声信号，其对应于二个独立且异步的振荡信号的同位。取样频率振荡器连接到取样频率变化逻辑元件。取样频率振荡器会接收噪声信号，并且会根据噪声信号，而使随机数发生器中的取样频率变化。

Description

振荡器频率变化系统

技术领域

本发明一般有关于微电子学的领域，且特别是一种能使振荡器的频率随机变化的装置，其使用于集成电路随机数(random number)发生器内。

背景技术

现今，很多运用计算机的应用非常依赖随机数的可利用性。以前一直是程序设计师的技术领域的事物，最近已更渐渐应用到商业界。

过去几年来，强大计算系统将随机数用于仿真程序中，以真实地将感兴趣事物(如大型计算机网络内的流量)的现象的推测特性模型化。

然而，有关模型化及仿真方面，使随机数的产生有效率且方便的要求从未减少，这是因为近几年来，技术的增进已使桌上型计算机具有更强大的计算能力，而桌上型计算机本身中的组件已含有这样的要求。事实上，由于桌上型计算机的计算处理能力的增加，已产生取决于随机数的产生的完全新的应用领域。举例来说，随机数现已广泛的在计算机游戏中作为设置、设定小行星或是敌人战机位置之用。为了使消费者可接受到的就如同真实的可靠图像一样，计算机游戏必须与一个人期望真实生活中发生这样的现象一样，以相同或然性的方式来模拟对应的感兴趣事物的现象。

另一个取决于随机数可用性的应用领域是加密(cryptography)，这个领域仍旧提供许多随机数产生的要求标准。在这个领域中，随机数是用来当做加密密匙，其通过算法而用来加密及解密电子软件或用于存储或传输的数据流。当在因特网上处理安全电子交易时，会产生随机密匙来加密金融数据。值得注意的是，要找出加密过的平常电子邮件讯息及类似的事物，其用于一群人之间的传输，正变的愈来愈司空见惯。

现今，在桌上型计算系统中，大部分的随机数产生是在应用程序中完成。这种产生形式称之为虚拟随机数，这是因为数字的产生系使用数学算法来产生一序列的独立数字，其与均匀机率分布一致。通常，最初会选择一个“种子(seed)”数字，然后会执行算法而快速产生随机出现的数字，但是在本质上，其完全决定于已知的种子。为了确实实现随机的功能，随机数发生器必须依据一些物理组件的随机特性来产生，如利用二极管或电阻所产生的热噪声。

一些运用硬件的随机数发生器通常是单独的一个集成电路，但到现今为止，并没有任何硬件技术或方法可将随机数发生器与微处理器电路本身结合。并且因为微处理器为任一个桌上型计算系统的核心，所以在微理器本身中，直接产生随机数是有助益的。

因此，一个能轻易地与集成电路设计结合的运用硬件的随机码发生器，是有必要的，特别是能与现今微处理器的设计相结合。

除此之外，一个能使用到现今微处理器集成电路中常见的逻辑组件的随机数产生装置，亦是有此需要的。

发明内容

本发明提供运用硬件来产生随机数的优越技术。在一实施例中，所提供的频率变化装置用于随机数发生器中。频率变化装置包括取样频率变化逻辑元件及取样频率振荡器。取样频率变化逻辑元件会产生噪声信号，其对应于二个独立且异步的振荡信号的同位(parity)。取样频率振荡器连接到取样频率变化逻辑元件。取样频率振荡器会接收噪声信号，并且会根据噪声信号，而改变随机数发生器中的取样频率。

本发明的一个方面为一种用于集成电路中的随机数产生装置。此随机数产生装置具有快速振荡器、慢速振荡器、以及频率变化逻辑元件。快速振荡器会在第一频率时，产生快速振荡信号。慢速振荡器会在第二频率时，产生慢速振荡信号，其中慢速振荡信号用来对快速振荡信号进行取样，以产生用于随机数的位，并且其中慢速振荡信号会根据噪声信号，而使第二频率变化。而频率变化逻辑元件连接到慢速振荡器。频率变化逻辑元件会产生噪声信号，其中噪声信号会根据二个独立的振荡信号的同位而变化。

本发明的另一个方面包含一种位产生系统，用于随机数发生器中。此位产生装置包括第一振荡信号、第二振荡信号、同步化逻辑元件、第三振荡信号及第四振荡信号、以及信号比较逻辑元件。第一振荡信号由第一振荡器产生，并且会在第一频率时振荡。第二振荡信号由第二振荡器产生，并且会在第二频率时振荡。第二频率会根据噪声信号而变化。同步化逻辑元件连接到第一振荡信号及第二振荡信号。同步化逻辑元件会在与第二频率成比例的速率时，串行地产生用于随机数的位。第三振荡信号及第四振荡信号会在第三频率及第四频率时，独立地振荡。而信号比较逻辑元件连接到第三振荡信号及第四振荡信号。信号比较逻辑元件会产生噪声信号，此噪声信号基于第三振荡信号及第四振荡信号的同位。

附图说明

配合以下的叙述，以及伴随的附图，将更佳了解本发明的这些及其它的目的、特征、以及优点，其中：

图1表示的是根据本发明的产生随机数的装置的方块图；

图2表示的是根据本发明的如何使用可变偏置控制来修改振荡器频率的时序图；

图3表示的是在图1的随机数发生器中的区域同步化逻辑元件的方块图；

图4表示的是根据本发明的平衡逻辑元件的方块图；

图5表示的是在图1的随机数发生器中的并列转换逻辑元件的方块图；

图6表示的是根据本发明的可变偏置发生器的一实施例的详细的方块图；

图7表示的是可变偏置发生器的另一个实施例的方块图；

图8表示的是根据本发明的慢速频率变化逻辑元件的方块图；

图9表示的是根据本发明的慢速可变频率振荡器的方块图；

图10表示的是当模拟偏置信号的许多电平作用时，快速振荡信号的一个例子的周期及频率的表；以及

图11表示的是当模拟偏置信号的许多电平，因为随机变化的噪声位的不同的逻辑状态而作用时，慢速振荡信号的一个例子的周期及频率的表。

重要组件标号：

100：随机数装置

101：快速可变频率振荡器

102，900：慢速可变频率振荡器

103，300：区域同步化逻辑元件

104，400：平衡逻辑元件

105，500：并列转换逻辑元件

106：缓冲器

107：频率变化逻辑元件

108、600、700：可变偏置发生器

301：缓存器

401：数据缓存器

402，501：位计数器

403：信号比较逻辑元件

404：与逻辑元件

405：随机位选择缓冲器

502：移位缓存器

601：静态模拟偏置信号

602：2位数字到模拟(D/A)转换逻辑元件

603：总和逻辑元件

701：静态偏置信号XBIAS

702，703：反相器

704：信号BIAS

800：慢速可变频率逻辑元件

801：可变频率振荡器

802：分频逻辑组件

803：信号比较逻辑元件

901：慢速环形振荡器

1000，1100：表

具体实施方式

接下来的叙述会使一般的本领域技术人员能完成及使用本发明，就如同在特定应用及其要求的上下文中所提供的一样。然而，本领域技术人员显然可以了解到，可对较佳实施例进行各种修改，并且可将在此所定义的通则应用于其它的实施例。因此，本发明并非意图限定于在此所表示及叙述的特定实施例，而是符合最广的范围，其与在此所公开的原则及新颖性一致。

有鉴于上述随机数产生的背景讨论，以及用来产生随机数的现今集成电路中所使用的相关技术，本发明的讨论现将参考图1-11进行说明。

回到图1，其表示的是根据本发明的用于产生随机数的装置100的方块图。装置100具有快速可变频率振荡器101，其会产生快速振荡信号SOS2。快速振荡信号SOS2会送到区域同步化逻辑元件103。随机数装置100也具有慢速可变频率振荡器102，其会产生慢速振荡信号BOS，而此慢速振荡信号BOS会送到区域同步化逻辑元件103及平衡逻辑元件104。装置100(或随机数装置100)额外还具有可变偏置发生器108，其会产生随机变化的模拟偏置信号BIAS，而此模拟偏置信号BIAS同时会送到快速可变频率振荡器101、慢速可变频率振荡器102、以及频率变化逻辑元件107。频率变化逻辑元件107会产生数字噪声信号NIOSE，其会送到慢速可变频率振荡器102。平衡逻辑元件104会将随机位信号RNDM及伴随的随机位选通(strobe)信号CLKRN，送到并列转换逻辑元件105。并列转换逻辑元件105会将随机数总线RN[7:0]及伴随的准备好(ready)信号，送到缓冲器106。来自随机数总线RN[7:0]的数个位RN[1:0]会送回到可变偏置发生器108。

在一实施例中，快速可变频率振荡器101及慢速可变频率振荡器102皆组成为环形(ring)振荡器101，102，如在现今的集成电路中，其通常用来当做时钟信号发生器。本领域技术人员将会了解到的是，典型的振荡器101，102在频率范围内，提供振荡输出信号SOS2，BOS，而频率范围的界限由振荡器101，102本身中的组件选择及尺寸来决定。振荡信号SOS2，BOS的特定频率的一般设定，根据模拟偏置信号BIAS的幅值，其会从可变偏置发生器108传送到振荡器101，102。在许多应用中，会使所要的特定输出频率，在所选择的特定环形振荡器101，102的输出频率范围内，然后会使用偏置信号BIAS对特定的输出进行微调，而得到所要的输出频率。除了对所要的输出频率进行微调控制之外，为了补偿系统中的电压及温度的变动，以及为了补偿集成电路制程变化，今日的微电子学会使用各种其它的技术，而使偏置信号BIAS的值轻微变化。

在工作时，虽然共同的偏置信号BIAS会同时送到快速可变频率振荡器101及慢速可变频率振荡器102，但是它们会产生独立且异步的输出SOS2，BOS。在一实施例中，所选择到的快速可变频率振荡器101及慢速可变频率振荡器102，会使快速可变频率振荡器101所产生的频率范围比慢速可变频率振荡器102所产生的频率范围高10到20倍之间。在另一种实施例中，快速可变频率振荡器101所产生的频率范围比慢速可变频率振荡器102所产生的频率范围高至少二倍。区域同步化逻辑元件103会使用慢速振荡信号SOS2当做取样时钟BOS，以获得快速振荡信号SOS2的取样。快速振荡信号SOS2的取样(在慢速振荡信号BOS的频率时获得)会循序地送给随机位信号RNDUM，而用来当做随机数的潜在(potential)位。

平衡逻辑元件104被提供作为制程变动或是任何形式变动的补偿，以导致在未来产生随机位信号RNDUM的随机数位群时，会倾向特定逻辑状态(如逻辑0或逻辑1)的趋势。于是，平衡逻辑元件104会经由随机位信号RNDUM检查随机数的两个连续的潜在位群对组，以确定每一对的两成员是否具有相同的逻辑状态。如果一对中的两成员位群为相同逻辑状态，平衡逻辑元件104会拒绝此对成员作为随机数的位群。如果两成员位群具有不同的逻辑状态，平衡逻辑元件104会选择两成员位群中的其一作为随机数中的一位。在一个较佳实施例中，一对潜在位群中的两成员位群中的第一个被选择作为随机数位。在另一个较佳的实施例中，为两成员位群中的第二个被选择。在选择之后，平衡逻辑元件104路由随机数位至随机数位输出信号RNDM，且产生一对应触发信号CLKRN指向至并行转换逻辑元件105，以使其它随机数为可用。

随机数的位会通过信号RNDM及CLKRN，而串行地送达并列转换逻辑元件105。并列转换逻辑元件105会将串行产生的随机数位聚集成n位随机数，其会通过总线RN[7:0]，而以并列的方式，传送到缓冲器106。准备好信号RDY会使缓冲器106启用，以锁定n位随机数，以使接下来，能抽取n位随机数。在一实施例中，在总线RN[7:0]上，会产生8位随机数。然而，另一种实施例可提供具有其它结构的随机数，而其相对应于其它应用的要求。

经由使快速可变频率振荡器101及慢速可变频率振荡器102的频率独立变化，会增加用于随机数中的随机的潜在位。首先，当随机数的组成出现于缓冲器106时，送到快速可变频率振荡器101及慢速可变频率振荡器102的偏置信号BIAS的位准，会根据随机数的数个位的逻辑状态而变化。当并列转换逻辑元件105连续将串行随机数转换成并列随机数时，总线RN[7:0]的状态会改变，以表示出每个新位的逻辑状态，而其会转换成新的位位置。本发明的一个实施例会从总线RN[7:0]中，取出二个位RN[1:0]，并且这些位RN[1:0]会传送到可变偏置发生器108。可变偏置发生器108会根据这二个位RN[1:0]的状态，而依次使BIAS的模拟值变化。信号BIAS的变化在BIAS的固定值附近，其由3位固定点输入XRAY[2:0]的状态而决定。在集成电路的实施例中，在零件的制造期间，会固定产生固定点输入XRAY[2:0]的状态。因此，固定点输入XRAY[2:0]可使集成电路设计者能在零件的生产期间，调整偏置信号BIAS的值，以补偿制程的变化。虽然在图1所表示的实施例中，只从随机数总线RN[7:0]中，使用二个位RN[1:0]，但是本领域技术人员将会了解到，为了满足其它应用的要求，本发明不同实施例的组成可取出总线RN[7:0]的其它位。

增加随机的潜在位的第二系统，由频率变化逻辑元件107提供。频率变化逻辑元件107会独立产生数字噪声信号NOISE，其逻辑状态会使慢速可变频率振荡器102的频率随机变化。慢速可变频率振荡器102会一起使用噪声信号NOISE及偏置信号BIAS，以改变振荡信号BOS的频率，因此能有效改变信号SOS2的取样频率。

总结根据本发明的随机数产生装置，快速可变频率振荡器101的输出状态SOS2，由慢速可变频率振荡器102所产生的速率而取样。慢速可变频率振荡器102具有低于快速可变频率振荡器101的频率。平衡逻辑元件104会将成对的取样滤波，以使其具有相同的逻辑状态。来自每个接受对的一个位会用来组成n位随机数，一完成串行至并列转换后，其会传送到缓冲器106。当正组成随机数时，可变偏置发生器108会使用随机数的数个位RN[1:0]，以使偏置信号BIAS的电平连续变化，而偏置信号BIAS会同时传送到快速可变频率振荡器101及慢速可变频率振荡器102，因此使它们相对应的输出SOS2及BOS的频率连续变化。慢速可变频率振荡器102额外会以独立产生的随机数字信号NOISE的逻辑状态为基础，而连续地变化。

现在回到图2，其表示的是根据本发明的如何使用可变偏置控制来修改振荡器频率的时序图200。时序图200表示第一振荡信号SOS2、第二振荡信号BOS、以及可变模拟偏置信号BIAS。信号SOS2、BOS、BIAS为参考到图1所讨论之类似名称输出的图形。所表示的信号SOS2、BOS、BIAS中的每一个幅值，有关幅值边界HI，LO，其表示在根据所提供的供应电压及微电路所使用的电路技术的现今的微电路中，所能达到的电压边界。例如，在1.5伏特技术的CMOS集成电路中，Hi所表示的电压约为1.5伏特，而LO所表示的电压约为0伏特。

根据本发明的表示的实施例，当信号BIAS在最HI时，振荡输出SOS2，BOS都在它们的最高频率。信号SOS2具有1.0ns的周期，相对应的频率为1GHz。信号BOS具有15ns的周期，相对应的取样频率为67MHz。因此，信号BIAS在最HI时，信号SOS2比取样信号BOS大约快15倍。

当信号BIAS在最LO时，振荡输出SOS2，BOS都在它们的最低频率。信号SOS2具有2.0ns的周期，相对应的频率为500MHz。信号BOS具有45ns的周期，相对应的取样频率为22MHz。在此极端点，BOS的取样频率比信号SOS2的潜在位产生频率大约慢22倍。

BIAS的平均幅值会导致信号SOS2具有1.5ns的周期(667MHz)，以及信号SOS2具有30ns的周期(33MHz)。在此平均点，取样频率比潜在位产生频率大约慢20倍。

由图2所表示的时序图可清楚知道，甚至每个振荡信号SOS2，BOS的周期对偏置信号BIAS的变化出现近似线性响应，二个振荡信号SOS2，BOS之间的频率关系仍为非线性。本领域技术人员从时序图200将显然知道，有鉴于上述的讨论，以上本发明的实施例中，此随机数产生装置的任何振荡器并不需要为线性关系响应，且偏置信号BIAS也不需在系统或是集成电路所提供供应电压的整个范围内变化。也不需要使快速振荡信号SOS2比取样信号BOS大约快10到20倍。

现在参考图3，其表示的是在图1的随机数发生器100中的区域同步化逻辑元件300的方块图。区域同步化逻辑元件300包括二个缓存器301，经由这二个缓存器301，会使快速振荡信号SOS2同步化(亦即取样)成相对应于慢速振荡信号BOS的时域。在一实施例中，缓存器301为D触发器电路301，并且使用信号BOS当做二个触发器电路301的时钟输入。BOS的第一时钟沿(亦即如由特定电路配置所决定的上升或下降沿)用来对信号SOS2进行取样，以产生输出SOS2REG。在BOS的下个时钟沿，第二缓存器301会锁定信号SOS2REG到输出RNDUM的状态。本领域技术人员将会知道，为了克服相关于二个不同的异步时域的介于稳定之间(metasability)的问题，一般会使用至少二个循序缓存器301，将来自不同时域的数字信号同步化。因此，追随1-时钟起始延迟，在慢速振荡信号BOS的每个时钟沿后，区域同步化逻辑元件300会立即提供新的潜在位给输出RNDUM上的随机数。

现在回到图4，其表示的是根据本发明的平衡逻辑元件400的方块图。平衡逻辑元件400具有数据缓存器401，其会接收由信号RNDUM所送出的随机数的潜在位。取样时钟BOS会用来当做数据缓存器401的时钟，以循序地将潜在位送达平衡逻辑元件400。取样时钟BOS也会送到位计数器402与与逻辑元件404。数据缓存器401会产生栓锁数据输出RNDUMX，其会送到信号比较逻辑元件403及随机位选择缓冲器405的输入IN。信号比较逻辑元件403具有奇同位输出DIFF，其用来当做与逻辑元件404的输入。除此之外，位计数器402的偶输出EVEN会送到与逻辑元件404的另一个输入。

在工作时，数据缓存器401能使平衡逻辑元件400存取用于随机数的一对潜在位，其会循序地由区域同步化逻辑元件300来产生，而当做在慢速振荡信号BOS的时域中的快速振荡信号SOS2的样本。信号RNDUM会提供第一潜在位的存取，而信号RNDUMX会提供第二潜在位的存取。在此对中的第一及第二潜在位会送到信号比较逻辑元件403。在一实施例中，信号比较逻辑元件403为异或逻辑门403。如果RNDUM及RNDUMX上的潜在位的逻辑状态不同，则信号比较逻辑元件403会产生奇同位输出DIFF。如果二个潜在位具有相同的逻辑状态，则不会产生DIFF。

回忆平衡逻辑元件400的一个目的是检查连续成对的潜在位，其由区域同步化逻辑元件300所产生。因此，位计数器402会用来产生用于BOS的每个偶数周期的信号EVEN，以及产生用于取样时钟BOS的每个奇数周期的信号ODD。因此，位计数器402的奇位输出EVEN会用来当做与门404的合格者，以确定潜在位以成对的方式进行检查，并且没有潜在位接受超过一次。当信号比较逻辑元件403真正做为潜在比特流上的滑动2位同位窗口时，会使用EVEN输出当做与门404的合格者，以确定潜在位以成对的智能方式处理。在一实施例中，与逻辑元件404为与逻辑门404。

如果在此对潜在位中的二个位为不同的状态，则此对中的第一位会从信号RNDUMX，经由缓冲器405，而传送到输出RNDM。输出RNDM用于随机数的新接受位的状态。因此，信号CLKRN会启用，以表示接下来的逻辑为在RNDM上，可用新接受的位。

以上述的讨论为基础，本领域技术人员将显然可知，本发明包含另外的结构，其可与已叙述的结构完成相同的功能。例如，也可使用位计数器402的奇输出ODD当做与门404的合格者。此外，在一对潜在位中，也可接受第二个位当做随机数，而不是只有如已讨论过的第一个位。

参照图5，其表示的是在图1的随机数发生器100中，并列转换逻辑元件500的方块图。并列转换逻辑元件500连接到平衡逻辑元件400，并且会接收信号RNDM及CLKRN。并列转换逻辑元件500包括位计数器501及移位缓存器502。

工作时，当已接受新的随机数位时，平衡逻辑元件400会产生随机数位选通信号。通过所产生的信号RNDM，新的随机位会送到移位缓存器502，并且通过CLKRN来传送。位计数器501会计数选通的数目，而选通由CLKRN所产生。当CLKRN已选通的次数与随机数的大小相符时，则位计数器501表示总线RN[7:0]上的新n位随机数是可用的。在图5所表示的实施例中，会使用8位计数器501及8位移位缓存器502，而将八个循序随机数位转换成并列的8位随机数。虽然图5的组件所表示的是8位随机数，本领域技术人员将显然可知，为了产生满足其它应用的要求的n位随机数，本发明也包含其它的结构。在图5所表示的实施例中，总线RN[7:0]上的信号状态会改变为新的随机数位，而这些新的随机数位会经由缓存器502进行移位，而送到总线RN[7:0]上的位置，因此提供一种方法，通过此方法，可通过根据本发明的可变偏置发生器，使用来自总线RN[7:0]的数个随机数位，而使偏置信号BIAS变化。

回到图6，其表示的是根据本发明的可变偏置发生器600的一实施例的详细的方块图。可变偏置发生器600包括2位数字到模拟(D/A)转换逻辑元件602及总和逻辑元件603。来自随机数总线的RN[7:0]的二个位RN0，RN1(如有关图5所讨论的)会用来当做2位D/A转换逻辑元件602的输入。

2位D/A转换逻辑元件602会将二个数字随机数位RN0，RN1转换成模拟电压NSE，其会在逻辑零电压及供应的电源供应电压(亦即VDD)的百分之20(亦即VDD/5)之间变化。例如，在1.5伏特的系统中，如果RN0及RN1为1，则NSE的幅值约为200mV。当RN0转变成逻辑1时，NSE的值变成约为300mV。

因为随机数的数个数个位RN[1:0]为连续地改变，所以NSE的值也会随机地变化。因此总和逻辑元件603会将随机变化的信号NSE与静态模拟偏置信号601的值相加，而产生信号BIAS。偏置信号BIAS会送到随机数发生器的快速及慢速振荡器，以使随机位产生频率及取样频率随机地变化。如图6所表示的实施例中，可预期的是，静态模拟偏置信号601的幅值可由设计者所选择的方法而产生，如藉由产生如图1所表示的信号XRAY[2:0]的逻辑电平。然而，本领域技术人员将显然可知，运用D/A的可变偏置发生器600的想要实现的功能就是提供随机变化的模拟电压NSE，以加法的方式来调整固定偏置601，这会导致偏置信号BIAS在大约的某个固定点做变化。因此，2位D/A转换逻辑元件602的LO与HI输入，以及2位D/A转换逻辑元件602的型式可根据本发明，进行简单地修改，以适合其它实施例的要求。

图7表示的是可变偏置发生器700的另一个实施例的方块图。可变偏置发生器700的另一个实施例包括三个P信道MOS组件P1、P2、P3，其以并联的方式连接于N信道组件N1的漏极。静态偏置信号XBIAS 701会送到N1的栅极。可变偏置发生器700会接收由随机数总线RN[7:0]所取出的二个位RN0，RN1，其会经由反相器703，702，而分别传送到P信道组件P4，P5的栅极。P信道组件P4，P5的漏集分别耦接到P2及P3的源极。

在工作时，运用组件的可变偏置发生器700会使用RN0及RN1的状态，以随机调整偏置信号BIAS的电压，其会供应给根据本发明的振荡器，以产生它们相应的振荡信号的频率。送到N信道组件N1的信号XBIAS的模拟电平，会决定供应电压VDD通过组件N1及P1的分压。信号BIAS 704为出现在组件N1的漏极的电压。当RN0，RN1处于逻辑0态时，组件P4及P5会关断，因此可阻绝通过P信道组件P2及P3的任何的电流流动。当RN0处于逻辑1态时，组件P4会导通，于是会产生源极电流，通过组件P2，因此会使信号BIAS 704的电位提高。同样地，当RN1处于逻辑1态时，组件P5会导通，于是会产生源极电流，通过组件P3，并且具有使信号BIAS的电位提高的效用。本领域技术人员将显然可知，因为P信道组件P2及P3与组件P1为并联，当导通P2及/或P3时，将会导致信号BIAS 704的电位增加，其会根据P2/P3的尺寸与P1的尺寸的比较。熟习者也将会了解到，组件N1及组件P1-P3的尺寸与特征可简单地进行调整，以使偏置信号BIAS 704产生宽广范围的幅值，其将会满足许多应用的要求，其中本发明用来产生随机数。

现在参照图8，其表示的是根据本发明的慢速频率变化逻辑元件800的方块图。回想在图1中的讨论，慢速频率变化逻辑元件800(图1中的组件107)可以是另外一种改变随机性的方式，以改变慢速振荡或是用以取样的信号，即慢速振荡信号BOS。慢速频率变化逻辑元件800包括二个独立的可变频率振荡器801，805。在一实施例中，可变频率振荡器801，805与有关图1所讨论的快速可变频率振荡器101相同，因此可节省设计。可变频率振荡器801，805会产生异步的振荡输出信号SOS0，SOS1，其会送到分频逻辑元件802，806。来自分频逻辑元件802，806中的每一个输出DSOS0，DSOS1，用来当做信号比较逻辑元件803的输入。在一实施例中，信号比较逻辑元件803为异或逻辑元件元件803。信号比较逻辑元件803会输出随机变化的数字噪声信号NOISE，其会送到慢速可变频率振荡器102。

随机变化的数字噪声信号NOISE的产生，通过比较二个独立且异步的振荡信号DSOS0，DSOS1而实现。本发明的一实施例包含异或门的比较，其由信号比较逻辑803来实现。其中，如果信号DSOS0，DSOS1的逻辑状态相同(亦即信号同为逻辑0或逻辑1)，则不会使信号NOISE启用(亦即逻辑0)。如果信号DSOS0，DSOS1的逻辑状态不同(亦即一个信号为逻辑0，而另一个信号为逻辑1)，则会使信号NOISE启用(亦即逻辑1)。由信号比较逻辑803所实现的异或比较也可采用DOS0及DOS1的同位。当信号DSOS0，DSOS1具有奇同位(亦即其为不同的逻辑状态)，则NOISE会设定成逻辑1。当信号DSOS0，DSOS1具有偶同位(亦即其具有相同的逻辑状态)，则NOISE会设定成逻辑0。在图8所表示的实施例中，二个振荡信号DSOS0，DSOS1中的每一个，通过将可变频率振荡器801的输出SOS0，SOS1进行分频而产生。在一实施例中，分频逻辑组件802为除8的分频器。在实施例中所使用的分频逻辑组件802的系统响应，与慢速可变频率振荡器102的系统响应不同，以使符合慢速可变频率振荡器102的系统响应的数字噪声信号NOISE产生。有鉴于这个特点，本领域技术人员将显然可知，实施例中的分频逻辑组件802，不需使用独立的可变频率振荡器801来符合慢速可变频率振荡器102的系统响应。熟习者也将显然可知，因为可变频率振荡器801中的每一个为独立工作，所以可使用奇同位或偶同位(亦即奇同位的补码)的逻辑功能，以产生数字噪声信号NOISE。此外，熟习者将会了解到，可变频率振荡器801不需相同。

回到图9，其表示的是根据本发明的慢速可变频率振荡器的方块图。慢速可变频率振荡器900会产生取样时钟BOS，其会随着随机变化的模拟偏置信号BIAS及随机变化的数字噪声位NOISE的作用而变化。慢速可变频率振荡器900包括慢速环形振荡器901，其会在频率范围中产生慢速振荡信号BOS，此频率范围的特定频率会根据所供应的模拟信号FRQDRV的值而变化。为了产生FRQDRV，慢速可变频率振荡器900具有二个串联的P信道组件P1，P2，其与另一个组件P3为并联连接。模拟信号FRQDRV的幅值由组件P1-P3所导通的程度来决定。

回忆有关第1、6、以及7图的较早的讨论，信号BIAS为随机变化的模拟电压，其在大约的固定偏置点上进行变化，因此会提供一个参考值，藉此，P2及P3会导通，以使模拟信号FRQDR能供应可接受的幅值范围给慢速环形振荡器901。此外，回忆有关第1及8图的讨论，数字信号NOISE会随机改变逻辑状态。NOISE经由低通滤波器而连接到P1的栅极，而低通滤波器由电阻R1及电容C1所组成。本领域技术人员将显然可知，本发明的某个实施例可使用另外的组件，来实现如表示于图9中的组件R1及C1所提供的电阻及电容的效用。例如，在集成电路的实施例中，MOS组件可用来提供R1及C1的功能。低通滤波器R1，C1用来提供NOISE的逻辑转态的变动(slew)。因此，信号NOISE的转态可通过使流经P1的电流变化，而用来使在送到慢速环形振荡器901的可接受范围中的FRQDRV幅值随机地提高及降低。本领域技术人员将显然可知，因为串联的P信道组件P1及P2与组件P3并联，流经P1的电流程度将用来决定基于P1-P3的尺寸的FRQDRV的幅值。熟习者也将会了解到，组件P1-P3的尺寸与特征可简单地进行调整，以产生宽广范围的幅值，其将会符合许多慢速环形振荡器901的要求，而许多慢速环形振荡器901用于本发明的范围内，用以产生随机数。

本发明现今已讨论过的组件，会经由使独立产生且异步的振荡信号SOS2，BOS的频率随机变化，而用来产生随机数。特定1.5伏特CMOS微电路实施例中的细节，现将配合第10及11图进行讨论。

参照图10，其表示的是当模拟偏置信号BIAS的许多电平作用时，快速振荡信号SOS_的一个例子的周期(SOS_PERIOD)及频率(SOS_FREQUENCY)的表1000。有关随机位产生信号SOS2及异步振荡信号SOS0，SOS1的快速振荡信号SOS_，用来产生随机噪声位NOISE。这样的信号根据本发明的快速可变频率振荡器101，以及在慢速可变频率逻辑元件800中的类似的可变频率振荡器801所供应。根据本发明的可变偏置发生器108，600，700，可使用固定偏置信号XRAY[2:0]的逻辑状态来设定BIAS的值，如先前有关第1、6、以及7图的讨论。

关于表示于图10中的实施例，快速可变频率振荡器101及可变频率振荡器801会使用范围从766mV到509mV的BIAS电压，以产生频率范围从大约500MHz到870MHz的振荡信号SOS2、SOS0、SOS1。回忆有关第1、6、以及7图的讨论，当随机数的数个位改变随机数总线RN[7:0]的状态时，信号BIAS的电平可在极端点内随机地变化。

现在参照第11图，其表示的是当模拟偏置信号BIAS的许多电平，因为随机变化的数字噪声位NOISE的不同的逻辑状态而作用时，慢速振荡信号BOS的一个例子的周期(BOS PERIOD)及频率(BOS FREQUENCY)的表1100。有关取样时钟信号BOS的慢速振荡信号BOS，由根据本发明的慢速可变频率振荡器102所供应。根据本发明的可变偏置发生器108，600，700，可使用固定偏置信号XRAY[2:0]的逻辑状态来设定BIAS的值，如先前有关第1、6、以及7图的讨论。

关于表示于第11图中的实施例，慢速可变频率振荡器102会使用范围从766mV到509mV的BIAS电压，以产生频率范围从大约22MHz到63MHz的取样时钟BOS。回忆有关第1、6、以及7图的讨论，当随机数的数个位改变随机数总线RN[7:0]的状态时，信号BIAS的电平可在极端点内随机地变化，其表示于表1100中。参考图8的讨论，叙述如何产生数字噪声位NOISE，以提供取样时钟频率的进一步的随机变化。

为了能了解本发明的内容，有关第10-11图所讨论的例子只做为举例之用。然而，本领域技术人员将显然可知，有关第10-11图所讨论的内容并非限制本发明的由于偏置电压及其相对应产生的频率所包含的应用的范围。

虽然本发明及其目的、特征、以及优点已详细叙述，但是本发明也可包含其它的实施例。例如，虽然本发明以随机数发生器的内容表示，而用于如微处理器的集成电路中，但是本发明的范围可超出这样的表示。可预期的是，本发明包含应用及实施例，其中在此所讨论的组件可具体实施为独立组件，或为隔开组件之间的分离电路。

除此之外，虽然在此所叙述的振荡器已表示为环形振荡器，但是也可以使用其它的振荡器技术。在今日的微电子学中，通常会使用环形振荡器技术来产生时钟信号，但是不应该认为的是，这些组件只能使用在此所叙述的振荡器的实施例的方法。事实上，本发明的范围可扩展到任何的手段或方法，藉此，异步振荡信号可独立产生，并且其频率可在上述的限制中变化及使用。

此外，本发明已在内容中表示快速位产生振荡信号的范围是从500MHz到1GHz，而取样振荡信号的范围是从大约20MHz到65MHz。这样的实施例只用来教导本发明在熟知的应用区域中。然而，本领域技术人员将显然可知，本发明中的组件的频率范围可扩展或下降，用以在符合除了在此讨论外的其它的应用要求的速率时，产生随机数。使用二个独立产生及异步的振荡信号之间的同位，以产生数字噪声位，其用来使用于随机数发生器的取样时钟进行进一步的变化，以使设计者能实现更宽广范围的频率，在随机数发生器中可实现的频率使用变化技术，如来自电阻的热噪声。

本领域技术人员应该显然可知，其能很容易地使用公开的观念及特定的实施例，当做设计或修改其它结构的基础，用以完成本发明的相同目的，并且在此所进行的各种各样的改变、取代及变化，不脱离所提出的权利要求所定义的本发明的精神及范围。

Claims (13)

1.一种随机数发生器中的频率变化装置，包括：

一频率变化逻辑元件，其组成用以产生一噪声信号，其中该噪声信号为二个独立且异步的振荡信号的一逻辑比较的结果；以及

一慢速可变频率振荡器，连接到该频率变化逻辑元件，其接收该噪声信号与一模拟偏压信号，并且根据该噪声信号与该模拟偏压信号，而改变该随机数发生器中的一取样频率。

2.如权利要求1所述的随机数发生器中的频率变化装置，其中该慢速可变频率振荡器通过在该取样频率时，对一快速振荡信号进行取样，而串行地产生用于一多重位随机数的多个潜在位。

3.如权利要求2所述的随机数发生器中的频率变化装置，其中该取样频率会变化，以增加该些潜在位的随机性。

4.如权利要求1所述的随机数发生器中的频率变化装置，其中对二个独立且异步的振荡信号的该逻辑比较为异或门比较。

5.如权利要求1所述的随机数发生器中的频率变化装置，其中该噪声信号的一种逻辑状态会指示该慢速可变频率振荡器，使该取样频率变化成一最小取样频率，而其中该噪声信号的另一种逻辑状态会指示该慢速可变频率振荡器，使该取样频率变化成一最大取样频率。

6.如权利要求5所述的随机数发生器中的频率变化装置，其中该最小取样频率及该最大取样频率，根据来自一外部来源的送到该慢速可变频率振荡器的该模拟偏置信号而决定。

7.如权利要求6所述的随机数发生器中的频率变化装置，其中该模拟偏置信号为一随机变化的信号。

8.如权利要求5所述的随机数发生器中的频率变化装置，其中该慢速可变频率振荡器包括：

一低通滤波器，其组成用以改变该噪声信号的一第一变动，而导致相对应的改变该取样频率的一第二变动。

9.如权利要求1所述的随机数发生器中的频率变化装置，其中该频率变化逻辑元件包括：

二个环形振荡器，其组成用以产生该二个独立且异步的振荡信号。

10.如权利要求1所述的随机数发生器中的频率变化装置，其中该频率变化逻辑元件包括：

一第一振荡器及一第二振荡器，用以产生一第一时钟信号及一第二时钟信号；

一第一分频器，用以接收该第一时钟信号，并且用以降低该第一时钟信号的一第一频率，其中该第一分频器的一第一输出包括该二个独立且异步的振荡信号中的第一个信号；以及

一第二分频器，用以接收该第二时钟信号，并且用以降低该第二时钟信号的一第二频率，其中该第二分频器的一第二输出包括该二个独立且异步的振荡信号中的第二个信号。

11.如权利要求1所述的随机数发生器中的频率变化装置，其中该频率变化逻辑元件包括：

一信号比较逻辑元件，用以接收二个独立且异步的振荡信号并执行该逻辑比较，以估算该二个振荡信号是否具有相同的逻辑状态，并且若具有不相同的逻辑状态时，该信号比较逻辑元件的一输出会产生该噪声信号。

12.如权利要求11所述的随机数发生器中的频率变化装置，其中该信号比较逻辑元件为一异或门组件。

13.如权利要求1所述的随机数发生器中的频率变化装置，其中该随机数发生器以及该频率变化装置置于一集成电路中。

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