CN118369750A - 调整封装基板的电气性能、机械性能和热性能 - Google Patents

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Abstract

本公开涉及半导体芯组件及其形成方法。本文描述的半导体芯组件可用于形成半导体封装组件、印刷电路板(PCB)组件、PCB间隔件组件、芯片载体组件、中间载体组件(例如，用于图形卡)等。在一个实施例中，基板芯(例如，芯结构)注入有掺杂剂，以实现期望的体电阻率或传导率。在基板芯中形成一个或多个导电互连，并且在基板芯的表面上形成一个或多个再分布层。此后，基板芯可用作半导体封装、PCB、PCB间隔件、芯片载体、中间载体等的芯结构。

Description

调整封装基板的电气性能、机械性能和热性能
背景
领域
本公开的实施例总体涉及电子安装结构及其形成方法。更具体地，本文描述的实施例涉及半导体封装和印刷电路板(PCB)组件及其形成方法。
背景技术
由于对微型化电子器件和部件的需求不断增加，集成电路已发展成为复杂的2.5D和3D器件，可在单个芯片上包括数百万个晶体管、电容器和电阻器。芯片设计的发展导致了更大的电路密度，以提高集成电路的处理能力和速度。对具有更大电路密度的更快处理能力的需求对用于制造这种集成电路芯片的材料、结构和工艺提出了相应的要求。然而，除了这些朝着更高集成度和性能发展的趋势之外，还有对降低制造成本的不断追求。
常规地，由于易于穿过有机封装基板形成特征和连接，以及与有机复合材料相关的相对较低的封装制造成本，集成电路芯片已在有机封装基板上被制造。然而，随着电路密度的增加和电子器件的进一步小型化，由于在维持器件缩放和相关性能要求的材料结构化分辨率方面的限制，有机封装基板的利用变得不切实际。具体地，有机封装基板受到其体电阻率和传导率的限制，这两者都影响封装基板的插入损耗。
因此，本领域需要具有增加的体电阻率或热导率的改进的半导体封装和印刷电路板(PCB)芯组件及其形成方法。
发明内容
本公开的实施例总体涉及电子安装结构及其形成方法。更具体地，本文描述的实施例涉及半导体封装和印刷电路板(PCB)组件及其形成方法。
在一个实施例中，提供了一种形成半导体器件封装的方法。所述方法通常包括将芯结构的第一侧暴露于注入工艺，以在芯结构的第一侧的表面上实现第一体电阻率。芯结构包含硅，注入工艺包含将掺杂剂注入到第一侧的表面中，并且掺杂剂选自包含金(Au)、银(Ag)、钯(Pd)、锰(Mn)、氢(H)、砷(As)、氮(N)和氧(O)的群组。所述方法还包括在执行注入工艺之后使芯结构退火。所述方法还包括在芯结构中形成多个孔。多个孔从芯结构的第一侧延伸到与第一侧相对的第二侧，并且定位为允许在半导体器件封装内在第一侧与第二侧之间形成一个或多个导电互连。所述方法还包括将芯结构嵌入介电材料中。
在另一实施例中，提供了一种形成半导体器件封装的方法。所述方法通常包括将芯结构的第一侧暴露于注入工艺，以在芯结构的第一侧的表面上实现第一体传导率。芯结构包含硅，注入工艺包含将掺杂剂注入到第一侧的表面中，掺杂剂选自包含金(Au)、银(Ag)、钯(Pd)、锰(Mn)、氢(H)、砷(As)、氮(N)和氧(O)的群组。所述方法还包括在执行注入工艺之后使芯结构退火。所述方法还包括在芯结构中形成多个孔。多个孔从芯结构的第一侧延伸到与第一侧相对的第二侧，并且定位为允许在半导体器件封装内在第一侧与第二侧之间形成一个或多个导电互连。所述方法还包括将芯结构嵌入介电材料中。
在另一实施例中，提供了一种形成半导体器件组件的方法。所述方法通常包括在芯结构之上形成氧化层。芯结构具有小于约100μm的厚度。所述方法还包括将掺杂剂注入到芯结构中，以实现期望的体电阻率或期望的体传导率。所述方法还包括使芯结构退火。所述方法还包括在芯结构中形成多个孔和至少一个空腔。多个孔从芯结构的第一侧延伸到芯结构的第二侧。所述方法还包括经由损伤移除工艺从芯结构移除氧化层。所述方法还包括在至少一个空腔中设置管芯。管芯包含至少一个接触件。所述方法还包括在芯结构周围形成绝缘层。所述方法还包括在绝缘层和芯结构中形成至少一个接触孔。至少一个接触孔暴露至少一个接触件。所述方法还包括在芯结构的第一侧上形成第一再分布层。第一再分布层包含再分布连接，以将管芯的至少一个接触件电耦合到半导体器件组件的主表面。所述方法还包括在芯结构的第二侧上形成第二再分布层，其中第一再分布层和第二再分布层各自具有形成在其上的一个或多个导电接触件。
附图说明
为了能够详细理解本公开的上述特征，可参考实施例对上面简要概括的本公开进行更具体的描述，所述实施例中的一些在附图中进行了说明。然而，应当注意，附图仅示出了示例性实施例，并且因此不应被视为限制本公开的范围，因为本公开可允许其他等效的实施例。
图1示意性地示出了根据本文所述实施例的半导体芯组件的横截面图。
图2A至图2C为示出根据本文所述实施例的形成图1的半导体芯组件的工艺的流程图。
图3A至图3F示意性地示出根据本文所述实施例的图2A至图2C所描绘工艺的不同阶段的芯结构的横截面图。
图4A和图4B分别示意性地示出根据本文所述实施例的芯结构和具有管芯的半导体芯组件的横截面图。
为了便于理解，在可能的情况下，使用了相同的附图标记来表示附图中共有的相同元件。构想到一个实施例的元件和特征可有利地并入其他实施例中，而无需进一步说明。
具体实施方式
在以下描述中，阐述了许多具体细节，以提供对本公开的更透彻的理解。然而，对于本领域技术人员将显而易见的是，可在没有这些特定细节中的一者或多者的情况下实践本公开的一些实施例。在其他情况下，为了避免混淆本公开的一个或多个实施例，没有描述公知的特征。
本公开涉及半导体芯组件及其形成方法。本文描述的半导体芯组件可用于形成半导体器件封装组件、印刷电路板(PCB)组件、PCB间隔件组件、芯片载体组件、中间载体组件(例如，用于图形卡)等。在一个实施例中，基板芯(例如，芯结构)注入有掺杂剂，以实现期望的体电阻率或传导率。在基板芯中形成一个或多个导电互连，并且在基板芯的表面上形成一个或多个再分布层。此后，基板芯可用作半导体封装、PCB、PCB间隔件、芯片载体、中间载体等的芯结构。
本文公开的方法和设备包括新颖的高体电阻率和高体传导率半导体芯结构，旨在取代更常规的半导体封装、PCB和芯片载体结构。通常，在半导体芯结构中期望若干性能。较低的热膨胀系数可与匹配部件(诸如，管芯)的热膨胀系数相匹配，所述匹配部件可由硅制成。可能需要高温稳定性来承受基板封装相关的制造和组装工艺。高弹性模数可帮助在芯结构上形成再分布层期间最小化翘曲。高体电阻率可改善信号隔离并且最小化损耗和串扰。良好的体热导率可带来有效的散热。满足这些要求中的一些或全部是具有挑战性的，尤其是当使用大面积芯结构(诸如直径在300mm与600mm之间的芯结构)时，同时保持低成本的处理能力。
本文所公开的方法可提供克服与上述常规半导体封装、PCB、间隔物和载体结构相关联的许多缺点的半导体芯结构。
图1示意性地示出根据本文所述实施例的半导体芯组件100的横截面图。半导体芯组件100具有第一主表面105和第二主表面107，并且可用于安装在其上的半导体器件封装的结构支撑和电互连。在进一步的示例中，半导体芯组件100可用作表面安装器件(诸如芯片或图形卡)的载体结构。半导体芯组件100通常包括芯结构102、可选的钝化层104、以及绝缘层118。
在所描绘实施例中，芯结构102包含硅。在一些实施例中，芯结构102包括由任何合适基板材料形成的基板。例如，芯结构102包括由III-V族化合物半导体材料、硅、晶体硅(例如，Si＜100＞或Si＜111＞)、氧化硅、硅锗、多晶硅、氮化硅、石英、玻璃(例如，硼硅酸盐玻璃)、蓝宝石、氧化铝和/或陶瓷材料形成的基板。在一些实施例中，芯结构102包括单晶p型或n型硅基板。在一些实施例中，芯结构102包括多晶p型或n型硅基板。在一些实施例中，芯结构102包括p型或n型硅太阳能基板。
用于形成芯结构102的基板可进一步具有多边形或圆形形状。例如，芯结构102可包括横向尺寸在约120mm与约180mm之间的基本上正方形的硅基板，具有或不具有倒角边缘。在另一示例中，芯结构102可包括直径在约20mm与约700mm之间、诸如在约50mm与约600mm之间、例如约300mm的圆形含硅晶片。
芯结构102的厚度T1在约50μm与约1000μm之间，诸如厚度T1在约70μm与约800μm之间。例如，芯结构102的厚度T1在约80μm与约400μm之间，诸如厚度T1在约100μm与约200μm之间。在另一示例中，芯结构102的厚度T1在约70μm与约150μm之间，诸如厚度T1在约100μm与约130μm之间。在另一实施例中，基板的厚度T1在约50μm与100μm之间，诸如约50μm或约100μm。
芯结构102进一步包括形成在其中且定位为使导电电互连能够布线穿过芯结构102的一个或多个孔或芯通孔103(以下称为“芯通孔”)。通常，一个或多个芯通孔103的形状基本上为圆柱形。然而，还考虑了用于芯通孔103的其他合适形态。芯通孔103可形成为穿过芯结构102的单个和隔离的芯通孔103或以一个或多个分组或阵列呈现。在一些实施例中，一个或多个芯通孔103的直径V1小于约500μm，诸如直径V1小于约250μm。例如，芯通孔103的直径V1在约25μm与约100μm之间，诸如直径V1在约30μm与约60μm之间。在一些实施例中，芯通孔103的直径V1为约40μm。
钝化层104可形成在芯结构102的一个或多个表面上，包括第一侧106的表面、第二侧108的表面以及芯通孔103的一个或多个侧壁。在所描绘实施例中，第二侧108与第一侧106相对。在一些实施例中，钝化层104形成在芯结构102的基本上所有外表面上，使得钝化层104基本上围绕芯结构102。因此，钝化层104为芯结构102提供了防止腐蚀和其他形式损坏的保护性外部阻挡层。在一个实施例中，钝化层104由氧化膜或氧化层形成，诸如热氧化层。在从芯结构102的一个或多个表面移除机械缺陷之后，可将芯结构102暴露于氧化工艺以在芯结构102的期望表面上生长氧化膜。
在一些实施例中，芯结构102被暴露于热氧化工艺以在芯结构102上生长钝化层104。热氧化工艺在约800℃与约1200℃之间、诸如约850℃与约1150℃之间的温度下进行。例如，热氧化工艺在约900℃与约1100℃之间的温度，诸如在约950℃与约1050℃之间的温度下进行。在一些实施例中，热氧化工艺为利用水蒸气作为氧化剂的湿式氧化工艺。在一些实施例中，热氧化工艺为利用分子氧作为氧化剂的干式氧化工艺。构想到芯结构102可暴露于任何合适的钝化工艺，以在芯结构102上形成钝化层104或任何其他合适的钝化层。在一些实施例中，钝化层104为二氧化硅膜。在一些示例中，钝化层104的厚度在约100nm与约3μm之间，诸如厚度在约200nm与约2.5μm之间。在一个示例中，钝化层104的厚度在约300nm与约2μm之间，诸如厚度为约1.5μm。
绝缘层118形成在芯结构102或钝化层104的一个或多个表面上，并且可基本上封围钝化层104和/或芯结构102。因此，绝缘层118可延伸到芯通孔103中，并且涂覆形成在通孔103侧壁上的钝化层104，或直接涂覆芯结构102，从而定义如图1所描绘的直径V2。在一个实施例中，绝缘层118具有从芯结构102或钝化层104的外表面到绝缘层118的相邻外表面(例如，主表面105和107)的厚度T2，厚度T2小于约50μm，诸如厚度T2小于约20μm。例如，绝缘层118的厚度T2在约5μm与约10μm之间。
在一些实施例中，绝缘层118由基于聚合物的介电材料形成，使得芯结构102嵌入介电材料中。例如，绝缘层118由可流动的堆积材料形成。因此，尽管下文中称为“绝缘层”，但绝缘层118还可被描述为介电层。在一些实施例中，绝缘层118由具有陶瓷填料(诸如二氧化硅(SiO2)颗粒)的环氧树脂材料形成。可用于形成绝缘层118的陶瓷填料的其他示例包括氮化铝(AlN)、氧化铝(Al2O3)、碳化硅(SiC)、氮化硅(Si3N4)、Sr2Ce2Ti5O16、硅酸锆(ZrSiO4)、硅灰石(CaSiO3)、氧化铍(BeO)、二氧化铈(CeO2)、氮化硼(BN)、钙铜钛氧化物(CaCu3Ti4O12)、氧化镁(MgO)、二氧化钛(TiO2)、氧化锌(ZnO)等。在一些示例中，用于形成绝缘层118的陶瓷填料的颗粒尺寸范围在约40nm与约1.5μm之间，诸如在约80nm与约1μm之间。例如，陶瓷填料的颗粒尺寸范围在约200nm与约800nm之间，诸如在约300nm与约600nm之间。在一些实施例中，陶瓷填料包括尺寸小于芯结构102中相邻芯通孔103的宽度或直径的约10％，诸如尺寸小于芯通孔103的宽度或直径的约5％的颗粒。
在绝缘层118延伸到芯通孔103中的位置处穿过绝缘层118形成一个或多个贯穿组件孔或通孔113(以下称为“贯穿组件通孔”)。例如，贯穿组件通孔113可在具有设置在其中的绝缘层118的芯通孔103内居中形成。因此，绝缘层118形成贯穿组件通孔113的一个或多个侧壁，其中贯穿组件通孔113的直径V2小于芯通孔103的直径V1。在一个实施例中，贯穿组件通孔113的直径V2小于约100μm，诸如小于约75μm。例如，贯穿组件通孔113的直径V2小于约50μm，诸如小于约35μm。在一个实施例中，贯穿组件通孔113的直径在约25μm与约50μm之间，诸如直径在约35μm与约40μm之间。
贯穿组件通孔113提供通道，经由所述通道在半导体芯组件100中形成一个或多个电互连144。在一个实施例中，电互连144穿过半导体芯组件100的整个厚度(即，从半导体芯组件100的第一主表面105到第二主表面107)形成。例如，电互连144可具有与半导体芯组件100的总厚度相对应的纵向长度，所述纵向长度在约50μm与约1000μm之间，诸如纵向长度在约200μm与约800μm之间。在一个示例中，电互连144的纵向长度在约400μm与约600μm之间，诸如纵向长度为约500μm。在另一实施例中，电互连144仅穿过半导体芯组件100的厚度的一部分形成。在进一步的实施例中，电互连144可从半导体芯组件100的主表面突出，诸如从主表面105和107中的至少一者突出。电互连144可由集成电路、电路板、芯片载体等领域中使用的任何导电材料形成。例如，电互连144由金属材料形成，诸如铜(Cu)、铝(Al)、金(Au)、镍(Ni)、银(Ag)、钯(Pd)、锡(Sn)等。在一些实施例中，半导体芯组件100可作为集成电路芯片的部分用于半导体器件组件中。
图2A至图2C为分别示出根据本文所述实施例的用于形成图1的半导体芯组件的工艺200、220和240的流程图。图3A至图3F示意性地示出根据本文所述实施例的在图2A至图2C中所描绘的工艺200、220和240的不同阶段的芯结构102的横截面图。因此，为了清楚起见，本文将图2A至图2C和图3A至图3F一起描述。
如图3A中的实施例所示，芯结构102可由基板302产生，基板302可通过线锯切、划线和断裂、机械磨料锯切或激光切割从大块材料上切割和分离。基板302可在工艺200、220和240(分别为图2A至图2C)之前产生。切割通常会导致由此形成的基板表面中的机械缺陷或变形，诸如划痕、微裂痕、碎屑和其他机械缺陷。因此，将芯结构102暴露于第一损伤移除工艺，以使芯结构102表面平滑化和平坦化，并且移除机械缺陷，并且清洗芯结构102，以为稍后的结构化操作做准备。例如，第一侧106的表面可暴露于第一损伤移除工艺。在所描绘实施例中，第二侧108的表面还暴露于第一损伤移除工艺。在一些实施例中，可通过调整第一损伤工艺的工艺参数来进一步减薄芯结构102。例如，芯结构102的厚度可随着暴露于第一损伤移除工艺的增加而减小。
第一损伤移除工艺包括将芯结构102暴露于基板抛光工艺和/或蚀刻工艺，随后进行冲洗和干燥工艺。在一些实施例中，第一损伤移除工艺包括化学机械抛光(CMP)工艺。在一个实施例中，蚀刻工艺为包括缓冲蚀刻工艺的湿式蚀刻工艺，所述缓冲蚀刻工艺选择性地移除期望材料(例如，污染物和其他不期望的化合物)。在其他实施例中，蚀刻工艺为利用各向同性水性蚀刻工艺的湿式蚀刻工艺。任何合适的湿蚀刻剂或湿蚀刻剂的组合可用于湿式蚀刻工艺。在一个实施例中，将芯结构102浸入HF蚀刻水溶液中进行蚀刻。在另一实施例中，将芯结构102浸入KOH蚀刻水溶液中进行蚀刻。
在图3B所描绘的实施例中，以及在图2A中的工艺200的操作202中，以及在图2C中的工艺240的操作244的一些实施例中，将芯结构102的第一侧106暴露于注入工艺，以实现芯结构102的第一侧106的表面上的第一体电阻率。第一体电阻率可为至少1kΩ-cm，诸如至少5kΩ-cm，诸如至少7kΩ-cm，诸如至少10kΩ-cm，诸如至少70kΩ-cm。此外，第一体电阻率可在第一侧106的表面上的上限和下限内，诸如+/-1000Ω-cm，诸如+/-5000Ω-cm，诸如+/-10000Ω-cm。使第一体电阻率保持在上限和下限内有益地确保了芯结构102在第一侧106的表面上的一致性能。
注入工艺包含将掺杂剂330注入到芯结构102的第一侧106的表面中。注入的掺杂剂330在芯结构102中引起缺陷，并且改变芯结构102的材料的物理性能、化学性能和电学性能。掺杂剂330可选自包含金(Au)、银(Ag)、钯(Pd)、锰(Mn)、氢(H)、砷(As)、氮(N)和氧(O)的群组。在一些实施例中，掺杂剂330可为金(Au)、银(Ag)、钯(Pd)和锰(Mn)中的至少一者，诸如金(Au)、银(Ag)或锰(Mn)中的一者，诸如金(Au)或银(Ag)中的一者。在一些实施例中，可选择离子作为掺杂剂330。在一些实施例中，掺杂剂330可选自周期表的第11族。可选择注入的掺杂剂330以调节芯结构102的体电阻率和/或体传导率。例如，可选择注入的掺杂剂330以在芯结构102的第一侧106的表面上实现第一体电阻率。
注入的掺杂剂330通过补偿诸如磷(P)和硼(B)之类的浅杂质用作复合中心。例如，浅供体由深受体补偿，而浅受体由深供体补偿。在芯结构102在注入工艺之后退火的实施例(诸如稍后描述的实施例)中，诸如金(Au)之类的注入的掺杂剂330可扩散到芯结构102中，形成替代金(Au)。
在一些实施例中，诸如关于图2B中的工艺220的操作222和图2C中的操作244的一些实施例所描述的，可执行注入工艺，以在芯结构102的第一侧106的表面上实现第一体传导率。在一些实施例中，第一体传导率可为至少1W/mK的第一体热导率。例如，第一体热导率可为至少30W/mK，诸如至少100W/mK，诸如至少150W/mK。在一些实施例中，使芯结构102退火产生在芯结构102的第一侧106的表面上的第二体传导率。在一些实施例中，体传导率可为体电阻率的倒数。在一些实施例中，第一体电阻率可为0.1S/m或更小，诸如0.02S/m或更小，诸如0.014S/m或更小，诸如0.01S/m或更小，诸如0.0014S/m或更小。此外，第一体电阻率可在第一侧106的表面上的上限和下限内，诸如+/-0.1S/m，诸如+/-0.2S/m，诸如+/-0.01S/m。
掺杂剂330可通过离子束或等离子体工艺注入。在一些实施例中，注入工艺包含用离子束扫描芯结构102的至少第一侧106。在一些实施例中，注入工艺包含等离子体浸没工艺。例如，等离子体浸没工艺可为等离子体浸没离子注入或脉冲等离子体掺杂。在一些实施例中，注入工艺可为直接注入。在其他实施例中，注入工艺可为沉积之后扩散。在某些情况下，可在扩散注入工艺期间使用覆盖层。
在一些实施例中，如关于图3A所述，在执行注入工艺之前，可将芯结构102减薄至小于约200μm的厚度。例如，芯结构102可减薄至小于约170μm、诸如小于约150μm、诸如小于约100μm、诸如小于约75μm、诸如小于约50μm的厚度。
参考图2A至图2C，分别在操作204、224和246中，在一些实施例中，使芯结构102退火。例如，可在执行注入工艺之后使芯结构102退火。退火可有利地调整芯结构102中的应变。例如，退火可用于重新排列由注入工艺引起的芯结构102的晶格中的位错。注入的掺杂剂330可扩散到晶格中。在一些实施例中，芯结构102可退火到至少1200℃、诸如至少900℃、诸如至少800℃、诸如至少400℃的温度。在一些实施例中，芯结构102可退火达至少1秒，诸如至少30秒，诸如至少1分钟，诸如至少15分钟，诸如至少30分钟，诸如至少1小时，诸如至少1.5小时，诸如至少2小时。使芯结构102退火可产生芯结构102的第一侧106的表面上的第二体电阻率。第二体电阻率可不同于第一体电阻率。第二体电阻率可基于退火工艺(诸如温度和芯结构102暴露于所述温度的持续时间)而变化。
在所描绘实施例中，并且在图2C的操作242中，在执行注入工艺之前，在芯结构102的第一侧106的表面上形成氧化层305。氧化层305可通过将芯结构102暴露于氧化工艺以在第一侧106的表面上生长氧化层305来形成。例如，氧化层305可以与关于图1描述的钝化层104类似的方式形成。氧化层305可在掺杂剂330的注入期间有益地保护第一侧106的表面不受离子束的影响，和/或在芯结构102退火时防止掺杂剂330扩散回到第一侧106的表面。在一些实施例中，芯结构102分别在第一侧106和第二侧108上包含氧化层305。
在图3C所描绘的实施例中，芯结构102已注入有掺杂剂330(图3B)，并且氧化层305已因注入工艺而受损。分别在图2A至图2C的操作206、226和248中，穿过受损氧化层305并且在芯结构102中形成多个孔。多个孔从芯结构102的第一侧106延伸到第二侧108。例如，芯结构102被图案化以在其中形成一个或多个芯通孔103(描绘了四个芯通孔103)。芯通孔103经配置为在芯结构102内并且在第一侧106与第二侧108之间形成一个或多个导电互连(例如，图1中的电互连144)。在一些实施例中，利用芯通孔103形成穿过芯结构102的直接接触电互连。
通常，一个或多个芯通孔103可通过激光剥蚀(例如，直接激光图案化)形成。可利用任何合适的激光剥蚀系统来形成一个或多个芯通孔103。在一些示例中，激光剥蚀系统利用红外(IR)激光源。在一些示例中，激光源为皮秒紫外(UV)激光器。在其他示例中，激光器为飞秒UV激光器。在又其他示例中，激光源为飞秒绿激光器。激光剥蚀系统的激光源产生连续或脉冲激光束，以用于芯结构102的图案化。例如，激光源可产生频率在5kHz与500kHz之间、诸如在10kHz与约200kHz之间的脉冲激光束。在一个示例中，激光源经配置为以约200nm与约1200nm之间的波长和约10ns与约5000ns之间的脉冲持续时间递送脉冲激光束，其中输出功率在约10瓦特与约100瓦特之间。激光源经配置为在芯结构102(包括芯通孔103)中形成任何期望的特征图案。
在一些实施例中，芯通孔103可具有锥形或圆锥形形态，其中芯通孔103的第一端(例如，在基板302的一个表面)处的直径大于芯通孔103的第二端处的直径。锥形或圆锥形形态的形成可通过相对于每个芯通孔103的中心轴以螺旋(例如，圆形、螺旋形)运动移动在结构化期间利用的激光源的激光束来完成。激光束还可使用运动系统成角度以形成锥形芯通孔103。同样的方法还可用于形成穿过其中的具有均匀直径的圆柱形芯通孔103。
参考图3D所描绘的实施例，在芯结构102中形成多个孔可能会导致芯结构102的表面出现不想要的机械缺陷，包括碎屑、裂痕和/或翘曲。因此，在图2C的操作250中，在芯结构102中形成芯通孔103之后，可将芯结构102暴露于基本上类似于第一损伤移除工艺的第二损伤移除工艺，以使芯结构102的表面平滑且移除不想要的碎片。如上所述，第二损伤移除工艺包括将芯结构102暴露于湿式或干式蚀刻工艺，随后对芯结构102进行冲洗和干燥。蚀刻工艺进行预定持续时间以平滑芯结构102的表面，并且尤其是暴露于激光图案化操作的表面。在一些实施例中，利用蚀刻工艺从图案化工艺中移除残留在芯结构102上的任何不期望的碎片。
在一些实施例中，掺杂剂330可在没有氧化层305的情况下被注入到芯结构102中。在一些实施例中，可在移除氧化层305之后形成多个孔(例如，芯通孔103)。例如，可使用基本上类似于第一损伤移除工艺和第二损伤移除工艺的损伤移除工艺来移除氧化层305，并且使芯结构102的第一侧106的表面平滑，并且从注入工艺中移除不想要的碎片，并且提供在其上形成多个孔的平滑表面。在一些实施例中，在芯结构102中形成多个孔之后，芯结构102的第一侧106可暴露于注入工艺。
在一些实施例中，芯结构102可放置在载体板(未示出)上，以在先前描述的处理操作期间进行机械支撑和稳定，从而防止芯结构102断裂。
尽管关于第一侧106进行了描述，但图3B至图3D中描述的操作可在芯结构102的第二侧108上执行。例如，可将芯结构102的第二侧108暴露于注入工艺，以实现芯结构102的第二侧108的表面上的第一体电阻率。掺杂剂330可被注入到第二侧108的表面中。在一些实施例中，在执行注入工艺之前，可在芯结构102的第二侧108的表面上形成氧化层(例如，图3B中的氧化层305)。
在图3E所描绘的实施例中，以及在图2C的操作254中，将芯结构102暴露于钝化工艺，以在芯结构102的期望表面(例如，芯结构102的所有表面)上生长或沉积钝化膜或钝化层，诸如钝化层104(例如，氧化层)。用于形成钝化层104的钝化工艺在上文中关于图1进行了讨论。钝化工艺可在第二损伤移除工艺移除芯结构102中的机械缺陷之后发生，如关于图3D所讨论。
一旦钝化，芯结构102就准备好用于形成芯组件，诸如半导体芯组件100(图1)。例如，芯结构102可嵌入诸如图1的绝缘层118之类的介电材料中。
在图3F所描绘的实施例中，以及分别在图2A至图2C的操作208、228和254中，芯结构102嵌入绝缘层118中。绝缘层118可由可流动的堆积材料形成，如关于图1所述。在一些实施例中，绝缘层118可经由积层工艺形成。例如，真空积层工艺可在高压釜或其他合适的装置中执行。在一些实施例中，通过使用热压工艺来执行积层工艺。在一些实施例中，积层工艺在约80℃与约140℃之间的温度下进行，并且持续约5秒与约1.5分钟之间的时间段，诸如约30秒与约1分钟之间。在一些实施例中，积层工艺包括施加约1psig与约50psig之间的压力，同时将约80℃与约140℃之间的温度施加至芯结构102和绝缘层118a，持续约5秒与约1.5分钟之间的时间段。例如，积层工艺在约5psig与约40psig之间的压力和约100℃与约120℃之间的温度下执行，持续约10秒与约1分钟之间的时间段。例如，积层工艺在约110℃的温度下执行，持续约20秒的时间段。
在一些实施例中，芯结构102可为单晶硅或单结晶硅(mono or singlecrystalline silicon)晶片。在一些实施例中，单晶硅可通过浮区法生长(称为浮区硅)，这可使得芯结构102具有大于1kΩ-cm且高达70kΩ-cm的体电阻率，而不注入掺杂剂330。包含浮区硅的芯结构102可用作吉赫集成电路的部分。然而，由于晶体生长期间的表面张力限制，浮区硅制造成本昂贵，并且通常不能用于直径大于200mm的芯结构102。在一些实施例中，单晶硅可通过丘克拉斯基(Czochralski)法生长(称为丘克拉斯基硅)。丘克拉斯基硅芯结构102的直径可为200mm或更大，诸如直径为300mm或更大，诸如直径为450mm或更大，诸如直径为约675mm，并且可以比浮区硅芯结构102更低的成本和更大的体量生产。在注入有掺杂剂330之前，丘克拉斯基硅芯结构102可具有低于100Ω-cm的体电阻率。这种电阻率不能用作吉赫集成电路的部分。然而，可使用注入的掺杂剂330增加丘克拉斯基硅芯结构102的体电阻率，诸如在图2A中的工艺200的操作202中以及在图2C中的工艺240的操作244的一些实施例中。在一些实施例中，诸如先前所讨论的那些，注入有掺杂剂330的丘克拉斯基硅芯结构102可具有类似于浮区硅芯结构的体电阻率，诸如大于1kΩ-cm且高达70kΩ-cm。因此，注入有掺杂剂330的丘克拉斯基硅芯结构102可用作吉赫集成结构的部分，并且可以以浮区硅芯结构的成本的小部分制造。
在一些实施例中，芯结构102可包括玻璃。例如，芯结构102可以使玻璃晶片。玻璃芯结构102可包含硼硅酸盐玻璃、熔融石英和其他玻璃陶瓷材料。在一些实施例中，玻璃可包含二氧化硅。例如，芯结构102可包含钠钙玻璃。与主要包含硅的芯结构102相比，主要包含玻璃的芯结构102可提供若干优点。玻璃可提供更好的热稳定性和增加的刚度，这有益地使芯结构102在处理期间的翘曲最小化。玻璃芯结构102的制造可能比硅更具成本效益。玻璃芯结构102可实现比硅更低的厚度。此外，如关于图3A至图3F所讨论的，包含注入有掺杂剂330的玻璃的芯结构102可以以制造成本的小部分提供类似于电子级硅的体电阻率或传导率。
图4A和图4B分别示意性地示出根据本文所述实施例的芯结构402和具有管芯460的半导体芯组件400的横截面图。具体地，图4A和图4B示意性地示出在图2C所描绘的工艺240的不同阶段的芯结构402的横截面图。因此，为了清楚起见，本文将图2C以及图4A和图4B一起描述。
如图4A中的实施例所示，芯结构402可类似于关于图1和图3A至图3F中讨论的芯结构102。例如，芯结构402具有第一侧406、第二侧408和多个孔或芯通孔403，多个孔或芯通孔403可在图2C的操作248中形成。芯结构402进一步包括可通过与芯通孔403相同的方式形成的空腔445。例如，空腔445可形成在芯结构402的第一侧406中。
利用芯通孔403允许经由芯结构402形成直接接触电互连，并且利用空腔445在其中接收和封装(例如，嵌入)半导体管芯或器件，如关于图4B所讨论。空腔445可被形状和尺寸设计成适于以任何期望的布置容纳任何期望的器件和/或管芯，以用于2D异质封装集成。尽管在图4A中仅描绘了两个芯通孔403和一个空腔445，但可在芯结构402中形成任意数量和布置的芯通孔和空腔。在所描绘的实施例中，芯结构402已暴露于第一侧406上的注入工艺。在一些实施例中，芯结构402的第二侧408可暴露于注入工艺。
图4B中所描绘的半导体芯组件400可类似于关于图1所讨论的半导体芯组件100，除非另有说明。例如，半导体芯组件400具有第一主表面405和第二主表面407。管芯460(诸如半导体管芯)放置在芯结构402中形成的空腔445中，并且由绝缘层418约束，诸如关于图2C的操作252所讨论的。在一些实施例中，管芯460为具有形成在管芯460的主动表面462上的集成电路和接触件464的多用途管芯。在具有多个空腔445的实施例中，管芯460可放置在每个空腔445中。例如，空腔445中的管芯460可以是相同类型的半导体器件或管芯。替代地，每个空腔445可容纳不同类型的半导体器件或管芯的管芯460。
半导体芯组件400进一步包括芯结构402和在图2C的操作254中形成在芯结构402的一个或多个表面上的绝缘层418。在绝缘层418延伸到芯通孔403中的位置处穿过绝缘层418形成一个或多个贯穿组件通孔413。贯穿组件通孔413提供通道，穿过所述通道形成一个或多个电互连444。在图2C的操作256中，穿过绝缘层418钻出接触孔466，以暴露形成在嵌入式管芯460的主动表面462上的一个或多个接触件464。接触孔466可通过激光剥蚀钻穿绝缘层418，留下管芯460的所有外表面被绝缘层418覆盖和包围，并且暴露接触件464。互连468可穿过接触孔466形成且耦合到主动表面462上的接触件464。
半导体芯组件400进一步包括一个或多个再分布层450，这些再分布层450形成在半导体芯组件400的第一侧475和/或第二侧477上。例如，在图2C的操作258和260中，第一再分布层450A可形成在芯结构402的第一侧406上，并且第二再分布层450B可形成在芯结构402的第二侧408上。再分布层450具有形成在其上的一个或多个导电接触件。在一些实施例中，再分布层450由与绝缘层418基本上相同的材料(例如，基于聚合物的介电材料)形成，并且因此形成绝缘层418的延伸。在其他实施例中，再分布层450由与绝缘层418不同的材料形成。例如，再分布层450可由可光固化聚酰亚胺材料、非光敏聚酰亚胺、聚苯并噁唑(PBO)、苯并环丁烯(BCB)、二氧化硅和/或氮化硅形成。在另一示例中，再分布层450由与绝缘层418不同的无机介电材料形成。在一些实施例中，再分布层450的厚度在约5μm与约50μm之间，诸如厚度在约10μm与约40μm之间。例如，再分布层450的厚度在约20μm与约30μm之间，诸如约25μm。在一些实施例中，第一再分布层450A可具有与第二再分布层450B不同的厚度。
再分布层450可包括经由再分布通孔453形成的一个或多个再分布连接454，以用于将电互连444的接触点重新定位并且电耦合到半导体芯组件400的表面上的期望位置，诸如主表面405和407。第一再分布层450A可进一步包括再分布连接469，以用于类似地重新定位电互连468的接触点。在一些实施例中，再分布层450可进一步包括形成在主表面405和407上的一个或多个外部电连接(未示出)，诸如球栅阵列或焊料球。电连接可连接到再分布连接454和469。通常，再分布通孔453和再分布连接454各自相对于贯穿组件通孔413和电互连444具有基本上相似或更小的横向尺寸。例如，再分布通孔453的直径V3在约2μm与约50μm之间，诸如直径V3在约10μm与约40μm之间，诸如直径V3在约20μm与约30μm之间。此外，再分布层450可包括粘着层440和形成在与再分布连接454相邻的表面上的种晶层442，包括再分布通孔453的侧壁。芯通孔403的直径V1和贯穿组件通孔413的直径V2与关于图1中描述的直径V1与V2相似。在一些实施例中，半导体芯组件400可作为集成电路芯片的部分用于半导体器件组件中。
如本文所用，术语“约”可指与标称值有+/-10％的变化。应当理解，这种变化可包括在本文提供的任何值中。
上文已参考具体实施例描述了本公开的实施例。然而，本领域技术人员将理解，在不背离所附权利要求书中阐述的本发明的更广泛的精神和范围的情况下，可对本发明进行各种修改和改变。因此，上述描述和附图应被视为说明性的而非限制性的。

Claims (20)

1.一种形成半导体器件封装的方法，包含以下步骤：
将芯结构的第一侧暴露于注入工艺，以在所述芯结构的所述第一侧的表面上实现第一体电阻率，其中：
所述芯结构包含硅，
所述注入工艺包含将掺杂剂注入到所述第一侧的所述表面中，以及
所述掺杂剂选自包含金(Au)、银(Ag)、钯(Pd)、锰(Mn)、氢(H)、砷(As)、氮(N)和氧(O)的群组；
在执行所述注入工艺之后使所述芯结构退火；
在所述芯结构中形成多个孔，其中所述多个孔从所述芯结构的所述第一侧延伸到与所述第一侧相对的第二侧，并且定位为允许在所述半导体器件封装内在所述第一侧与所述第二侧之间形成一个或多个导电互连；以及
将所述芯结构嵌入介电材料中。
2.如权利要求1所述的方法，进一步包含以下步骤：在执行所述注入工艺之前在所述芯结构的所述第一侧的所述表面上形成氧化层。
3.如权利要求2所述的方法，进一步包含以下步骤：
将所述芯结构的所述第二侧暴露于注入工艺，以在所述芯结构的所述第二侧的表面上实现所述第一体电阻率，其中所述注入工艺包含将所述掺杂剂注入到所述第二侧的所述表面中。
4.如权利要求1所述的方法，进一步包含以下步骤：在所述芯结构中形成空腔，其中所述空腔形成在所述芯结构的所述第一侧中。
5.如权利要求4所述的方法，其中将所述芯结构嵌入介电材料中的步骤包含以下步骤：
在所述芯结构的所述第一侧上形成第一再分布层；
在所述芯结构的所述空腔中设置管芯；以及
在所述芯结构的所述第二侧上形成第二再分布层，其中所述第一再分布层和所述第二再分布层各自具有形成在其上的一个或多个导电接触件。
6.如权利要求1所述的方法，其中所述第一体电阻率为至少1kΩ-cm。
7.如权利要求1所述的方法，其中所述注入工艺包含用离子束扫描所述芯结构的至少所述第一侧。
8.如权利要求1所述的方法，其中所述注入工艺包含等离子体浸没工艺。
9.如权利要求1所述的方法，进一步包含以下步骤：在执行所述注入工艺之前将所述芯结构减薄至小于约200μm的厚度。
10.如权利要求1所述的方法，其中所述芯结构包含单晶硅基板或单结晶硅基板。
11.如权利要求1所述的方法，其中所述芯结构进一步包含玻璃。
12.如权利要求1所述的方法，其中所述掺杂剂为金(Au)、银(Ag)、钯(Pd)或锰(Mn)中的至少一者。
13.如权利要求1所述的方法，其中使所述芯结构退火的步骤产生所述芯结构的所述第一侧的所述表面上的第二体电阻率。
14.如权利要求1所述的方法，其中在所述芯结构中形成所述多个孔之后，将所述芯结构的所述第一侧暴露于注入工艺。
15.一种形成半导体器件封装的方法，包含以下步骤：
将芯结构的第一侧暴露于注入工艺，以在所述芯结构的所述第一侧的表面上实现第一体传导率，其中：
所述芯结构包含硅，
所述注入工艺包含将掺杂剂注入到所述第一侧的所述表面中，以及
所述掺杂剂选自包含金(Au)、银(Ag)、钯(Pd)、锰(Mn)、氢(H)、砷(As)、氮(N)和氧(O)的群组；
在执行所述注入工艺之后使所述芯结构退火；
在所述芯结构中形成多个孔，其中所述多个孔从所述芯结构的所述第一侧延伸到与所述第一侧相对的第二侧，并且经定位为允许在所述半导体器件封装内在所述第一侧与所述第二侧之间形成一个或多个导电互连；以及
将所述芯结构嵌入介电材料中。
16.如权利要求15所述的方法，进一步包含以下步骤：在执行所述注入工艺之前，在所述芯结构的所述第一侧的所述表面上施加氧化层。
17.如权利要求15所述的方法，其中所述第一体传导率为至少1W/mK的体热导率。
18.如权利要求15所述的方法，其中所述第一体传导率为0.1S/m或更小的体电导率。
19.如权利要求15所述的方法，其中使所述芯结构退火的步骤产生在所述芯结构的所述第一侧的所述表面上的第二体传导率。
20.一种形成半导体器件组件的方法，包含以下步骤：
在芯结构上形成氧化层，所述芯结构具有小于约100μm的厚度；
将掺杂剂注入到所述芯结构中，以实现期望的体电阻率或期望的体传导率；
使所述芯结构退火；
在所述芯结构中形成多个孔和至少一个空腔，其中所述多个孔从所述芯结构的第一侧延伸到所述芯结构的第二侧；
经由损伤移除工艺从所述芯结构移除所述氧化层；
将管芯设置在所述至少一个空腔中，其中所述管芯包含至少一个接触件；
在所述芯结构周围形成绝缘层；
在所述绝缘层和所述芯结构中形成至少一个接触孔，其中所述至少一个接触孔暴露所述至少一个接触件；
在所述芯结构的所述第一侧上形成第一再分布层，其中所述第一再分布层包含再分布连接，以将所述管芯的所述至少一个接触件电耦合到所述半导体器件组件的主表面；以及
在所述芯结构的所述第二侧上形成第二再分布层，其中所述第一再分布层和所述第二再分布层各自具有形成在其上的一个或多个导电接触件。
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