CN118355672A - 摄像元件及摄像装置 - Google Patents

Abstract

摄像元件具备：多个像素；将模拟信号转换成数字信号并将其暂时存储的多个转换部；与多个转换部中的第1转换部连接并被输出由第1转换部转换成数字信号的信号的第1输出线；与多个转换部中的第2转换部连接并被输出由第2转换部转换成数字信号的信号的第2输出线；以及在不同的定时读出暂时存储在多个第1转换部中的数字信号和暂时存储在多个第2转换部中的数字信号的读出电路。

Description

摄像元件及摄像装置

技术领域

本发明涉及摄像元件及摄像装置。

背景技术

已知一种能够并列地处理从多个像素分别输出的信号的摄像元件(例如，专利文献1)。一直以来，因并列地处理来自像素的信号而引起的消耗电流的增大成为问题。

现有技术文献

专利文献

专利文献1：国际公布WO2013/129202

发明内容

在本发明的第1方案中，摄像元件具备第1基板和第2基板，第1基板具有像素部，在该像素部中，至少包含将光转换成电荷的光电转换部的多个像素沿行方向排列配置，第2基板具有：处理电路部，其配置有第1像素电路和第2像素电路，该第1像素电路至少包含对来自多个像素中的第1像素的第1像素信号进行存储的第1像素存储器，该第2像素电路至少包含对来自多个像素中的第2像素的第2像素信号进行存储的第2像素存储器；以及读出控制电路，其用于在不同的定时分别读出存储在第1像素存储器中的第1像素信号和存储在第2像素存储器中的第2像素信号。也可以是，第2像素在行方向上排列配置在第1像素的旁边。也可以是，第2像素电路在行方向上排列配置在第1像素电路的旁边。也可以是，具备：第1选择线，其被输出用于读出存储在第1像素存储器中的第1像素信号的第1控制信号；以及第2选择线，其被输出用于读出存储在第2像素存储器中的第2像素信号的第2控制信号。也可以是，读出控制电路以使将第1控制信号向第1选择线输出的定时与将第2控制信号向第2选择线输出的定时成为不同定时的方式进行控制。也可以是，读出控制电路以使开始第1控制信号的输出的定时与开始第2控制信号的输出的定时成为不同定时的方式进行控制。也可以是，读出控制电路在使第1控制信号的输出开始之后使第2控制信号的输出开始。也可以是，读出控制电路在使第1控制信号的输出结束之后使第2控制信号的输出开始。也可以是，具备：第1输出线，其被输出从第1像素存储器读出的第1像素信号；以及第2输出线，其被输出从第2像素存储器读出的第2像素信号。也可以是，读出控制电路以使从第1像素存储器向第1输出线读出第1像素信号的定时与从第2像素存储器向第2输出线读出第2像素信号的定时成为不同定时的方式进行控制。也可以是，读出控制电路以使开始第1像素信号的读出的定时与开始第2像素信号的读出的定时成为不同定时的方式进行控制。也可以是，读出控制电路在使第1像素信号的读出开始之后使第2像素信号的读出开始。也可以是，读出控制电路在使第1像素信号的读出结束之后使第2像素信号的读出开始。也可以是，第1像素电路具有用于将来自第1像素的第1像素信号转换成数字信号的第1比较器。也可以是，第2像素电路具有用于将来自第2像素的第2像素信号转换成数字信号的第2比较器。也可以是，第1像素存储器存储使用第1比较器而被转换成数字信号的第1像素信号。也可以是，第2像素存储器存储使用第2比较器而被转换成数字信号的第2像素信号。也可以是，第1像素存储器和第2像素存储器分别由SRAM构成。也可以是，第1基板和第2基板以像素部的至少一部分与处理电路部的至少一部分彼此相对的方式配置。也可以是，第1基板和第2基板以第1像素的至少一部分与第1像素电路的至少一部分彼此相对的方式配置。也可以是，第1基板和第2基板以第2像素的至少一部分与第2像素电路的至少一部分彼此相对的方式配置。也可以是，第2基板具有对第1像素和第2像素分别进行控制的像素控制电路。也可以是，像素控制电路控制第1像素的曝光时间和第2像素的曝光时间。也可以是，像素控制电路控制从第1像素进行的第1像素信号的读出和从第2像素进行的第2像素信号的读出。也可以是，处理电路部在行方向上配置在读出控制电路与像素控制电路之间。也可以是，第2基板具有图像处理部，该图像处理部对存储于第1像素存储器的第1像素信号和存储于第2像素存储器的第2像素信号进行图像处理。也可以是，具备具有图像处理部的第3基板，该图像处理部对存储于第1像素存储器的第1像素信号和存储于第2像素存储器的第2像素信号进行图像处理。

在本发明的第2方案中，摄像装置具备上述摄像元件。也可以是，具备与摄像元件连接的控制部。也可以是，控制部基于第1像素信号和第2像素信号而生成图像数据。

需要说明的是，上述的发明内容并非列举了本发明的全部特征。另外，这些特征组的子组合也另外可以成为发明。

附图说明

图1是表示本实施方式的摄像元件400的概要的图。

图2表示第1基板100的平面布局的一例。

图3表示第2基板200的平面布局的一例。

图4表示像素112及像素电路212的电路构成的一例。

图5是说明将像素存储器220的数据向图像处理及输出部280读出的电路的概略图。

图6是进一步详细地说明处理电路部210中的关于从像素存储器220进行的读出的电路的概略图。

图7是表示从图6的像素存储器220进行的读出动作的时间图的一例。

图8是表示从图6的像素存储器220进行的读出动作的时间图的一例。

图9是详细地说明其他处理电路部310中的关于从像素存储器220进行的读出的电路的概略图。

图10是表示从图9的像素存储器220进行的读出动作的时间图的一例。

图11是表示从图9的像素存储器220进行的读出动作的时间图的一例。

图12是详细地说明另一其他处理电路部410中的关于从像素存储器220进行的读出的电路的概略图。

图13是表示从图12的像素存储器220进行的读出动作的时间图的一例。

图14是表示从图12的像素存储器220进行的读出动作的时间图的一例。

图15是实施例的摄像装置500的构成例的框图。

具体实施方式

以下，通过发明的实施方式来说明本发明，但以下的实施方式并不限定权利要求书所涉及的发明。另外，在实施方式中说明的特征的组合未必全都是发明的解决手段所必需的。

在本说明书中，X轴与Y轴相互正交，Z轴与XY平面正交。XYZ轴构成右手系。有时将与Z轴平行的方向称为摄像元件400的层叠方向。在本说明书中，术语“上”及“下”并不限定于重力方向上的上下方向。这些术语不过是指Z轴方向上的相对方向。需要说明的是，在本说明书中，虽然以X轴方向上的排列为“行”、以Y轴方向上的排列为“列”来进行说明，但行列方向并不限定于此。另外，Z轴方向是来自被摄体的光所入射的光轴方向。

图1是表示本实施方式的摄像元件400的概要的图。摄像元件400拍摄被摄体。摄像元件400生成所拍摄的被摄体的图像数据。摄像元件400具备第1基板100及第2基板200。如图1所示，第1基板100层叠于第2基板200。

第1基板100具有像素部110。像素部110输出基于所入射的光得到的像素信号。此外，有时将第1基板100称为像素芯片。

第2基板200具有处理电路部210及周边电路部230。此外，有时将第2基板200称为信号处理芯片。

处理电路部210被输入从第1基板100输出的像素信号。处理电路部210对所输入的像素信号进行处理。例如，处理电路部210进行将模拟信号转换成数字信号的处理。具体而言，处理电路部210进行将所输入的像素信号转换成数字信号的处理。处理电路部210也可以进行其他信号处理。

本例的处理电路部210在第2基板200中配置在与像素部110相对的位置。即，处理电路部210以在光轴方向上至少局部地与像素部110重叠的方式配置。处理电路部210也可以将用于控制像素部110的驱动的控制信号向像素部110输出。

周边电路部230控制处理电路部210的驱动。周边电路部230在第2基板200中配置于处理电路部210的周边。另外，周边电路部230也可以与第1基板100电连接，控制像素部110的驱动。

摄像元件400也可以在第1基板100及第2基板200的基础上还具有层叠于第2基板200的第3基板。例如，第3基板是存储器芯片，进行与第2基板200所输出的信号相应的图像处理并对其进行存储。另外，摄像元件400的构造可以是背面照射型，也可以表面照射型。以下。以被面照射型为例进行说明。

图2表示第1基板100的平面布局的一例。在第1基板100的面内的中央附近配置有像素部110。

像素部110具有沿着行方向及列方向排列配置的多个像素112。本例的像素部110具有M×N个(M、N为自然数)像素112。在本例中，图示了M与N不同的情况，但M与N也可以相等。

图3表示第2基板200的平面布局的一例。在第2基板200的面内的中央附近配置有处理电路部210。

处理电路部210具有沿着行方向及列方向排列配置的多个像素电路212。本例的处理电路部210具有M×N个像素电路212。

在本实施方式中，像素电路212与像素112配置于从光轴方向来看重叠的位置。该情况下，像素电路212与像素112的面积可以包含相邻的块之间的边缘(margin)在内而大致相同。

像素电路212控制所电连接的像素112的驱动。有时将像素电路212与像素112电连接这一情况称为像素电路212与像素112对应。

在本实施方式中，配置在相互重叠的位置上的像素电路212与像素112连接。然而，也可以取代配置在重叠的位置上的像素电路212与像素112连接，而是配置在相互不重叠的位置上的像素电路212与像素112连接。

在处理电路部210的周边配置有作为周边电路部230的一例的、像素控制电路250、读出控制电路260以及图像处理及输出部280。像素控制电路250控制像素112和像素电路212。像素控制电路250例如供给用于像素电路212对来自像素112的信号进行AD转换的控制信号。另外，像素控制电路250例如控制像素112的曝光时间。读出控制电路260控制用于将存储于像素电路212的像素信号向图像处理及输出部280输出的读出。

图4表示像素112及像素电路212的电路构成的一例。像素112具备光电转换部130、复位部132、蓄积部134和传输部136。

光电转换部130具有将光转换成电荷的光电转换功能和蓄积光电转换得到的电荷的蓄积功能。光电转换部130例如是光电二极管。

蓄积部134将由光电转换部130生成的电荷转换成与该电荷的量相应的电压。蓄积部134是浮动扩散部(FD)的一例。

复位部132基于控制信号将蓄积部134的电荷向被供给规定的电源电压VDD的电源布线排出。复位部132的栅极端子与像素控制电路250连接。

传输部136基于控制信号将蓄积于光电转换部130的电荷向蓄积部134传输。另外，传输部136基于控制信号将蓄积于光电转换部130的电荷复位。传输部136通过例如同时供给控制信号和控制信号从而将蓄积于光电转换部130的电荷的量复位为0。传输部136是传输光电转换部130的电荷的传输门的一例。换言之，将传输部136设为栅极，将光电转换部130设为源极并将蓄积部134设为漏极，这些部分构成所谓的传输晶体管。

像素电路212具备比较器216、控制电路214和像素存储器220。比较器216比较蓄积部134的电压和从像素控制电路250供给的基准电压RAMP，并将其比较结果向控制电路214输出。比较器216由例如差分对构成。另外，比较器216例如也可以在与蓄积部134之间配置源极跟随器电路。控制电路214基于来自比较器216的信号和的信号来控制像素存储器220。

像素存储器220存储转换成数字信号的像素信号。像素存储器220例如接收从像素控制电路250供给的计数信号，在从控制电路214输出的控制信号反转的情况下，存储此时的计数信号的值。像素存储器220还基于选择信号来输出所存储的像素信号。像素存储器220的一例是SRAM。

对像素112及像素电路212的1帧的动作的一例进行说明。首先，在1帧的蓄积开始时，像素控制电路250通过同时供给控制信号和控制信号从而使蓄积于光电转换部130的电荷复位。接着，在1帧结束时的读出期间，像素控制电路250通过供给控制信号从而使蓄积部134的电压复位成规定电压。之后，像素控制电路250通过控制控制信号基准电压RAMP和向像素存储器220供给的计数信号，从而使与蓄积部134的复位电压相对应的值存储于像素存储器220(DARK转换)。而且，读出控制电路260通过控制选择信号从而将存储于像素存储器220的DARK转换结果的数据向图像处理及输出部280读出。关于像素存储器220的数据读出，进一步后述。而且，像素控制电路250通过供给控制信号从而将蓄积于光电转换部130的电荷向蓄积部134传输。之后，像素控制电路250通过对控制信号基准电压RAMP和向像素存储器220供给的计数信号进行控制，从而使与电荷传输后的蓄积部134的电压相对应的值存储于像素存储器220(SIG转换)。最后，读出控制电路260通过控制选择信号从而将存储于像素存储器220的SIG转换结果的数据向图像处理及输出部280读出。

在本实施方式中，针对1个像素112设有1个像素电路212，全部的像素112及像素电路212同时被控制。因此，能够进行对像素部110所包含的多个像素112在同一时刻进行曝光的所谓全局快门动作。另外，也能够进行针对各个像素112在单独的时刻进行曝光那样的动作。此外，像素电路212的从模拟信号向数字信号的上述转换是所谓的单斜方式。然而，转换方式不限于此，也可以是例如逐次比较方式等其他方式。关于其他实施方式也是同样的。

图5是说明将像素存储器220的数据向图像处理及输出部280读出的电路的概略图。对于未说明的结构省略图示。

与M×N个像素121相对应地配置有M×N个像素存储器220。这些像素存储器220与读出控制电路260的行选择电路262的行选择线264、265连接。对行选择线264、265输出作为用于将存储于像素存储器220中的像素信号读出的控制信号的一例的行选择信号行选择线264、265有时也被称为字选择线。

另一方面，这些像素存储器220按列与向图像处理及输出部280的输出线266共通地连接。对输出线266输出从像素存储器220读出的像素信号。输出线266有时也被称为位线。

在此，像素存储器220存储与图像信号的灰度等相对应的位数的数字信号，因此针对每个像素112具有与该位数相应的存储器单元(memory cell)。例如若设为为了以单色的256级来表示1个像素的像素信号而使用8位，则使用8个存储器单元。因此，若设为对于来自像素存储器220的输出也不进行时间分割，则对于1列的像素存储器220至少使用该位数量的输出线266。在图5以后，通过如图5的输出线266那样对布线标注斜线，来表示以1根布线代表多根布线这一情况。

在基于图5的结构进行的读出中，若一次从大量像素存储器220进行读出动作，则读出时的电流会增加。因此，在本实施方式中，通过以不同的定时从多个像素存储器220进行读出，来抑制读出时的电流。例如，将偶数列的像素存储器220设为存储器组A，将奇数列的像素存储器220设为存储器组B，在存储器组A与存储器组B中使读出的定时不同。需要说明的是，为了便于说明，除非另有说明，否则从0开始数行及列。

图6是进一步详细地说明处理电路部210中的关于从像素存储器220进行的读出的电路的概略图。对于未说明的结构省略图示。

在图6的例子中，像素存储器220分别经由开关222与输出线266、267连接。另外，在输出线266上，按预先确定的像素存储器220的个数设有D触发器224并在其输出侧设有开关226。在图6所示的例子中，针对同列的每3个像素存储器220设有D触发器224及开关226。这也可以说是按该个数形成存储器子组。即，在图6的例子中，存储器组A可以说具有存储器子组A0至Ak。

同样地，存储器组B具有存储器子组B0至Bk。此外，各存储器子组所包含的像素存储器220也可以是2个以下或4个以上。另外，各存储器子组所包含的像素存储器220的个数也可以互不相同。此外，与输出线266、267具有位数的量相对应地，D触发器224也具有位数的量，但作为代表图示了1个。

在图6的例子中，存在大量用于选择来自像素存储器220的像素信号进行读出的行选择线。以下，为了避免记号的繁杂而省略行选择线的参照编号，使用信号的记号来进行说明。

信号使存储器组A的输出线266的开关226接通断开。信号(其中，j＝0、1、2)使存储器子组A0至Ak各自中的第j行的像素存储器220的开关222接通断开。信号Clk_A是驱动存储器组A的D触发器224(DA0至DAk)的时钟。

信号使存储器组B的输出线267的开关226接通断开。信号(其中，j＝0、1、2)使存储器子组B0至Bk各自中的第j行的像素存储器220的开关222接通断开。信号Clk_B是驱动存储器组B的D触发器224(DB0至DBk)的时钟。

图7及图8是表示从图6的像素存储器220进行的读出动作的时间图的一例。DARK信号的转换及读出与SIG信号的转换及读出的时间图相同，因此图示DARK信号的转换及读出，省略了SIG信号的转换及读出。

用于AD转换的使能信号Cnt_en成为ON而供给基准电压RAMP，利用信号Gry_out使基准电压RAMP的大小与脉冲数建立对应并进行计数。在比较器216中对像素信号与基准电压RAMP进行比较，比较器216的输出变为高电平时的脉冲数Latch暂时存储于像素存储器。该动作可以在存储器组A与B中同步地在相同的定时进行。

之后，关于存储器组A，在信号为ON的状态下将信号也设为ON，由此，存储器子组Ap(p＝0、1、···k)各自的第一行的像素存储器220的像素信号向相对应的D触发器Dap的输入侧输出。通过在该状态下连续地输入(k－1)个信号Clk_A，D触发器的值以p→p+1依次传递，存储器子组Ap的像素信号全部被输出至图像处理及输出部280。第二行以后也通过同样的动作读出存储器组A的像素信号。附言之，该D触发器也可以说作为移位寄存器发挥功能。

另一方面，在关于存储器组A信号成为OFF而输入信号Clk_A的期间，关于存储器组B将信号及信号设为ON，存储器子组Bp各自的第j行的像素存储器220的像素信号向相对应的D触发器DBp的输入侧输出。通过在该状态下连续地输入(k－1)个信号Clk_B，D触发器的值以p→p+1依次传递，存储器组B的像素信号全部被输出至图像处理及输出部280。

这可以说是在从存储器组A进行的读出的中途开始存储器组B的读出。由此，如图8所示，D触发器的输出QpA＜j＞与QpB＜j＞的定时不同，能够抑制读出时的消耗电流。

图9是详细地说明其他处理电路部310中的关于从像素存储器220进行的读出的电路的概略图。在处理电路部310中，对与图6的处理电路部210相同的结构标注相同的参照编号并省略说明。

在图9的例子中，最初的列的像素存储器＜A0，p，j＞(p＝0、1、···k；j＝0、1)各自经由开关222与输出线268连接。另外，在输出线268上，按预先确定的像素存储器的个数(在图9的例子中为2个)设有D触发器224并在其输出侧设有开关226。

同样地，同列的像素存储器＜B0，p，j＞(p＝0、1、···k；j＝0、1)各自经由开关222与输出线270连接。另外，在输出线270上，按预先确定的像素存储器的个数(在图9的例子中为2个)设有D触发器224并在其输出侧设有开关226。

另外，其他列的像素存储器＜A1，p，j＞(p＝0、1、···k；j＝0、1)各自经由开关222与输出线272连接，在输出线268上，按预先确定的像素存储器的个数设有D触发器224并在其输出侧设有开关226。同列的像素存储器＜B1，p，j＞(p＝0、1、···k；j＝0、1)各自经由开关222与输出线274连接，在输出线274上，按预先确定的像素存储器的个数设有D触发器224并在其输出侧设有开关226。

信号的信号线与行方向的像素存储器＜Aq，p，j＞(q＝0、1、···N－1)共通地连接。同样地，信号的信号线与行方向的像素存储器＜Bq，p，j＞共通地连接。根据以上内容，可以说偶数行的像素存储器形成了存储器组A，奇数行的像素存储器形成了存储器组B。另外，同一列的各2个存储器组A形成了存储器子组Aqp。同样地，同一列的各2个存储器组B形成了存储器子组Bqp。

图10及图11是表示从图9的像素存储器220进行的读出动作的时间图的一例。DARK信号的转换及读出与SIG信号的转换及读出的时间图相同，因此图示DARK信号的转换及读出，省略了SIG信号的转换及读出。

关于存储器组A，用于AD转换的使能信号Cnt_en_A成为ON而供给基准电压RAMP，利用信号Gry_out_A使基准电压RAMP的大小与脉冲数建立对应而进行计数。关于存储器组A，在比较器216中对像素信号与基准电压RAMP进行比较，比较器216的输出变为高电平时的脉冲数Latch_A暂时存储于像素存储器。

在存储器组A的上述动作开始后，关于存储器组B，用于AD转换的使能信号Cnt_en_B成为ON而供给基准电压RAMP，利用信号Gry_out_B使基准电压RAMP的大小与脉冲数建立对应而进行计数。关于存储器组B，在比较器216中对像素信号与基准电压RAMP进行比较，比较器216的输出变为高电平时的脉冲数Latch_B暂时存储于像素存储器。

关于存储器组A，在上述AD转换完成后将信号及信号设为ON，存储器子组Aqp各自的第j行的像素存储器220的像素信号向相对应的D触发器DAqp的输入侧输出。通过在该状态下连续地输入(k－1)个信号Clk_A，D触发器的值以p→p+1依次传递，存储器组A的像素信号全部输出至图像处理及输出部280。

在存储器组A的像素信号全部被输出到图像处理及输出部280后，关于存储器组B，将信号及信号设为ON，存储器子组Bqp各自的第j行的像素存储器220的像素信号向相对应的D触发器DBqp的输入侧输出。通过在该状态下连续地输入(k－1)个信号Clk_B，从而D触发器的值以p→p+1依次传递，存储器组B的像素信号全部输出到图像处理及输出部280。

以上，在处理电路部310中，在从存储器组A进行的读出之后开始存储器组B的读出。因此，如图11所示，D触发器的输出QpA＜j＞与QpB＜j＞的定时不同，能够抑制读出时的消耗电流。此外，存储器组B的AD转换的开始的定时可以与存储器组B的读出开始的定时相对应。例如，存储器组B的AD转换的开始的定时可以错开从存储器组A的读出开始到结束为止的时间。

图12是详细地说明另一其他处理电路部410中的关于从像素存储器220进行的读出的电路的概略图。处理电路部410除了特别说明的结构以外与图6的处理电路部210相同。

在处理电路部410中也是，偶数列形成存储器组A，奇数列形成存储器组B。另外，存储器组A、B各自的像素存储器220以各3个形成存储器子组Ap、Bp。然而，与处理电路部210不同，信号的信号线在存储器组A与B中共通地连接。

图13及图14是表示从图12的像素存储器220进行的读出动作的时间图的一例。DARK信号的转换及读出与SIG信号的转换及读出的时间图相同，因此图示DARK信号的转换及读出，省略了SIG信号的转换及读出。

关于图13的DARK信号的AD转换，与图7是同样的。之后，通过将信号及信号设为ON，从存储器子组Ap及Bp的第j行的像素存储器220读出像素信号，并向相对应的D触发器DAp、DBp的输入侧输出。

在该状态下，将信号Clk_A先于信号Clk_B进行供给。例如，使信号Ckl_B的位相比信号Clk_A延迟。由此，如图14所示，D触发器的输出QpA＜j＞与QpB＜j＞的定时不同，能够抑制读出时的消耗电流。此外，也可以取代使位相延迟而在信号Clk_A的几个时钟后开始信号Clk_B的供给。

以上，根据本实施方式，能够减小读出时流动的电流的量。此外，在上述实施方式中，对1个像素112设有1个控制电路214。也可以取而代之对多个像素112设有1个控制电路214。该情况下，若将与1个控制电路214相对应的多个像素112称为像素块，则也可以是，1个像素块所包含的像素112排列成m行n列(m为2以上且小于M的自然数，n为2以上且小于N的自然数)，该像素块在行列方向上配置有多个。

图15是表示实施例的摄像装置500的结构例的框图。摄像装置500具备摄像元件400、系统控制部501、驱动部502、测光部503、工作存储器504、记录部505、显示部506、驱动部514和拍摄透镜520。

拍摄透镜520将沿着光轴OA入射的被摄体光束引导至摄像元件400。拍摄透镜520由多个光学透镜组构成，使来自场景的被摄体光束在其焦平面附近成像。拍摄透镜520也可以是能够相对于摄像装置500装拆的更换式透镜。需要说明的是，在图15中，以配置于光瞳附近的一片假想透镜来代表该拍摄透镜520。

驱动部514驱动拍摄透镜520。在一例中，驱动部514使拍摄透镜520的光学透镜组移动来变更对焦位置。另外，驱动部514也可以驱动拍摄透镜520内的可变光阑来控制向摄像元件400入射的被摄体光束的光量。

驱动部502具有按照来自系统控制部501的指示而执行摄像元件400的定时控制、区域控制等电荷蓄积控制的控制电路。另外，操作部508通过释放按钮等受理来自拍摄者的指示。

摄像元件400将像素信号传递给系统控制部501的图像处理部511。图像处理部511将工作存储器504作为工作区来生成实施各种图像处理而得到的图像数据。例如，在生成JPEG文件格式的图像数据的情况下，在根据利用拜耳阵列得到的信号生成彩色影像信号之后执行压缩处理。所生成的图像数据被记录在记录部505中，并被转换成显示信号而在预先设定的时间期间显示在显示部506上。

测光部503在用于生成图像数据的一系列拍摄过程之前检测场景的亮度分布。测光部503例如包括100万像素程度的AE传感器。系统控制部501的运算部512接收测光部503的输出，并计算场景的每个区域的亮度。

运算部512根据所计算出的亮度分布来确定快门速度、光圈值、ISO感光度。测光部503也可以兼用于摄像元件400。需要说明的是，运算部512也执行用于使摄像装置500动作的各种运算。驱动部502也可以一部分或全部搭载于摄像元件400。系统控制部501的一部分也可以搭载于摄像元件400。

以上，使用实施方式说明了本发明，但本发明的技术范围并不限定于上述实施方式所记载的范围。能够对上述实施方式施加各种变更或改良对于本领域技术人员来说是显而易见的。根据权利要求书的记载可以明确，这样的施加了变更或改良的方式也可包含于本发明的技术范围。

需要留意的是，关于权利要求书、说明书及附图中所示的装置、系统、程序以及方法中的动作、顺序、步骤及阶段等各处理的执行顺序，只要没有特别明示为“在……之前”、“先于”等，另外并非将前面处理的输出用于之后的处理，则能够以任意的顺序实现。关于权利要求书、说明书及附图中的动作流程，即使为了方便使用“首先”、“接着”等进行了说明，也并不意味着必须以该顺序实施。

Claims (25)

1.一种摄像元件，其具备第1基板和第2基板，

所述第1基板具有像素部，在该像素部中，至少包含将光转换成电荷的光电转换部的多个像素沿行方向排列配置，

所述第2基板具有：处理电路部，其配置有第1像素电路和第2像素电路，该第1像素电路至少包含对来自所述多个像素中的第1像素的第1像素信号进行存储的第1像素存储器，该第2像素电路至少包含对来自所述多个像素中的第2像素的第2像素信号进行存储的第2像素存储器；以及读出控制电路，其用于在不同的定时分别读出存储在所述第1像素存储器中的所述第1像素信号和存储在所述第2像素存储器中的所述第2像素信号。

2.根据权利要求1所述的摄像元件，其中，

所述第2像素在所述行方向上排列配置在所述第1像素的旁边。

3.根据权利要求1或2所述的摄像元件，其中，

所述第2像素电路在所述行方向上排列配置在所述第1像素电路的旁边。

4.根据权利要求1至3中任一项所述的摄像元件，其中，

具备：

第1选择线，其被输出用于读出存储在所述第1像素存储器中的所述第1像素信号的第1控制信号；以及

第2选择线，其被输出用于读出存储在所述第2像素存储器中的所述第2像素信号的第2控制信号，

所述读出控制电路以使将所述第1控制信号向所述第1选择线输出的定时与将所述第2控制信号向所述第2选择线输出的定时成为不同定时的方式进行控制。

5.根据权利要求4所述的摄像元件，其中，

所述读出控制电路以使开始所述第1控制信号的输出的定时与开始所述第2控制信号的输出的定时成为不同定时的方式进行控制。

6.根据权利要求5所述的摄像元件，其中，

所述读出控制电路在使所述第1控制信号的输出开始之后使所述第2控制信号的输出开始。

7.根据权利要求6所述的摄像元件，其中，

所述读出控制电路在使所述第1控制信号的输出结束之后使所述第2控制信号的输出开始。

8.根据权利要求1至7中任一项所述的摄像元件，其中，

具备：

第1输出线，其被输出从所述第1像素存储器读出的所述第1像素信号；以及

第2输出线，其被输出从所述第2像素存储器读出的所述第2像素信号，

所述读出控制电路以使从所述第1像素存储器向所述第1输出线读出所述第1像素信号的定时与从所述第2像素存储器向所述第2输出线读出所述第2像素信号的定时成为不同定时的方式进行控制。

9.根据权利要求8所述的摄像元件，其中，

所述读出控制电路以使开始所述第1像素信号的读出的定时与开始所述第2像素信号的读出的定时成为不同定时的方式进行控制。

10.根据权利要求9所述的摄像元件，其中，

所述读出控制电路在使所述第1像素信号的读出开始之后使所述第2像素信号的读出开始。

11.根据权利要求10所述的摄像元件，其中，

所述读出控制电路在使所述第1像素信号的读出结束之后使所述第2像素信号的读出开始。

12.根据权利要求1至11中任一项所述的摄像元件，其中，

所述第1像素电路具有用于将来自所述第1像素的所述第1像素信号转换成数字信号的第1比较器，

所述第2像素电路具有用于将来自所述第2像素的所述第2像素信号转换成数字信号的第2比较器，

所述第1像素存储器存储使用所述第1比较器而被转换成数字信号的所述第1像素信号，

所述第2像素存储器存储使用所述第2比较器而被转换成数字信号的所述第2像素信号。

13.根据权利要求1至12中任一项所述的摄像元件，其中，

所述第1像素存储器和所述第2像素存储器分别由SRAM构成。

14.根据权利要求1至13中任一项所述的摄像元件，其中，

所述第1基板和所述第2基板以所述像素部的至少一部分与所述处理电路部的至少一部分彼此相对的方式配置。

15.根据权利要求14所述的摄像元件，其中，

所述第1基板和所述第2基板以所述第1像素的至少一部分与所述第1像素电路的至少一部分彼此相对的方式配置。

16.根据权利要求14或15所述的摄像元件，其中，

所述第1基板和所述第2基板以所述第2像素的至少一部分与所述第2像素电路的至少一部分彼此相对的方式配置。

17.根据权利要求1至16中任一项所述的摄像元件，其中，

所述第2基板具有对所述第1像素和所述第2像素分别进行控制的像素控制电路。

18.根据权利要求17所述的摄像元件，其中，

所述像素控制电路控制所述第1像素的曝光时间和所述第2像素的曝光时间。

19.根据权利要求17或18所述的摄像元件，其中，

所述像素控制电路控制从所述第1像素进行的所述第1像素信号的读出和从所述第2像素进行的所述第2像素信号的读出。

20.根据权利要求17至19中任一项所述的摄像元件，其中，

所述处理电路部在所述行方向上配置在所述读出控制电路与所述像素控制电路之间。

21.根据权利要求1至20中任一项所述的摄像元件，其中，

所述第2基板具有图像处理部，该图像处理部对存储于所述第1像素存储器的所述第1像素信号和存储于所述第2像素存储器的所述第2像素信号进行图像处理。

22.根据权利要求1至20中任一项所述的摄像元件，其中，

具备具有图像处理部的第3基板，该图像处理部对存储于所述第1像素存储器的所述第1像素信号和存储于所述第2像素存储器的所述第2像素信号进行图像处理。

23.一种摄像装置，其具备权利要求1至22中任一项所述的摄像元件。

24.根据权利要求23所述的摄像装置，其中，

具备与所述摄像元件连接的控制部。

25.根据权利要求24所述的摄像装置，其中，

所述控制部基于所述第1像素信号和所述第2像素信号而生成图像数据。