CN118299408B - 用于esd防护的高掺杂多晶硅器件与工艺 - Google Patents
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- 229910021420 polycrystalline silicon Inorganic materials 0.000 title claims abstract description 97
- 229920005591 polysilicon Polymers 0.000 title claims abstract description 86
- 238000000034 method Methods 0.000 title claims abstract description 17
- 230000008569 process Effects 0.000 title claims abstract description 16
- 239000002184 metal Substances 0.000 claims abstract description 20
- 239000000758 substrate Substances 0.000 claims abstract description 19
- 238000004519 manufacturing process Methods 0.000 claims abstract description 9
- 238000005530 etching Methods 0.000 claims description 8
- 238000000151 deposition Methods 0.000 claims description 5
- 238000004151 rapid thermal annealing Methods 0.000 claims description 4
- 230000008021 deposition Effects 0.000 claims description 3
- 239000010408 film Substances 0.000 description 43
- 230000007704 transition Effects 0.000 description 7
- 238000005468 ion implantation Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 239000000969 carrier Substances 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 238000013459 approach Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 230000009471 action Effects 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 238000001994 activation Methods 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 238000011165 process development Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
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- Bipolar Integrated Circuits (AREA)
Abstract
本发明提供一种用于ESD防护的高掺杂多晶硅器件与工艺，所述器件为NPN器件或PNP器件，包括：第二导电类型衬底，在第二导电类型衬底上制作有第二导电类型阱基区；在第二导电类型阱基区中的靠表面区域分别制作有左右对称的阳极沟槽区和阴极沟槽区；在阳极沟槽区的内壁制作有阳极第一导电类型高掺杂多晶硅薄膜，在阴极沟槽区的内壁制作有阴极第一导电类型高掺杂多晶硅薄膜；在阳极第一导电类型高掺杂多晶硅薄膜上制作有阳极金属形成器件阳极，在阴极第一导电类型高掺杂多晶硅薄膜上制作有阴极金属形成器件阴极；以消除用于ESD防护的NPN或PNP器件的回扫特性，消除ESD引起的闩锁效应。
Description
技术领域
本发明涉及静电泄放（Electro Static Discharge, ESD）防护技术领域，尤其是一种用于ESD防护的高掺杂多晶硅器件与工艺。
背景技术
ESD即静电泄放，是自然界普遍存在的现象。ESD存在于人们日常生活的各个角落。而就是这样习以为常的电学现象对于精密的集成电路来讲却是致命的威胁。
随着集成电路制造工艺的提高，其最小线宽已经下降到纳米的级别，在带来芯片性能提高的同时，其抗ESD打击能力也大幅度降低，因此静电损害更严重。而工艺发展与芯片的抗ESD能力的矛盾成为了集成电路设计者必须考虑的问题。
图1给出了传统的用于ESD防护的NPN器件的结构示意图，其结构较为简单，表面有两个由离子注入制成的N+区（两个N+区完全对称互为阳极与阴极），N+区制造在一定浓度（1e17～1e18/cm^3）的Pwell（P型阱）中。当ESD电压将N+/Pwell结击穿后，NPN开启，开启后NPN会有一段回扫区，该区非常容易导致闩锁效应。该回扫区始终存在，即使继续提高Pwell掺杂浓度，增加Pwell长度，也无法完全消除回扫。经研究，该回扫特性与N+区的横向扩散有关，若能消除N+区的横向扩散，使N+/Pwell结趋近于突变结，该现象将消失。
发明内容
为解决现有技术中的至少一个技术问题，本发明实施例提供一种用于ESD防护的高掺杂多晶硅器件与工艺，以消除用于ESD防护的NPN或PNP器件的回扫特性，消除ESD引起的闩锁效应。为实现以上技术目的，本发明实施例采用的技术方案是：
第一方面，本发明实施例提供了一种用于ESD防护的高掺杂多晶硅器件，所述器件为NPN器件或PNP器件，包括：第二导电类型衬底，在第二导电类型衬底上制作有第二导电类型阱基区；在第二导电类型阱基区中的靠表面区域分别制作有左右对称的阳极沟槽区和阴极沟槽区；在阳极沟槽区的内壁制作有阳极第一导电类型高掺杂多晶硅薄膜，在阴极沟槽区的内壁制作有阴极第一导电类型高掺杂多晶硅薄膜；在阳极第一导电类型高掺杂多晶硅薄膜上制作有阳极金属形成器件阳极，在阴极第一导电类型高掺杂多晶硅薄膜上制作有阴极金属形成器件阴极；
所述器件的阳极和阴极能够互换。
进一步地，所述阳极第一导电类型高掺杂多晶硅薄膜的厚度为0.1微米～0.2微米。
进一步地，所述阴极第一导电类型高掺杂多晶硅薄膜的厚度为0.1微米～0.2微米。
进一步地，当所述器件为NPN器件时，所述第一导电类型为N型，第二导电类型为P型。
进一步地，当所述器件为PNP器件时，所述第一导电类型为P型，第二导电类型为N型。
第二方面，本发明实施例提供了一种用于ESD防护的高掺杂多晶硅器件的工艺，用于制作如上文述的用于ESD防护的高掺杂多晶硅器件，包括以下步骤：
步骤S01，提供第二导电类型衬底，在第二导电类型衬底上通过离子注入-推阱制作第二导电类型阱基区；然后在第二导电类型阱基区中刻蚀沟槽，形成左右对称的阳极沟槽区和阴极沟槽区；
步骤S02，在阳极沟槽区和阴极沟槽区中进行第一导电类型高掺杂多晶硅淀积；
步骤S03，刻蚀阳极沟槽区和阴极沟槽区中的第一导电类型高掺杂多晶硅，分别形成阳极第一导电类型高掺杂多晶硅薄膜和阴极第一导电类型高掺杂多晶硅薄膜；然后快速热退火；
步骤S04，在阳极第一导电类型高掺杂多晶硅薄膜和阴极第一导电类型高掺杂多晶硅薄膜表面淀积金属分别形成阳极金属和阴极金属。
本发明实施例提供的技术方案带来的有益效果是：本申请提出的用于ESD防护的高掺杂多晶硅NPN器件与工艺，通过沟槽区淀积高掺杂多晶硅，取代传统的离子注入形成的N+区，使得N+/Pwell结趋近于突变结；同时考虑到高掺杂多晶硅本身具有较大的寄生电阻，可能会影响ESD器件性能，因此将通过刻蚀将高掺杂多晶硅刻成薄膜，再进行金属连接，从而大大降低多晶硅寄生电阻。从而实现了一种几乎不会发生回扫的高性能NPN ESD器件。
附图说明
图1为传统的低压ESD NPN器件示意图。
图2为本发明实施例中的高掺杂多晶硅NPN器件示意图。
图3a～图3d为本发明实施例中的高掺杂多晶硅NPN器件工艺步骤图。
图4为本发明实施例中的高掺杂多晶硅PNP器件示意图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。
在本发明实施例的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
在本发明实施例的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电气连接；可以是直接相连，也可以通过中间媒介间接相连，还可以是两个元件内部的连通，可以是无线连接，也可以是有线连接。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
此外，下面所描述的本发明不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
实施例一，如图2所示，在实施例一中，第一导电类型为N型，第二导电类型为P型；
实施例一提出一种用于ESD防护的高掺杂多晶硅NPN器件（以下简称器件），包括：第二导电类型衬底1，在第二导电类型衬底1上制作有第二导电类型阱基区11；在第二导电类型阱基区11中的靠表面区域分别制作有左右对称的阳极沟槽区201和阴极沟槽区202；在阳极沟槽区201的内壁制作有阳极第一导电类型高掺杂多晶硅薄膜21，在阴极沟槽区202的内壁制作有阴极第一导电类型高掺杂多晶硅薄膜22；在阳极第一导电类型高掺杂多晶硅薄膜21上制作有阳极金属31形成器件阳极，在阴极第一导电类型高掺杂多晶硅薄膜22上制作有阴极金属32形成器件阴极；
所述器件的阳极和阴极能够互换，使得器件可作为双向放电使用。
在实施例一中，第二导电类型衬底1为Psub衬底；第二导电类型阱基区11为Pwell基区；阳极第一导电类型高掺杂多晶硅薄膜21为阳极N+型多晶硅薄膜，阴极第一导电类型高掺杂多晶硅薄膜22为阴极N+型多晶硅薄膜；
具体地，阳极第一导电类型高掺杂多晶硅薄膜21的厚度为0.1微米～0.2微米；
具体地，阴极第一导电类型高掺杂多晶硅薄膜22的厚度为0.1微米～0.2微米；
实施例二，如图3a～图3d所示，在实施例二中，第一导电类型为N型，第二导电类型为P型；
实施例二提出一种用于ESD防护的高掺杂多晶硅NPN器件的工艺，包括以下步骤：
步骤S01，如图3a所示，提供第二导电类型衬底1，在第二导电类型衬底1上通过离子注入-推阱制作第二导电类型阱基区11；然后在第二导电类型阱基区11中刻蚀沟槽，形成左右对称的阳极沟槽区201和阴极沟槽区202；
第二导电类型衬底1为Psub衬底；第二导电类型阱基区11为Pwell基区；
步骤S02，如图3b所示，在阳极沟槽区201和阴极沟槽区202中进行第一导电类型高掺杂多晶硅淀积；
第一导电类型高掺杂多晶硅为N+型多晶硅；此步骤可以在阳极沟槽区201和阴极沟槽区202中形成多晶硅N+区；
步骤S03，如图3c所示，刻蚀阳极沟槽区201和阴极沟槽区202中的第一导电类型高掺杂多晶硅，分别形成阳极第一导电类型高掺杂多晶硅薄膜21和阴极第一导电类型高掺杂多晶硅薄膜22；然后快速热退火；
刻蚀时使得阳极第一导电类型高掺杂多晶硅薄膜21和阴极第一导电类型高掺杂多晶硅薄膜22的厚度为0.1微米～0.2微米；
阳极第一导电类型高掺杂多晶硅薄膜21为阳极N+型多晶硅薄膜，阴极第一导电类型高掺杂多晶硅薄膜22为阴极N+型多晶硅薄膜；
步骤S04，如图3d所示，在阳极第一导电类型高掺杂多晶硅薄膜21和阴极第一导电类型高掺杂多晶硅薄膜22表面淀积金属分别形成阳极金属31和阴极金属32。
工作原理如下：
当NPN器件在传统的离子注入后，一般会经过退火，激活等过程；而该过程会将原本的N+区向Pwell基区方向进行推进，从而在N+区与Pwell基区的交界处形成一个N型过渡区；该过渡区浓度会远低于N+区，因此在大量ESD引起的雪崩电子空穴对与扩散少子作用下，该过渡区会发生载流子电场调制。而这种调制机制就是低压NPN器件发生回扫（snapback）的主要原因（高压器件发生回扫的原因还有漂移区的载流子电场调制）。为了消除这种影响，本申请提出的N+型多晶硅薄膜可很好的解决。首先，N+型多晶硅薄膜是淀积在沟槽内的，并不是通过离子注入形成。其次N+型多晶硅薄膜形成的N+区的杂质离子在快速热退火后的扩散比离子注入要小得多，因此其形成的N型过渡区要比传统离子注入形成的该过渡区要薄的多，可近似认为是突变结。当ESD引起的雪崩电子空穴对与扩散少子通过Pwell基区进入多晶硅N+区的N型过渡区，由于该过渡区很薄，即使载流子对其电场进行了很强的调制，其对电势的影响也要小得多，因此就大大抑制了回扫现象的发生。
另一方面，由于多晶硅的电阻率要高于单晶硅，因此本申请中的多晶硅N+区也会引入不小的电阻值，从而恶化ESD器件的残压，动态电阻等指标。为了同时解决该问题，本申请在工艺上又对多晶硅N+区进行了刻蚀，仅保留0.2微米甚至更低（取决于工艺水平）的N+型多晶硅薄膜，因此能够大大降低多晶硅带来的电阻增加。
实施例三，如图4所示，在实施例三中，第一导电类型为P型，第二导电类型为N型；
实施例三提出一种用于ESD防护的高掺杂多晶硅PNP器件（以下简称器件），包括：第二导电类型衬底1，在第二导电类型衬底1上制作有第二导电类型阱基区11；在第二导电类型阱基区11中的靠表面区域分别制作有左右对称的阳极沟槽区201和阴极沟槽区202；在阳极沟槽区201的内壁制作有阳极第一导电类型高掺杂多晶硅薄膜21，在阴极沟槽区202的内壁制作有阴极第一导电类型高掺杂多晶硅薄膜22；在阳极第一导电类型高掺杂多晶硅薄膜21上制作有阳极金属31形成器件阳极，在阴极第一导电类型高掺杂多晶硅薄膜22上制作有阴极金属32形成器件阴极；
所述器件的阳极和阴极能够互换，使得器件可作为双向放电使用。
在实施例三中，第二导电类型衬底1为Nsub衬底；第二导电类型阱基区11为Nwell基区；阳极第一导电类型高掺杂多晶硅薄膜21为阳极P+型多晶硅薄膜，阴极第一导电类型高掺杂多晶硅薄膜22为阴极P+型多晶硅薄膜；
工作原理与实施例一、二类似。
实施例四，在实施例四中，第一导电类型为P型，第二导电类型为N型；
实施例四提出一种用于ESD防护的高掺杂多晶硅PNP器件的工艺，与实施例二类似，仅将实施例二中第一导电类型由N型替换为P型，第二导电类型由P型替换为N型。
最后所应说明的是，以上具体实施方式仅用以说明本发明的技术方案而非限制，尽管参照实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或者等同替换，而不脱离本发明技术方案的精神和范围，其均应涵盖在本发明的权利要求范围当中。
Claims (6)
1.一种用于ESD防护的高掺杂多晶硅器件，所述器件为NPN器件或PNP器件，其特征在于，包括：第二导电类型衬底(1)，在第二导电类型衬底(1)上制作有第二导电类型阱基区(11)；在第二导电类型阱基区(11)中的靠表面区域分别制作有左右对称的阳极沟槽区(201)和阴极沟槽区(202)；在阳极沟槽区(201)的内壁制作有阳极第一导电类型高掺杂多晶硅薄膜(21)，在阴极沟槽区(202)的内壁制作有阴极第一导电类型高掺杂多晶硅薄膜(22)；在阳极第一导电类型高掺杂多晶硅薄膜(21)上制作有阳极金属(31)形成器件阳极，在阴极第一导电类型高掺杂多晶硅薄膜(22)上制作有阴极金属(32)形成器件阴极；
所述器件的阳极和阴极能够互换。
2.如权利要求1所述的用于ESD防护的高掺杂多晶硅器件，其特征在于，
所述阳极第一导电类型高掺杂多晶硅薄膜(21)的厚度为0.1微米～0.2微米。
3.如权利要求1所述的用于ESD防护的高掺杂多晶硅器件，其特征在于，
所述阴极第一导电类型高掺杂多晶硅薄膜(22)的厚度为0.1微米～0.2微米。
4.如权利要求1所述的用于ESD防护的高掺杂多晶硅器件，其特征在于，
当所述器件为NPN器件时，所述第一导电类型为N型，第二导电类型为P型。
5.如权利要求1所述的用于ESD防护的高掺杂多晶硅器件，其特征在于，
当所述器件为PNP器件时，所述第一导电类型为P型，第二导电类型为N型。
6.一种用于ESD防护的高掺杂多晶硅器件的工艺，用于制作如权利要求1～5中任一项所述的用于ESD防护的高掺杂多晶硅器件，其特征在于，包括以下步骤：
步骤S01，提供第二导电类型衬底(1)，在第二导电类型衬底(1)上通过离子注入-推阱制作第二导电类型阱基区(11)；然后在第二导电类型阱基区(11)中刻蚀沟槽，形成左右对称的阳极沟槽区(201)和阴极沟槽区(202)；
步骤S02，在阳极沟槽区(201)和阴极沟槽区(202)中进行第一导电类型高掺杂多晶硅淀积；
步骤S03，刻蚀阳极沟槽区(201)和阴极沟槽区(202)中的第一导电类型高掺杂多晶硅，分别形成阳极第一导电类型高掺杂多晶硅薄膜(21)和阴极第一导电类型高掺杂多晶硅薄膜(22)；然后快速热退火；
步骤S04，在阳极第一导电类型高掺杂多晶硅薄膜(21)和阴极第一导电类型高掺杂多晶硅薄膜(22)表面淀积金属分别形成阳极金属(31)和阴极金属(32)。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202410718845.8A CN118299408B (zh) | 2024-06-05 | 2024-06-05 | 用于esd防护的高掺杂多晶硅器件与工艺 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN202410718845.8A CN118299408B (zh) | 2024-06-05 | 2024-06-05 | 用于esd防护的高掺杂多晶硅器件与工艺 |
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| Publication Number | Publication Date |
|---|---|
| CN118299408A CN118299408A (zh) | 2024-07-05 |
| CN118299408B true CN118299408B (zh) | 2024-08-02 |
Family
ID=91684998
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202410718845.8A Active CN118299408B (zh) | 2024-06-05 | 2024-06-05 | 用于esd防护的高掺杂多晶硅器件与工艺 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN118299408B (zh) |
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Also Published As
| Publication number | Publication date |
|---|---|
| CN118299408A (zh) | 2024-07-05 |
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Legal Events
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|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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