CN118281061A - 复合衬底及其制备方法、半导体器件、芯片及电子设备 - Google Patents

Abstract

本申请提供了一种复合衬底及其制备方法、半导体器件、芯片及电子设备，涉及半导体技术领域。该半导体器件可以是HEMT器件，例如可以是耗尽型HEMT器件，还可以是增强型HEMT器件。半导体器件包括复合衬底、第二成核层和异质结，复合衬底包括依次层叠设置的金刚石层、第一成核层和第一基层，第一基层的材料包括SiC和Si中的至少一种。第二成核层设置于第一基层远离金刚石层的一侧。异质结设置于第二成核层远离金刚石层的一侧，通过提高复合衬底的散热能力，来提高半导体器件的散热性能。半导体器件作为HEMT器件，可应用于射频器件和功率器件中。

Description

复合衬底及其制备方法、半导体器件、芯片及电子设备

技术领域

本申请涉及半导体技术领域，尤其涉及一种复合衬底及其制备方法、半导体器件、芯片及电子设备。

背景技术

宽禁带半导体材料具有禁带宽度大、击穿场强高、极化系数高、电子迁移率高和电子饱和漂移速度高等特性，在电力电子和射频领域得到广泛的应用。

高电子迁移率晶体管(High Electron Mobility Transistor，简称HEMT)器件是一种半导体器件，HEMT器件具有异质结，异质结包括势垒层和沟道层，势垒层与沟道层的界面处因极化效应而产生二维电子气(Two-Dimensional Electron Gas，简称2DEG)，在电场的作用下，二维电子气可用于高效地传导电子，以使半导体器件具有高电子迁移率。这种器件具有耐压高、功率密度高、工作速度快等优点，可广泛应用于射频器件或功率器件。

然而，随着器件的小尺寸化，及器件功率的增大，器件的功率密度增加，器件的有源区更容易积聚热量，导致器件的性能下降。因此，如何提高器件的散热能力，成为领域内亟待解决的问题。

发明内容

本申请的实施例提供了一种复合衬底及其制备方法、半导体器件、芯片及电子设备，通过提高复合衬底的散热能力，来提高半导体器件的散热性能。

为达到上述目的，本申请的实施例采用如下技术方案：

第一方面，提供了一种半导体器件，该半导体器件可以是HEMT器件，例如可以是耗尽型HEMT器件，还可以是增强型HEMT器件。半导体器件作为HEMT器件，可应用于射频器件和功率器件中。

半导体器件包括复合衬底、第二成核层和异质结，复合衬底包括依次层叠设置的金刚石层、第一成核层和第一基层，第一基层的材料包括SiC和Si中的至少一种。第二成核层设置于第一基层远离金刚石层的一侧。异质结设置于第二成核层远离金刚石层的一侧。

本申请的上述实施例所提供的半导体器件，采用复合衬底，复合衬底包括依次层叠设置的金刚石层、第一成核层和第一基层。金刚石具有较高的热导率，可提高复合衬底的热导率，有利于半导体器件的散热，降低半导体器件的结温和热阻，从而有利于提升半导体器件的功率密度及器件性能。

并且，以第一基层作为基底，在第一基层的一侧设置第一成核层和金刚石层，第一成核层可作为金刚石的成核层，以便于在第一基层上形成质量较好的金刚石层，有利于提高复合衬底的热导率。在第一基层的另一侧设置第二成核层和异质结，第二成核层可作为异质结的成核层，以便于在第一基层上形成质量较好的异质结。即，在第一基层的相对两侧表面分别设置金刚石层和异质结，实现了异质结与金刚石层的结合，既可提高器件的散热能力，又可保证器件的性能。

在一些实施例中，第一基层的材料包括单晶SiC和单晶Si中的至少一种，即第一基层为单晶膜层。相较于多晶膜层，在单晶膜层上可形成质量较好的异质结，从而有利于提升半导体器件的器件性能。

在一些实施例中，第一基层的材料包括单晶4H-SiC、单晶6H-SiC和单晶3C-SiC中的至少一种。在此情况下，第一基层包括靠近金刚石层的第一面，及靠近异质结的第二面，第一面包括碳原子的悬挂键，第二面包括硅原子的悬挂键。第一基层的第一面与第一成核层接触，第一基层的第二面与第二成核层接触。

上述实施例中，单晶4H-SiC、单晶6H-SiC与GaN的晶格失配较小，可减小第一基层与异质结中GaN沟道层之间的应力，有利于形成质量较好的GaN沟道层，从而可提高异质结的质量，提升半导体器件的器件性能。

并且，单晶4H-SiC、单晶6H-SiC和单晶3C-SiC的热导率较高，有利于提高复合衬底的热导率，有利于半导体器件的散热。

此外，通过将第一成核层和金刚石层设置于第一基层的第一面(碳面)，有利于形成质量较好的金刚石层，从而可提高金刚石层的热导率。并且，第二成核层和异质结设置于第一基层的第二面(硅面)，可保证异质结的质量，保证半导体器件的器件性能。

在一些实施例中，在第一基层的材料包括单晶4H-SiC和单晶6H-SiC中的至少一种的情况下，第一基层中晶体的晶向为<0001>，有利于在第一基层上形成质量较好的GaN沟道层，从而可提高异质结的质量，提升半导体器件的器件性能。

在第一基层的材料包括单晶3C-SiC和单晶Si中的至少一种的情况下，第一基层中晶体的晶向为<111>，有利于在第一基层上形成质量较好的GaN沟道层，从而可提高异质结的质量，提升半导体器件的器件性能。

在一些实施例中，金刚石层的厚度与第一基层的厚度的比值范围为25～1000。

上述实施例中，金刚石层的热导率大于第一基层的热导率，在此情况下，金刚石层的厚度与第一基层的厚度的比值较大，即相较于金刚石层，将第一基层的厚度设置较薄，有利于提高复合衬底的热导率，提高其散热性能。

在一些实施例中，第一基层的厚度范围为0.5μm～2μm，金刚石层的厚度范围为50μm～500μm。

在一些实施例中，金刚石层的热导率与第一基层的热导率的比值范围为2.63～5.41。

在一些实施例中，第一基层的热导率的范围为370W/mK～380W/mK，金刚石层的热导率的范围为1000W/mK～2000W/mK。

在一些实施例中，金刚石层的材料包括多晶金刚石，多晶金刚石的制备工艺难度较低，有利于形成质量较好的金刚石层。

在一些实施例中，第一成核层的材料包括SiN、SiO₂、SiC_xN_y和金刚石晶种中的至少一种。第一成核层的厚度范围为1nm～100nm，第一成核层可作为金刚石的成核层。

在一些实施例中，在第一基层的材料包括单晶3C-SiC和单晶Si中的至少一种的情况下，半导体器件还包括AlGaN缓冲层，AlGaN缓冲层位于第二成核层与异质结之间。

上述实施例中，通过增设AlGaN缓冲层，可进一步提高器件中膜层的缓冲能力，减小第一基层与GaN沟道层由于晶格失配而产生的应力，有利于形成质量较好的GaN沟道层，从而可提高异质结的质量，提升半导体器件的器件性能。

在一些实施例中，第二成核层的材料包括AlN。异质结包括层叠设置的GaN沟道层和AlGaN势垒层。

第二方面，提供了一种半导体器件的制备方法，该制备方法包括：提供第一基层；在第一基层上形成第一成核层；形成金刚石层，金刚石层位于第一成核层远离第一基层的一侧；在第一基层远离金刚石层的一侧，依次形成第二成核层和异质结。

本申请的上述实施例所提供的制备方法，先在第一基层的一侧表面依次形成第一成核层和金刚石层。然后，在第一基层远离金刚石层的一侧，依次形成第二成核层和异质结。即，在第一基层的相对两侧表面分别形成金刚石层和异质结，有利于形成质量较好的金刚石层和异质结，既可提高器件的散热能力，又可保证器件的性能，且避免了采用键合工艺或临时键合工艺，降低了制备工艺的难度和成本。

在一些实施例中，形成金刚石层，包括：采用微波等离子体化学气相沉积(Microwave Plasma Chemical Vapor Deposition，简称MPCVD)工艺，形成金刚石层。

在一些实施例中，在第一基层的材料包括单晶3C-SiC和单晶Si中的至少一种的情况下，在形成第二成核层之后，形成异质结之前，制备方法还包括：形成AlGaN缓冲层，AlGaN缓冲层位于第二成核层远离金刚石层的一侧。

上述实施例中，通过形成AlGaN缓冲层，可进一步提高器件中膜层的缓冲能力，减小第一基层与GaN沟道层由于晶格失配而产生的应力，有利于形成质量较好的GaN沟道层，从而可提高异质结的质量，提升半导体器件的器件性能。

第三方面，提供了一种复合衬底，该复合衬底包括依次层叠设置的金刚石层、第一成核层和第一基层，第一基层的材料包括SiC和Si中的至少一种。

本申请的上述实施例所提供的复合衬底，复合衬底包括依次层叠设置的金刚石层、第一成核层和第一基层。金刚石具有较高的热导率，可提高复合衬底的热导率，有利于包括该复合衬底的半导体器件散热，降低半导体器件的结温和热阻，从而有利于提升半导体器件的功率密度及器件性能。

并且，在复合衬底中，以第一基层作为基底，在第一基层的一侧设置第一成核层和金刚石层，第一成核层可作为金刚石的成核层，以便于在第一基层上形成质量较好的金刚石层，有利于提高金刚石层的热导率。

第四方面，提供了一种复合衬底的制备方法，该制备方法包括：提供第一基层；在第一基层上形成第一成核层；形成金刚石层，金刚石层位于第一成核层远离第一基层的一侧。

本申请的上述实施例所提供的制备方法，在制备半导体器件之前，在第一基层的一侧表面依次形成第一成核层和金刚石层，有利于形成质量较好的金刚石层，提高复合衬底的散热能力，且避免了采用键合工艺或临时键合工艺，降低了制备工艺的难度和成本。

第五方面，提供了一种芯片，该芯片包括上述任一实施例所述的半导体器件。

第六方面，提供了一种电子设备，该电子设备包括射频器件和天线，射频器件包括如上述实施例所述的芯片，该射频器件被配置为放大并输出射频信号。天线与射频器件耦接，天线被配置为接收并辐射射频信号。

第七方面，提供了一种电子设备，该电子设备包括功率器件，该功率器件包括如上述实施例所述的芯片。

可以理解地，本申请的上述实施例所提供的芯片和电子设备，其所能达到的有益效果可参考上文中半导体器件的有益效果，此处不再赘述。

附图说明

为了更清楚地说明本申请中的技术方案，下面将对本申请一些实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例的附图，对于本领域普通技术人员来讲，还可以根据这些附图获得其他的附图。此外，以下描述中的附图可以视作示意图，并非对本申请实施例所涉及的产品的实际尺寸、方法的实际流程、信号的实际时序等的限制。

图1为根据一些实施例的基站的结构示意图；

图2为根据一些实施例的有源天线单元的结构示意图；

图3为根据一些实施例的充电器的结构示意图；

图4为根据一些实施例的一种HEMT器件的结构示意图；

图5为根据一些实施例的另一种HEMT器件的结构示意图；

图6为根据一些实施例的一种半导体器件的结构示意图；

图7A为根据一些实施例的包括单层衬底的半导体器件的局部主视图；

图7B为图7A中半导体器件的热仿真图；

图8A为根据一些实施例的包括单层衬底的半导体器件的局部俯视图；

图8B为图8A中半导体器件的热仿真图；

图9A为根据一些实施例的包括复合衬底的半导体器件的局部主视图；

图9B为图9A中半导体器件的热仿真图；

图10A为根据一些实施例的包括复合衬底的半导体器件的局部俯视图；

图10B为图10A中半导体器件的热仿真图；

图11为根据一些实施例的另一种半导体器件的结构示意图；

图12为根据一些实施例的复合衬底的结构示意图；

图13为根据一些实施例的制备复合衬底的流程图；

图14A～图14D为根据一些实施例的制备复合衬底的各步骤图；

图15为根据一些实施例的制备半导体器件的流程图；

图16A～图16C为根据一些实施例的制备半导体器件的各步骤图；

图17为根据一些实施例的制备半导体器件的另一种步骤图。

具体实施方式

下面将结合附图，对本申请一些实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请所提供的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本申请保护的范围。

在本申请的描述中，需要理解的是，术语“中心”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。

除非上下文另有要求，否则，在整个说明书和权利要求书中，术语“包括”被解释为开放、包含的意思，即为“包含，但不限于”。在说明书的描述中，术语“一个实施例”、“一些实施例”、“示例性实施例”、“示例性地”或“一些示例”等旨在表明与该实施例或示例相关的特定特征、结构、材料或特性包括在本申请的至少一个实施例或示例中。上述术语的示意性表示不一定是指同一实施例或示例。此外，所述的特定特征、结构、材料或特点可以以任何适当方式包括在任何一个或多个实施例或示例中。

以下，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请实施例的描述中，除非另有说明，“多个”的含义是两个或两个以上。

在描述一些实施例时，可能使用了“耦接”和“连接”及其衍伸的表达。例如，描述一些实施例时可能使用了术语“连接”以表明两个或两个以上部件彼此间有直接物理接触或电接触。又如，描述一些实施例时可能使用了术语“耦接”以表明两个或两个以上部件有直接物理接触或电接触。然而，术语“耦接”也可能指两个或两个以上部件彼此间并无直接接触，但仍彼此协作或相互作用。这里所申请的实施例并不必然限制于本文内容。

“A、B和C中的至少一种”包括以下A、B和C的组合：仅A，仅B，仅C，A和B的组合，A和C的组合，B和C的组合，及A、B和C的组合。

本文中“被配置为”的使用意味着开放和包容性的语言，其不排除适用于或被配置为执行额外任务或步骤的设备。

另外，“基于”的使用意味着开放和包容性，因为“基于”一个或多个所述条件或值的过程、步骤、计算或其他动作在实践中可以基于额外条件或超出所述的值。

在本申请的内容中，“在……上”、“上方”、和“之上”的含义应当以最宽泛的方式解释，使得“在...上”不仅意味着“直接在某物上”，而且还包括其间具有中间特征或层的“在某物上”的含义，并且“上方”或“之上”不仅意味着在某物“上方”或“之上”，还包括其间没有中间特征或层的在某物“上方”或“之上”的含义(即，直接在某物上)。

本文参照作为理想化示例性附图的剖视图或平面图描述了示例性实施方式。在附图中，为了清楚，放大了层和区域的厚度。因此，可设想到由于例如制造技术或公差引起的相对于附图的形状的变动。因此，示例性实施方式不应解释为局限于本文示出的区域的形状，而是包括因例如制造而引起的形状偏差。例如，示为矩形的蚀刻区域通常将具有弯曲的特征。因此，附图中所示的区域本质上是示意性的，且它们的形状并非旨在示出设备的区域的实际形状，并且并非旨在限制示例性实施方式的范围。

本申请的一些实施例所涉及的技术术语，具体如下：

自热效应：半导体器件工作时，沟道电流所产生的热量造成器件内部温度升高，导致器件特性退变的现象。

结温(Junction Temperature)：半导体器件的实际工作温度。

热阻：当有热量在物体上传输时，在物体两端温度差与热源的功率之间的比值。

单晶：结晶体内部的微粒在三维空间呈有规律地、周期性地排列。

本申请的一些实施例提供了一种电子设备，该电子设备例如可以为充电器、充电家用小型电器(例如豆浆机、扫地机器人)、车载充电器(On-Board Charger，简称OBC)、无人机、航空航天设备、激光雷达驱动器、激光器、探测器、雷达、5G(the 5th generationmobile network，第五代移动通信技术)通信设备等不同类型的用户设备或终端设备，该电子设备也可以为基站等网络设备。本申请的实施例对电子设备的具体形式不作特殊限制。

以电子设备为基站为例，图1为根据一些实施例的基站的结构示意图。

参见图1，基站1包括基带处理单元(Base Band Unit，简称BBU)101和有源天线单元(Active Antenna Unit，简称AAU)102。其中，基带处理单元101主要负责基带数字信号处理，例如，可实现快速傅立叶变换(Fast Fourier Transform，简称FFT)/逆快速傅立叶变换(Inverse Fast Fourier Transform，简称IFFT)、调制/解调、信道编码/解码等处理功能。

图2为根据一些实施例的有源天线单元的结构示意图。

参见图2，有源天线单元102包括计算单元121、第一传输单元122和天线单元123。其中，计算单元121包括控制单元1210、第二传输单元1211、基带单元1212和供电单元1213，控制单元1210、第二传输单元1211、基带单元1212和供电单元1213之间互相电连接，控制单元1210用于负责射频信号的控制；第二传输单元1211用于负责射频信号的传输；基带单元1212用于负责数字信号和模拟信号的转换，基带单元1212例如可以是数字模拟转换器(Digital to Analog Converter，简称DAC)，基带单元1212可以将基带处理单元101输出的数字信号转换为模拟信号；供电单元1213与电源124电连接，用于为计算单元121中的控制单元1210、第二传输单元1211和基带单元1212供电。

第一传输单元122用于射频信号的传输和放大，第一传输单元122包括射频单元(Radio Frequency，简称RF)1221和功率放大器(Power Amplifier，简称PA)1222，射频单元1221用于接收来自基带单元1212的模拟信号，并将该模拟信号转化为小功率的射频信号，功率放大器1222用于将小功率的射频信号进行功率放大后输出至天线单元123。该功率放大器1222作为射频器件，其可以是射频芯片。

天线单元123与功率放大器1222耦接，以接收来自功率放大器1222的功率放大后的射频信号，并将该射频信号向外辐射。示例性地，有源天线单元102可以包括多个射频单元1221、多个功率放大器1222以及多个天线单元123。

以电子设备为充电器为例，图3为根据一些实施例的充电器的结构示意图。

参见图3，充电器2可以包括变压器21、电阻器22、电感器23、电容器24和电路板25，变压器21、电阻器22、电感器23和电容器24分别与电路板25耦接，以实现器件的互联。该变压器21作为功率器件，其可以是芯片。

高电子迁移率晶体管(High Electron Mobility Transistor，简称HEMT)器件是一种半导体器件，由于其具有高击穿电场、高沟道电子浓度、高电子迁移率和高温度稳定性等优点，因而可广泛应用于射频器件或功率器件。即，上述功率放大器1222和变压器21中均可以采用HEMT器件。

图4为根据一些实施例的一种HEMT器件的结构示意图。

参见图4，HEMT器件3包括衬底31，依次层叠设置于衬底31上的AlN成核层32、GaN缓冲层33、GaN沟道层34、AlGaN势垒层35和GaN帽层36，及栅极G、源极S和漏极D。其中，衬底31的材料包括半导体材料。GaN沟道层34与AlGaN势垒层35形成异质结，栅极G设置于源极S和漏极D之间，源极S和漏极D分别与AlGaN势垒层35形成导电欧姆接触，栅极G与GaN帽层36形成肖特基接触。

HEMT器件3的工作原理为：异质结中GaN沟道层34与AlGaN势垒层35的界面处因极化效应而产生二维电子气，二维电子气可用于高效地传导电子。在栅极G未接收电压信号的情况下，即在无偏置电压的情况下，允许二维电子气通过，以实现源极S与漏极D之间的导通，HEMT器件3处于开启状态。在栅极G接收电压信号的情况下，即施加偏置电压的情况下，二维电子气处于夹断状态，以实现源极S与漏极D之间的截止，HEMT器件3处于关闭状态。因此，在无偏置电压的情况下，HEMT器件3为常开型器件。

并且，电子被困在GaN沟道层34与AlGaN势垒层35界面处的狭小区域内，有利于提高电子的迁移率，使得二维电子气具有较高的导电性能。

上述HEMT器件3为耗尽型HEMT器件，可应用于射频器件中。

图5为根据一些实施例的另一种HEMT器件的结构示意图。

参见图5，HEMT器件4包括衬底41，依次层叠设置于衬底41上的AlN成核层42、AlGaN缓冲层43、GaN沟道层44、AlGaN势垒层45、GaN帽层46和p-GaN层(掺杂有P型元素的GaN层)47，及栅极G、源极S和漏极D。其中，衬底41的材料包括导电材料。GaN沟道层44与AlGaN势垒层45形成异质结，栅极G设置于源极S和漏极D之间，源极S和漏极D分别与AlGaN势垒层45形成导电欧姆接触，栅极G与栅绝缘层47形成肖特基接触。

HEMT器件4的工作原理为：异质结中GaN沟道层34与AlGaN势垒层35的界面处因极化效应而产生二维电子气，二维电子气可用于高效地传导电子。在栅极G未接收电压信号的情况下，即在无偏置电压的情况下，二维电子气处于夹断状态，以实现源极S与漏极D之间的截止，HEMT器件4处于关闭状态。在栅极G接收电压信号的情况下，即施加偏置电压的情况下，允许二维电子气通过，以实现源极S与漏极D之间的导通，HEMT器件4处于开启状态。因此，在无偏置电压的情况下，HEMT器件为常关型器件。

上述HEMT器件4为增强型HEMT器件，可应用于功率器件中。

然而，随着HEMT器件的小尺寸化、器件功率的增大，使得器件的功率密度增加，器件的有源区更容易积聚热量，高温易导致器件的性能下降，即器件的自热效应。在相关技术中，采用倒装焊工艺来制备HEMT器件，来提高器件的散热能力，但是，倒装焊工艺对器件的压点有要求，工艺难度较大。

为解决上述问题，本申请的一些实施例提供了一种半导体器件，图6为根据一些实施例的一种半导体器件的结构示意图。

参见图6，半导体器件5包括复合衬底51、第二成核层52和异质结53。

复合衬底51包括依次层叠设置的金刚石层511、第一成核层512和第一基层513，第一基层513的材料包括SiC和Si中的至少一种，例如，第一基层513的材料可包括SiC或Si，或二者均包括。

可以理解的是，在复合衬底51中，以第一基层513作为基底，第一成核层512设置于第一基层513的一侧，第一成核层512可作为金刚石的成核层，金刚石层511设置于第一成核层512远离第一基层513的一侧。

示例性地，金刚石层511的材料包括多晶金刚石。

示例性地，第一成核层512的材料可包括SiN、SiO₂、SiC_xN_y和金刚石晶种中的至少一种，即第一成核层512的材料可包括这些材料中的一种或多种。其中，金刚石晶种为纳米级颗粒。

示例性地，第一成核层512的厚度范围为1nm～100nm，例如，第一成核层512的厚度为1nm、10nm、50nm、80nm或100nm。

继续参见图6，第二成核层52设置于第一基层513远离金刚石层511的一侧，异质结53设置于第二成核层52远离金刚石层511的一侧。

可以理解的是，第一基层513、第二成核层52和异质结53依次层叠设置。以第一基层513作为基底，第二成核层52设置于第一基层513的另一侧(第一成核层512与第二成核层52分别设置于第一基层513的相对两侧)，第二成核层52可作为异质结53的成核层。

示例性地，第二成核层52的材料包括AlN。

示例性地，第二成核层52的厚度范围为20nm～100nm，例如，第二成核层52的厚度为20nm、40nm、60nm、80nm或100nm。

示例性地，半导体器件5还包括GaN缓冲层54，GaN缓冲层54位于第二成核层52与异质结53之间，起到缓冲的作用。

例如，GaN缓冲层54中还掺杂有Fe元素或C元素，或两种元素均掺杂，有利于降低器件的漏电流。

示例性地，异质结53包括层叠设置的GaN沟道层531和AlGaN势垒层532。

再次参见图6，半导体器件5还包括栅极G、源极S、漏极D和GaN帽层55，栅极G、源极S、漏极D均设置于异质结53远离复合衬底51的一侧，且GaN帽层55设置于栅极G与异质结53之间。

本申请的上述实施例所提供的半导体器件5，采用复合衬底51，复合衬底51包括依次层叠设置的金刚石层511、第一成核层512和第一基层513。金刚石具有较高的热导率，通常，金刚石的热导率的范围为1000W/mK～2000W/mK，例如，金刚石的热导率为1000W/mK、1200W/mK、1500W/mK、1800W/mK或2000W/mK，可提高复合衬底51的热导率，有利于半导体器件5的散热，降低半导体器件5的结温和热阻，从而有利于提升半导体器件5的功率密度及器件性能。

并且，在复合衬底51中，以第一基层513作为基底，在第一基层513的一侧设置第一成核层512和金刚石层511，第一成核层512可作为金刚石的成核层，以便于在第一基层513上形成质量较好的金刚石层511，有利于提高金刚石层511的热导率。

此外，以第一基层513作为基底，在第一基层513的另一侧设置第二成核层52和异质结53，第二成核层52可作为异质结53的成核层，以便于在第一基层513上形成质量较好的异质结53，有利于提升半导体器件5的器件性能。

在一些实施例中，第一基层513的材料包括单晶SiC或单晶Si，或二者均包括，即第一基层513为单晶膜层。相较于多晶膜层，在单晶膜层上可形成质量较好的异质结53，从而有利于提升半导体器件5的器件性能。

在一些实施例中，在第一基层513的材料包括单晶SiC的情况下，第一基层513的材料可包括单晶4H-SiC、单晶6H-SiC和单晶3C-SiC中的至少一种，即第一基层513的材料可包括这些材料中的一种或多种。

其中，“4H-SiC”是指，SiC具有4层碳硅原子六方晶系(4-Hexagonal，简称4H)结构；“6H-SiC”是指，SiC具有6层碳硅原子六方晶系(6-Hexagonal，简称6H)结构；“3C-SiC”是指，SiC具有3层碳硅原子立方晶系(3-Cubic，简称3C)结构。

单晶4H-SiC、单晶6H-SiC与GaN的晶格失配较小，可减小第一基层513与GaN沟道层531之间的应力，有利于形成质量较好的GaN沟道层531，从而可提高异质结53的质量，提升半导体器件5的器件性能。

并且，单晶4H-SiC、单晶6H-SiC和单晶3C-SiC的热导率较高，有利于提高复合衬底51的热导率，有利于半导体器件5的散热。

基于此，参见图6，第一基层513包括靠近金刚石层511的第一面P1，及靠近异质结53的第二面P2，第一基层513的第一面P1包括碳原子的悬挂键，第二面P2包括硅原子的悬挂键。第一基层513的第一面P1与第一成核层512接触，第二面P2与第二成核层52接触。

通过将第一成核层512和金刚石层511设置于第一基层513的第一面P1(碳面)，有利于形成质量较好的金刚石层511，从而可提高金刚石层511的热导率。并且，第二成核层52和异质结53设置于第一基层513的第二面P2(硅面)，可保证异质结53的质量，保证半导体器件5的器件性能。

在一些实施例中，在第一基层513的材料包括单晶4H-SiC或单晶6H-SiC，或二者均包括的情况下，第一基层513中晶体的晶向为<0001>，有利于在第一基层513上形成质量较好的GaN沟道层531，从而可提高异质结53的质量，提升半导体器件5的器件性能。

在第一基层513的材料包括单晶3C-SiC或单晶Si，或二者均包括的情况下，第一基层513中晶体的晶向为<111>，有利于在第一基层513上形成质量较好的GaN沟道层531，从而可提高异质结53的质量，提升半导体器件5的器件性能。

在一些实施例中，金刚石层511的热导率与第一基层513的热导率的比值范围为2.63～5.41，例如，金刚石层511的热导率与第一基层513的热导率的比值为2.63、3.33、4.02、4.72或5.41。

示例性地，第一基层513的热导率的范围为370W/mK～380W/mK，例如，第一基层513的热导率为370W/mK、373W/mK、375W/mK、378W/mK或380W/mK。

示例性地，金刚石层511的热导率的范围为1000W/mK～2000W/mK，例如，金刚石层511的热导率为1000W/mK、1200W/mK、1500W/mK、1800W/mK或2000W/mK。

在一些实施例中，金刚石层511的厚度与第一基层513的厚度的比值范围为25～1000，例如，金刚石层511的厚度与第一基层513的厚度的比值为25、100、500、800或1000。

可以理解的是，金刚石层511的热导率大于第一基层513的热导率，在此情况下，金刚石层511的厚度与第一基层513的厚度的比值较大，即相较于金刚石层511，将第一基层513的厚度设置较薄，有利于提高复合衬底51的热导率，提高其散热性能。

示例性地，第一基层513的厚度范围为0.5μm～2μm，例如，第一基层513的厚度为0.5μm、1μm、1.25μm、1.5μm或2μm。

示例性地，金刚石层511的厚度范围为50μm～500μm，例如，金刚石层511的厚度为50μm、200μm、275μm、300μm或500μm。

为验证复合衬底51的散热性能，本申请的发明人对半导体器件进行了如下仿真实验：

图7A为根据一些实施例的包括单层衬底的半导体器件的局部主视图；图7B为图7A中半导体器件的热仿真图；图8A为根据一些实施例的包括单层衬底的半导体器件的局部俯视图；图8B为图8A中半导体器件的热仿真图。

参见图7A和图8A，半导体器件5＇通过焊料6焊接于法兰盘7上，形成热仿真模型8。其中，半导体器件5＇采用单层SiC作为器件的衬底，衬底厚度为100μm。

参见图7B和图8B，在半导体器件5＇的热耗为180W的情况下，半导体器件5＇的表面a的温度最高，法兰盘7的表面b的温度最低，表面a与表面b的温差为302℃，则热仿真模型8的热阻为1.68℃/W。

图9A为根据一些实施例的包括复合衬底的半导体器件的局部主视图；图9B为图9A中半导体器件的热仿真图；图10A为根据一些实施例的包括复合衬底的半导体器件的局部俯视图；图10B为图10A中半导体器件的热仿真图。

参见图9A和图10A，半导体器件5通过焊料6焊接于法兰盘7上，形成热仿真模型8。其中，半导体器件5采用复合衬底51，在复合衬底51中，第一基层513的厚度为1μm，金刚石层511的厚度为99μm。

参见图9B和图10B，在半导体器件5的热耗为180W的情况下，半导体器件5的表面a的温度最高，法兰盘7的表面b的温度最低，表面a与表面b的温差为201℃，则热仿真模型8的热阻为1.12℃/W。

综上可见，在器件的热耗同为180W的情况下，相较于包括半导体器件5＇的热仿真模型8，包括半导体器件5的热仿真模型8的热阻下降33％，说明半导体器件5所采用的复合衬底51的热导率较高，散热性能较好。

本申请的一些实施例还提供了另一种半导体器件，图11为根据一些实施例的另一种半导体器件的结构示意图。

参见图11，在第一基层513的材料包括单晶3C-SiC或单晶Si，或二者均包括的情况下，半导体器件5还包括AlGaN缓冲层56，该AlGaN缓冲层56位于第二成核层52与异质结53之间。

示例性地，AlGaN缓冲层56位于第二成核层52与GaN缓冲层54之间。

通过增设AlGaN缓冲层56，可进一步提高器件中膜层的缓冲能力，减小第一基层513与GaN沟道层531由于晶格失配而产生的应力，有利于形成质量较好的GaN沟道层531，从而可提高异质结53的质量，提升半导体器件5的器件性能。

本申请的一些实施例还提供了复合衬底，图12为根据一些实施例的复合衬底的结构示意图。

参见图12，复合衬底51包括依次层叠设置的金刚石层511、第一成核层512和第一基层513，第一基层513的材料包括SiC或Si，或二者均包括。

本申请的上述实施例所提供的复合衬底51，复合衬底51包括依次层叠设置的金刚石层511、第一成核层512和第一基层513。金刚石具有较高的热导率，可提高复合衬底51的热导率，有利于包括该复合衬底51的半导体器件5散热，降低半导体器件5的结温和热阻，从而有利于提升半导体器件5的功率密度及器件性能。

并且，在复合衬底51中，以第一基层513作为基底，在第一基层513的一侧设置第一成核层512和金刚石层511，第一成核层512可作为金刚石的成核层，以便于在第一基层513上形成质量较好的金刚石层511，有利于提高金刚石层511的热导率。

在相关技术中，通常是先在基层的一侧表面制备形成半导体器件，将半导体器件与载片临时键合并剥离基层。然后，在半导体器件远离载片的一侧形成成核层。最后，采用MPCVD工艺，在成核层表面形成金刚石层。

但是，MPCVD工艺温度较高(高于600℃)，在形成金刚石的过程中，高温会影响临时键合的连接强度，膜层之间产生热应力，影响金刚石的成膜质量，且器件表面易发生翘曲，进而导致器件的性能较差。

或者，将半导体器件直接与金刚石层键合，但是要求二者的键合界面的粗糙度很小(小于0.5nm)，以保证键合的连接强度，这增加了制备器件的工艺难度。并且，键合会引入界面键合材料，降低了器件的散热能力。

为解决上述问题，本申请的一些实施例还提供了复合衬底的制备方法，图13为根据一些实施例的制备复合衬底的流程图；图14A～图14D为根据一些实施例的制备复合衬底的各步骤图。

参见图13，复合衬底的制备方法包括如下S10～S30：

S10：如图14A所示，提供第一基层513。

示例性地，第一基层513的材料可包括SiC或Si，或二者均包括。

可以理解的是，由于第一基层513的厚度较薄，第一基层513需设置于基板C上，基板C起到承载第一基层513的作用。

并且，在第一基层513的材料包括SiC的情况下，第一基层513的第一面P1(碳面)朝上露出，第二面P2(硅面)朝下与基板C接触，以便于后续在第一基层513的第一面P1制备金刚石层。

S20：如图14B所示，在第一基层513上形成第一成核层512。

示例性地，可采用溅射工艺，在第一基层513上形成第一成核层512。

第一成核层512的材料例如可包括SiN、SiO₂、SiC_xN_y和金刚石中的至少一种，可用作金刚石的成核层。

S30：如图14C所示，形成金刚石层511，金刚石层511位于第一成核层512远离第一基层513的一侧，即形成了包括第一基层513、第一成核层512和金刚石层511的复合衬底51。

示例性地，可采用微波等离子体化学气相沉积(Microwave Plasma ChemicalVapor Deposition，简称MPCVD)工艺，形成金刚石层511。

示例性地，如图14D所示，在形成金刚石层511之后，去除位于复合衬底51下方的基板C，露出第一基层513的第二面P2，以便于后续在第一基层513的第二面P2制备半导体器件。

本申请的上述实施例所提供的制备方法，在制备半导体器件之前，在第一基层513的一侧表面依次形成第一成核层512和金刚石层511，有利于形成质量较好的金刚石层511，提高复合衬底51的散热能力，且避免了采用键合工艺或临时键合工艺，降低了制备工艺的难度和成本。

本申请的一些实施例还提供了半导体器件的制备方法，图15为根据一些实施例的制备半导体器件的流程图；图16A～图16C为根据一些实施例的制备半导体器件的各步骤图。

参见图15，半导体器件的制备方法包括前述的复合衬底的制备方法，即半导体器件的制备方法包括前述S10～S30，在S30之后，制备方法还包括如下S40：

S40：如图16A～图16C所示，在第一基层513远离金刚石层511的一侧，依次形成第二成核层52和异质结53。

示例性地，如图16A所示，在第一基层513远离金刚石层511的一侧形成第二成核层52。

在第一基层513的材料包括SiC的情况下，第一基层513的第二面P2(硅面)朝上，第一面P1(碳面)朝下，以便于在第一基层513的第二面P2制备第二成核层52。

示例性地，如图16B所示，在第二成核层52远离金刚石层511的一侧形成异质结53。

例如，先在第二成核层52远离金刚石层511的一侧形成GaN缓冲层54，然后在GaN缓冲层54远离金刚石层511的一侧依次形成GaN沟道层531和AlGaN势垒层532，GaN沟道层531和AlGaN势垒层532构成异质结53。最后，在异质结53的上方形成GaN帽层55。

示例性地，如图16C所示，形成源极S和漏极D，源极S和漏极D分别与AlGaN势垒层532形成导电欧姆接触。之后，形成栅极G，栅极G与GaN帽层55形成肖特基接触。

本申请的上述实施例所提供的制备方法，先在第一基层513的一侧表面依次形成第一成核层512和金刚石层511。然后，在第一基层513远离金刚石层511的一侧，依次形成第二成核层52和异质结53。

即，在第一基层513的相对两侧表面分别形成金刚石层511和异质结53，有利于形成质量较好的金刚石层511和异质结53，既可提高器件的散热能力，又可保证器件的性能，且避免了采用键合工艺或临时键合工艺，降低了制备工艺的难度和成本。

图17为根据一些实施例的制备半导体器件的另一种步骤图。

在一些实施例中，在第一基层513的材料包括单晶3C-SiC或单晶Si，或二者均包括的情况下，在形成第二成核层52之后，形成异质结53之前，制备方法还包括如下步骤：

如图17所示，形成AlGaN缓冲层56，AlGaN缓冲层56位于第二成核层52远离金刚石层511的一侧。

通过形成AlGaN缓冲层56，可进一步提高器件中膜层的缓冲能力，减小第一基层513与GaN沟道层531由于晶格失配而产生的应力，有利于形成质量较好的GaN沟道层531，从而可提高异质结53的质量，提升半导体器件5的器件性能。

本申请的实施例所提供的芯片和电子设备，包括上述任一实施例所提供的半导体器件，其所能达到的有益效果可参考上文中半导体器件的有益效果，此处不再赘述。

以上所述仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (20)

1.一种半导体器件，其特征在于，包括：

复合衬底，包括依次层叠设置的金刚石层、第一成核层和第一基层；

第二成核层，设置于所述第一基层远离所述金刚石层的一侧；

异质结，设置于所述第二成核层远离所述金刚石层的一侧；

其中，所述第一基层的材料包括SiC和Si中的至少一种。

2.根据权利要求1所述的半导体器件，其特征在于，所述第一基层的材料包括单晶SiC和单晶Si中的至少一种。

3.根据权利要求1或2所述的半导体器件，其特征在于，所述第一基层的材料包括单晶4H-SiC、单晶6H-SiC和单晶3C-SiC中的至少一种；

所述第一基层包括靠近所述金刚石层的第一面，及靠近所述异质结的第二面；所述第一面包括碳原子的悬挂键，所述第二面包括硅原子的悬挂键；

所述第一基层的第一面与所述第一成核层接触，所述第一基层的第二面与所述第二成核层接触。

4.根据权利要求1～3中任一项所述的半导体器件，其特征在于，所述第一基层的材料包括单晶4H-SiC和单晶6H-SiC中的至少一种，所述第一基层中晶体的晶向为<0001>；

所述第一基层的材料包括单晶3C-SiC和单晶Si中的至少一种，所述第一基层中晶体的晶向为<111>。

5.根据权利要求1～4中任一项所述的半导体器件，其特征在于，所述金刚石层的厚度与所述第一基层的厚度的比值范围为25～1000。

6.根据权利要求5所述的半导体器件，其特征在于，所述第一基层的厚度范围为0.5μm～2μm；

所述金刚石层的厚度范围为50μm～500μm。

7.根据权利要求1～6中任一项所述的半导体器件，其特征在于，所述金刚石层的热导率与所述第一基层的热导率的比值范围为2.63～5.41。

8.根据权利要求7所述的半导体器件，其特征在于，所述第一基层的热导率的范围为370W/mK～380W/mK；

所述金刚石层的热导率的范围为1000W/mK～2000W/mK。

9.根据权利要求1～8中任一项所述的半导体器件，其特征在于，所述金刚石层的材料包括多晶金刚石。

10.根据权利要求1～9中任一项所述的半导体器件，其特征在于，所述第一成核层的材料包括SiN、SiO₂、SiC_xN_y和金刚石晶种中的至少一种；

所述第一成核层的厚度范围为1nm～100nm。

11.根据权利要求1～10中任一项所述的半导体器件，其特征在于，所述第一基层的材料包括单晶3C-SiC和单晶Si中的至少一种；

所述半导体器件还包括AlGaN缓冲层，所述AlGaN缓冲层位于所述第二成核层与所述异质结之间。

12.根据权利要求1～11中任一项所述的半导体器件，其特征在于，所述第二成核层的材料包括AlN；

所述异质结包括层叠设置的GaN沟道层和AlGaN势垒层。

13.一种半导体器件的制备方法，其特征在于，包括：

提供第一基层；

在所述第一基层上形成第一成核层；

形成金刚石层，所述金刚石层位于所述第一成核层远离所述第一基层的一侧；

在所述第一基层远离所述金刚石层的一侧，依次形成第二成核层和异质结。

14.根据权利要求13所述的制备方法，其特征在于，所述形成金刚石层，包括：

采用微波等离子体化学气相沉积工艺，形成所述金刚石层。

15.根据权利要求13或14所述的制备方法，其特征在于，所述第一基层的材料包括单晶3C-SiC和单晶Si中的至少一种；

在形成所述第二成核层之后，形成所述异质结之前，所述制备方法还包括：

形成AlGaN缓冲层，所述AlGaN缓冲层位于所述第二成核层远离所述金刚石层的一侧。

16.一种复合衬底，其特征在于，所述复合衬底包括依次层叠设置的金刚石层、第一成核层和第一基层；

其中，所述第一基层的材料包括SiC和Si中的至少一种。

17.一种复合衬底的制备方法，其特征在于，包括：

提供第一基层；

在所述第一基层上形成第一成核层；

形成金刚石层，所述金刚石层位于所述第一成核层远离所述第一基层的一侧。

18.一种芯片，其特征在于，包括：如权利要求1～12中任一项所述的半导体器件。

19.一种电子设备，其特征在于，包括：

射频器件，包括如权利要求18所述的芯片；所述射频器件被配置为放大并输出射频信号；

天线，与所述射频器件耦接，所述天线被配置为接收并辐射所述射频信号。

20.一种电子设备，其特征在于，包括：

功率器件，包括如权利要求18所述的芯片。