CN118173448A - 半导体结构及其形成方法 - Google Patents

半导体结构及其形成方法 Download PDF

Info

Publication number
CN118173448A
CN118173448A CN202410178478.7A CN202410178478A CN118173448A CN 118173448 A CN118173448 A CN 118173448A CN 202410178478 A CN202410178478 A CN 202410178478A CN 118173448 A CN118173448 A CN 118173448A
Authority
CN
China
Prior art keywords
fin
semiconductor
dielectric
gate
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202410178478.7A
Other languages
English (en)
Inventor
锺政庭
蔡劲
廖思雅
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US18/302,948 external-priority patent/US20240282772A1/en
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN118173448A publication Critical patent/CN118173448A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本申请的实施例提供了一种半导体结构及其形成方法。一种方法包括形成包括第一FinFET和第二FinFET的互补场效应晶体管(CFET)。用于形成第一FinFET的工艺包括形成具有第一总数的至少一个半导体鳍，以及在至少一个所述半导体鳍上形成第一栅极堆叠件。第二FinFET与第一FinFET垂直对准。用于形成第二FinFET的工艺包括形成多个半导体鳍，其中多个半导体鳍具有大于第一总数的第二总数，以及在多个半导体鳍上形成第二栅极堆叠件。

Description

半导体结构及其形成方法
技术领域
本申请的实施例涉及半导体技术领域，更具体地，涉及一种半导体结构及其形成方法。
背景技术
半导体器件用于各种电子应用，例如个人电脑、手机、数码相机和其他电子设备。半导体器件通常是通过在半导体衬底上顺序沉积绝缘层或介电层、导电层和半导体层，并使用光刻对各种材料层进行图案化以在其上形成电路部件和元件来制造的。
半导体行业通过不断减小最小部件尺寸，不断提高各种电子元件(如晶体管、二极管、电阻器、电容器等)的集成密度，从而使更多的元件能够集成到给定区域。然而，随着最小部件尺寸的减小，出现了额外的问题，应该加以解决。
发明内容
根据本申请的实施例的一个方面，提供了一种形成半导体结构的方法，包括形成互补场效应晶体管。形成互补场效应晶体管包括形成第一FinFET。第一FinFET包括形成具有第一总数的至少一个半导体鳍；和在至少一个半导体鳍上形成第一栅极堆叠件。形成互补场效应晶体管还包括形成与第一FinFET垂直对准的第二FinFET。形成第二FinFET包括：形成多个半导体鳍，其中，多个半导体鳍具有大于第一总数的第二总数；和在多个半导体鳍上形成第二栅极堆叠件。
根据本申请的实施例的另一个方面，提供了一种半导体结构，包括第一FinFET。第一FinFET包括：至少一个半导体鳍；和第一栅极堆叠件，在至少一个半导体鳍上。半导体结构还包括第二FinFET，与第一FinFET垂直对准。第二FinFET包括：多个半导体鳍，其中，多个半导体鳍具有大于第一总数的第二总数；和第二栅极堆叠件，在多个半导体鳍上。
根据本申请的实施例的又一个方面，提供了一种半导体结构，包括下部FinFET。下部FinFET包括：至少一个半导体鳍；介电鳍；第一栅极电介质，在至少一个半导体鳍上；和第一栅电极，在第一栅极电介质上。第一栅电极包括在至少一个半导体鳍和介电鳍的相对侧上的部分。半导体结构还包括上部FinFET。上部FinFET包括：多个半导体鳍，与至少一个半导体鳍重叠；附加半导体鳍，与介电鳍重叠；第二栅极电介质，在多个半导体鳍上；和第二栅电极，在第二栅极电介质上，其中，第二栅电极包括在多个半导体鳍和附加半导体鳍的相对侧上的部分。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1至图19A、图19B和图19C示出了根据一些实施例的通过底部鳍切割的互补FET(CFET)的整体形成中的中间阶段的截面图。
图20A-1和图20B-1示出了根据一些实施例的CFET的截面图。
图20A-2和图20B-2示出了根据一些实施例的CFET的截面图。
图21至图35A、图35B和图35C示出了根据一些实施例的具有顶部鳍切割的CFET的整体形成中的中间阶段的截面图。
图36A、图36B和图36C至图43A、图43B和图43C示出了根据一些实施例的具有底部鳍切割的CFET的顺序形成中的中间阶段的截面图。
图44示出了根据一些实施例的形成具有不同顶部鳍和底部鳍数量的CFET的工艺流程。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的间隔关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，间隔关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的间隔关系描述符可以同样地作相应地解释。
提供了一种基于鳍式场效应晶体管(FinFET)的互补FET(CFET)及其形成方法，该互补FET具有不同于底部鳍数量的顶部鳍数量。根据一些实施例，顶部FinFET或底部FinFET中的一个鳍被切割，使得其鳍数量小于另一个FinFET的鳍数量。这种类型的CFET可以满足某些电路的要求。例如，高电流静态随机存取存储器(SRAM)单元可以采用这样的结构来提高写入裕度。本文讨论的实施例旨在提供能够制作或使用本公开主题的示例，本领域普通技术人员将容易理解在保持在不同实施例的预期范围内的情况下可以进行的修改。在各种附图和说明性实施例中，使用相同的参考标号来表示相同的元件。尽管方法实施例可以被讨论为以特定顺序执行，但是其他方法实施例也可以以任何逻辑顺序执行。
图1至图19A、图19B和图19C示出了根据一些实施例的具有底部鳍切割的互补FET(CFET)的整体形成中的中间阶段的截面图。相应的流程也示意性地反映在图44所示的流程中。
图1显示了初始结构的透视图。初始结构包括晶圆10，晶圆10还包括衬底20。衬底20可以是半导体衬底，其可以是硅衬底或由诸如硅锗、碳掺杂硅等其它半导体材料形成的衬底。在随后的段落中，衬底20被称为硅衬底，其可以由其他半导体材料形成。
伪(牺牲)层22和24沉积在衬底20上。牺牲层22和24可以由在后续工艺中具有足够蚀刻选择性的不同材料形成。根据一些实施例，牺牲层22可以由具有第一锗原子百分比的硅锗形成。牺牲层24可以由具有比第一锗原子百分比高的第二锗原子百分比的硅锗形成。第二锗原子百分比与第一锗原子百分比之间的差可以高于约30％，并且可以在约30％与约70％之间的范围内。牺牲层24也可以由其中不包括硅的锗形成。或者，层24可以是介电层，例如氧化硅层。在这种情况下，层24不是牺牲性的，并且将保留在最终结构中以具有介电层46的功能(图19A、图19B和图19C)。
半导体层26形成在牺牲层24之上。半导体层26由适合于形成上部FET的沟道的沟道材料形成。根据一些实施例，半导体层26由硅形成(并且可以包括或可以不包括锗)。在本文中，半导体层26被称为硅层26，其也可以由其他半导体材料形成。
根据一些实施例，牺牲层22和24以及硅层26可以通过外延形成，使得硅层26具有晶体结构。衬底20和硅层26可以用适当的n型或p型掺杂剂掺杂，以形成用于相应FinFET的阱区。在硅层26上沉积硬掩模28。根据一些实施例，硬掩模28包括氮化硅、氧化硅、氮氧化硅等。
然后对硬掩模28进行图案化，然后蚀刻下面的硅层26、牺牲层22和24以及硅衬底20。所得结构如图2所示。因此形成了鳍30，其中沟槽31形成在鳍30的相对侧上。鳍30包括硅条带20'和26'，它们分别是原始衬底20和硅层26的部分。鳍30还包括牺牲条带22'和24'，它们分别是牺牲层22和24的剩余部分。
参考图3A和图3B，形成浅沟槽隔离(STI)区32。图3A和图3B显示了截面图，其中图3A显示了图3B中的截面3B-3B，图3B显示了图3A中的截面3A-3A。在随后的图4A和图4B至图19A和图19B中，编号包括字母“A”的图形也是从图3A所示的同一截面获得的，编号包括字母“B”的图形也是从图3B所示的同一截面获得的。
STI区32的形成工艺可以包括沉积介电层，以及执行平坦化工艺以去除介电材料的多余部分。STI区32可以包括衬垫电介质(未示出)，衬垫电介质可以是通过衬底20的表面层的热氧化形成的热氧化物。衬垫电介质也可以是使用例如原子层沉积(ALD)、高密度等离子体化学气相沉积(HDPCVD)、化学气相沉淀(CVD)等形成的沉积氧化硅层。STI区32还可以包括在衬垫电介质上方的介电材料，其中介电材料可以使用ALD、可流动化学气相沉积(FCVD)、旋涂等形成。
参考图4A和图4B，凹陷STI区32，因此鳍30的顶部突出得高于STI区32的其余部分的顶面，以形成突出鳍30'。在下文中，半导体带20'的突出高于其余STI区32的顶面的部分被称为突出的硅鳍20'。蚀刻可以使用干蚀刻工艺来执行，其中例如使用HF和NH3作为蚀刻气体。在蚀刻工艺期间，可以产生等离子体。也可以包括氩气。根据本公开的替代实施例，STI区32的凹陷使用湿蚀刻工艺来执行。蚀刻化学品可以包括例如HF。突出鳍30'包括用于形成底部FinFET的硅条带20'的一些部分。
参考图5A和图5B，伪栅极堆叠件40形成在(突出的)鳍30'的顶面和侧壁上。伪栅极堆叠件40可以包括伪栅极电介质34和在伪栅极电介质34上的伪栅电极36。伪栅极电介质34可以由氧化硅形成或包括氧化硅。伪栅电极36可以例如使用多晶硅或非晶硅形成，并且也可以使用其他材料。每个伪栅极堆叠件40还可以包括在伪栅电极36上的一个(或多个)硬掩模层38。硬掩模层38可以由氮化硅、氧化硅、碳氮化硅或其多层形成。伪栅极堆叠件40可以横跨多个突出鳍30'和STI区32。
接下来，如图6A和图6B所示，在伪栅极堆叠件40的侧壁上形成栅极间隔件42。根据本公开的一些实施例，栅极间隔件42由诸如氮化硅、碳氮化硅等的介电材料形成，并且可以是单层结构或具有包括多个介电层的多层结构。
然后执行凹陷工艺以蚀刻未被伪栅极堆叠件40和栅极间隔件42覆盖的突出鳍30'的部分，从而形成凹陷44。凹陷可以是各向异性的，因此直接位于伪栅极堆叠件40和栅极间隔件42下方的突出鳍30'的部分受到保护，而不被蚀刻。根据一些实施例，凹陷44的底面可以低于STI区32的顶面。凹陷44位于伪栅极堆叠件40的相对侧上。
接下来，去除牺牲条带24'，并用中间介电层46代替，如图7A和图7B所示。根据一些实施例，在蚀刻工艺中去除牺牲条带24'。蚀刻对牺牲条带22'和硅条带20'和26'是选择性的，并且这些部件具有比牺牲条带24'的蚀刻显著更低的蚀刻速率(例如，低于10％或5％)。例如，由于牺牲条带24'的锗原子百分比高于牺牲条带22'(也称为鳍)和硅条带26'(也称为鳍)，因此可以使用氯气作为蚀刻气体以产生蚀刻选择性。牺牲条带24'被完全去除。
中间介电层46形成在被去除的牺牲条带24'留下的空间中。中间介电层46可以通过在凹陷44中共形沉积(例如，使用ALD、CVD等)介电材料并进一步延伸到由去除的牺牲条带24'留下的凹陷中而形成。然后，例如，在各向异性蚀刻工艺和/或各向同性蚀刻工艺中蚀刻介电材料。中间介电层46可由选自氧化硅、氮化硅、碳化硅、碳氮氧化硅、碳氧化硅、氮氧化硅或氧化铪、氧化锆等、其组合及其复合层的材料形成。
图8A和图8B示出了内部间隔件48的形成。形成工艺可以包括在蚀刻工艺中使内部间隔件48横向凹陷，执行沉积工艺以用介电层填充横向凹陷，以及执行蚀刻工艺以去除横向凹陷之外的介电材料部分。内部间隔件48的材料可以与中间介电层46的材料不同或相同。
在图9A和图9B中，牺牲区50形成在凹陷44的下部中。形成工艺可以包括形成介电材料、平坦化介电材料以及回蚀刻介电材料。可接受的介电材料可包括碳化硅、氧化硅、氮化硅、氮氧化硅、碳氮氧化硅及其组合等，其可通过诸如CVD、ALD、FCVD等沉积工艺形成。在一些实施例中，牺牲区50由碳氮氧化硅形成。牺牲区50的顶面可以在中间介电层46的顶面和底面之间。
然后沉积伪隔离层52为共形层并延伸到凹陷44中。可应用的介电材料可以包括对牺牲区50具有高蚀刻选择性的材料，该材料可以选自氧化硅、氮化硅、氧化铝、氮氧化硅、碳氮氧化硅及其组合等。沉积工艺可以包括CVD、ALD等。然后在各向异性蚀刻工艺中蚀刻伪隔离层52，形成伪间隔件52'，如图10A所示。
然后，例如，通过干蚀刻工艺、湿蚀刻工艺等或其组合去除牺牲区50。蚀刻可以是各向同性的。蚀刻对伪间隔件52'是有选择性的。去除牺牲区50暴露出硅条带20'的侧壁。
在图10A和图10B中，下部外延源极/漏极区54L形成在凹陷44的下部中。源极/漏极区是指源极和/或漏极区，这具体取决于上下文。下部外延源极/漏极区54L与硅鳍20'接触，而不与硅鳍26'接触。内部间隔件48使下部外延源极/漏极区54L与牺牲层22'电绝缘，牺牲层22′将在随后的工艺中用替换栅极替换。
下部外延源极/漏极区54L是外延生长的，并且具有适合于下部纳米结构FET的器件类型(p型或n型)的导电类型。当下部外延源极/漏极区54L是n型源极/漏极区时，相应的材料可以包括硅或碳掺杂的硅，其掺杂有n型掺杂剂，诸如磷、砷和/或类似物。当下部外延源极/漏极区54L是p型源极/漏极区时，相应的材料可以包括硅或硅锗，其掺杂有p型掺杂剂，诸如硼、铟和/或类似物。
然后，例如，通过各向同性蚀刻工艺去除伪间隔件52'，从而暴露出硅鳍26'的侧壁。
进一步参考图11A和图11B，形成第一接触蚀刻停止层(CESL)56和第一层间电介质(ILD)58。第一CESL 56可以由对第一ILD 58的蚀刻具有高蚀刻选择性的介电材料形成，诸如氮化硅、氧化硅、氮氧化硅等，其可以通过任何合适的沉积工艺形成，诸如CVD、ALD等。第一ILD 58可以由介电材料形成，该介电材料可以通过任何合适的方法沉积，诸如CVD、等离子体增强CVD(PECVD)或FCVD。第一ILD 58的可应用的介电材料可以包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺硼磷硅酸玻璃(BPSG)、未掺杂硅酸盐玻璃(USG)、氧化硅等。
第一CESL 56和第一ILD 58的形成可以包括沉积共形CESL层，沉积用于第一ILD的材料58，然后进行平坦化工艺，然后进行回蚀工艺。在回蚀工艺之后，暴露出硅鳍26'的侧壁。
图11A和图11B进一步示出了在凹陷44的上部中形成上部外延源极/漏极区54U。上部外延源极/漏极区54U的材料可以从用于形成下部源极/漏极区54L的同一组候选材料中选择，这取决于上部外延源极/漏极区54U的期望导电类型。上部外延源极/漏极区54U的导电类型可以与下部外延源极/漏极区54的导电类型相反。
在图12A和图12B中，形成了第二CESL60和第二ILD62。材料和形成方法可以分别类似于第一CESL 56和第一ILD 58的材料和形成方式，并且在此不详细讨论。形成工艺可以包括沉积用于第二CESL60和第二ILD62的层，以及执行平坦化工艺以去除相应层的多余部分。在平坦化工艺之后，第二ILD 62、栅极间隔件42和伪栅极堆叠件40的顶面共面(在工艺变化内)。平坦化工艺可以去除硬掩模层38，或者不去除硬掩模层38。
接下来，在一个或多个蚀刻工艺中去除伪栅极堆叠件40，从而形成凹陷64，如图13A和图13B所示。如图44所示，对应过程在过程流程200中显示为过程230。硅鳍26'和20'暴露在凹槽64中。在本文中，硅鳍26'和20'也可替换地分别称为(突出的)鳍26'和20'。
图14A和图14B示出了替换栅极堆叠件66U和66L的形成。形成工艺包括沉积延伸到凹陷64中的介电层和导电层，并执行诸如CMP工艺或机械研磨工艺的平坦化工艺以去除沉积层的多余部分。根据一些实施例，栅极堆叠件66包括栅极电介质68(包括界面层和高k介电层)以及栅电极70。界面层可以包括氧化硅。高k介电层可以包括氧化铪、氧化锆、氧化镧等。栅电极70可以包括TiN、TiSiN、TaN、TiAlN、TiAl、钴、钨等。因此，栅电极70也被称为金属栅极70。替换栅极堆叠件66U和66L分别形成上部FinFET 100U和下部FinFET 100L的部分，它们共同形成CFET。
图15A和图15B示出了源极/漏极接触插塞71和前侧互连结构72。没有示出前侧互连结构72的细节。接触插塞71的形成可以包括蚀刻第二ILD 62和第二CESL 60(图14A和图14B)以形成源极/漏极接触开口，以及用导电材料填充源极/漏极接触开口。源极/漏极硅化物区(未示出)也可以形成在上部外延源极/漏极区54U和接触插塞71之间。前侧互连结构72包括介电层和介电层中的多个导电部件层。介电层可以包括由低介电常数介电材料形成的低介电常数介电层，并且可以还包括在低介电常数介电材料上的钝化层。钝化层可以由非低k和致密介电材料形成，诸如未掺杂硅酸盐玻璃(USG)、氧化硅、氮化硅等或其组合。介电层还可以包括聚合物层。
导电部件可包括接触插塞、导线和导电通孔，其可使用镶嵌工艺形成。导电部件可以包括金属线和金属通孔，其包括扩散阻挡层和在扩散阻挡层上的含铜材料。也可以在金属线和通孔上存在铝焊盘，并且铝焊盘电连接到金属线和通孔。取决于如何封装各个管芯，导电部件中的顶部部件可以包括焊盘、金属柱、焊料区等。
图16A和图16B示出了载体74的连接，载体74附接到晶圆10的前侧互连结构72。图16A显示了图16B中的截面图16A-16A。根据一些实施例，载体74包括玻璃载体，该玻璃载体可以通过粘合剂(例如光热转换(LTHC)材料)附接到前侧互连结构72。根据替代实施例，载体74可以包括硅晶圆，其可以例如通过熔融接合接附接到前侧互连结构72。
然后可以对晶圆10的背侧执行背侧减薄工艺。背侧减薄工艺可以通过CMP工艺、机械研磨工艺等来执行。根据一些实施例，可以在栅极电介质68上停止背侧减薄工艺。或者，可以在栅电极70上停止背侧减薄工艺。从而暴露出突出的硅鳍20'。
图17A和图17B示出了根据一些实施例的底部鳍切割工艺。图17A显示了图17B中的截面17A-17A。形成蚀刻掩模76，蚀刻掩模76可以包括光刻胶。蚀刻掩模76可以是单层蚀刻掩模、三层蚀刻掩模等。蚀刻掩模76覆盖一些突出的硅鳍20'，使另一些突出的硅鳍20'暴露。然后进行蚀刻工艺以去除暴露的突出硅鳍20'。根据一些实施例，使用栅极电介质68(诸如栅极电介质68中的界面层或高k介电层)作为蚀刻停止层来执行蚀刻。根据替代实施例，栅极电介质68也被蚀刻，并且在栅电极70上停止蚀刻。被去除的鳍20'留下的空间被称为凹陷78。
在所示的示例实施例中，形成两个鳍，其中一个鳍被蚀刻。应当理解，FinFET可以包括任何数量的突出鳍，并且可以在鳍切割工艺中去除任何数量的鳍，在鳍切割过程之后保留至少一个或多个鳍。
然后去除蚀刻掩模76，如图18A和图18B所示。图18A显示了图18B中的截面18A-18A。然后沉积介电层80，随后进行平坦化处理。介电层80可以由选自SiO2、SiN、SiON、SiCN、SiOCN、SiOC、Al2O3、HfO2、ZrO2、SiC、它们的组合、它们的多层的材料来形成。介电层80的部分填充凹陷78并形成介电鳍81，介电鳍由与介电层80相同的材料形成。
图19A和图19B示出了在形成背侧互连结构84之后形成的结构。此外，图19C显示了背侧接触插塞82的形成，该接触插塞82将下部源极/漏极区54L电连接到背侧互连结构84。图19A显示了图19B中的截面19A-19A，图19C显示了图19B中的截面19C-19C。还可以形成源极/漏极硅化物区(未示出)以将下部源极/漏极区54L连接到背侧互连结构84。
背侧互连结构84的细节未示出。背侧互连结构84还包括介电层和介电层中的多个导电部件层。导电部件可以包括接触插塞、导线和导电通孔，其可以使用镶嵌工艺形成。介电层和导电部件可以使用类似于前侧互连结构72的材料和结构来形成，并且在此不重复细节。
图19A、图19B和图19C示出了顶部(上部)FET100U和底部(下部)FET100，它们共同形成了CFET。上部FET 100U包括硅鳍26'、源极/漏极区54U和栅极堆叠件66U。下部FET 100L包括硅鳍20'、源极/漏极区54L和栅极堆叠件66L。在本文中，突出的鳍20'统称为鳍组，其可以是单鳍组(仅具有一个鳍)或多鳍组。顶部鳍26'统称为鳍组，它是一个多鳍组。
如图19B所示，根据这些实施例进行底部鳍切割工艺，并切割一些底部突出鳍20'。然而，顶部突出鳍26'没有被切割。因此，顶部鳍26'的总数大于底部鳍20'的总数。这可以实现对所得到的CFET的性能的调整。例如，当CFET用于形成SRAM单元的上拉和下拉晶体管时，具有不相等的顶部鳍数量和底部鳍数量的CFET可以用于提高SRAM单元中的写入裕度。例如，SRAM单元中的下拉晶体管可以比SRAM单元的上拉晶体管具有更多的鳍，这可以通过鳍切割工艺来实现。
填充通过鳍切割形成的凹陷的介电层80的部分被称为介电鳍81。根据一些实施例，介电鳍81的宽度W1在大约3nm和大约10nm之间的范围内，高度H1在大约10nm和大约60nm之间的范围内。
图20A-1和图20B-1示出了根据替代实施例形成的CFET。这些实施例类似于图19A、图19B和图19C所示的实施例，不同之处在于图19B所示的栅极电介质68也在鳍切割工艺中被蚀刻，并且介电鳍81与栅电极70物理接触。
图20A-2和图20B-2示出了根据又一替代实施例形成的CFET。这些实施例类似于图19A、图19B和图19C中所示的实施例，不同之处在于通过鳍切割工艺形成的凹陷78填充有由不同于介电层80的材料形成的介电鳍81。介电鳍81的材料也可以从用于形成介电层80的同一组候选材料中选择。介电鳍81的形成可包括沉积介电材料，以及执行平坦化工艺以去除介电材料的多余部分。
前述实施例在CFET的整体形成中采用底部鳍切割工艺。图21至图35A、图35B和图35C示出了根据替代实施例的CFET的整体形成中的顶部鳍切割工艺。除非另有说明，否则这些实施例中的部件的材料、结构和形成过程基本上与前述实施例中由相同参考标号表示的相同部件相同。因此，这些实施例和后续实施例中所示的部件的材料、结构和形成工艺的细节可以在前面实施例的讨论中找到。
图21显示了晶圆10的形成过程。这些细节与参考图1所讨论的基本相同。接下来，如图22A和图22B所示，蚀刻晶圆10以形成条带30，并且还形成STI区32。硅鳍26'通过STI区32暴露出来。同样，图22A显示了图22B中的截面22A-22A，图22B显示了图22A中的截面22B-22B。
接下来，参考图23A和图23B，形成并图案化蚀刻掩模76，蚀刻掩模可以包括光刻胶，以覆盖至少一个或多个突出鳍30'，同时使至少一个或多个条带30未被覆盖。然后在蚀刻工艺中去除暴露的硅鳍26'以形成凹陷27。蚀刻是选择性的，因此牺牲条带24'不会被蚀刻。
图24A和图24B示出了STI区32的凹陷，其凹陷到低于底面牺牲条带22'的水平。硅鳍20'的一些部分比STI区32的顶面突出得更高，以形成突出的鳍20′。
图25A和图25B示出了栅极堆叠件40的形成，其包括伪栅极电介质34、伪栅电极36和硬掩模层38。
接下来，如图26A和图26B所示，在伪栅极堆叠件40的侧壁上形成栅极间隔件42。然后进行凹陷工艺以蚀刻突出鳍30'的部分，形成凹陷44。
接下来，用中间介电层46替换牺牲条带24'，如图27A和图27B所示。图28A和图28B显示了内部间隔件48的形成。在图29A和图29B中，牺牲区50形成在凹陷44的下部中。然后沉积伪隔离层52作为共形层并延伸到凹陷44中。
然后在各向异性蚀刻工艺中蚀刻伪隔离层52，形成伪间隔件52'，如图30A和图30C所示。图30A和图30C分别显示了图30B中的截面30A-30A和30C-30C。在随后的图31A、图31B、图31C至图35A、图35B、图35C中，编号包括字母“A”、“B”和“C”的数字也分别来自图30A、图30B和图30C所示的相同截面。
然后，例如通过干蚀刻工艺、湿蚀刻工艺等或其组合，从凹陷44去除牺牲区50。所得结构如图31A、图31B和图31C所示。蚀刻可以是各向同性的。蚀刻对伪间隔件52'是有选择的。去除牺牲区50暴露出硅鳍20'的侧壁。
然后在凹陷44的下部通过外延形成下部外延源极/漏极区54L。下部外延源极/漏极区54L与硅鳍20'接触，而不与硅鳍26'接触。内部间隔件48使下部外延源极/漏极区54L与牺牲层22'电绝缘。然后，例如，通过各向同性蚀刻工艺从凹陷44中去除伪间隔件52'，从而暴露出硅鳍26'的侧壁。
进一步参考图31A、图31B和图31C，形成第一CESL 56和第一ILD 58。然后，在凹陷44的上部中形成上部外延源极/漏极区54U。
在图32A、图32B和图32C中，形成了第二CESL60和第二ILD62。形成工艺可以包括沉积用于第二CESL60和第二ILD62的层，以及执行平坦化工艺以去除相应层的多余部分。在平坦化工艺之后，第二ILD 62、栅极间隔件42和伪栅极堆叠件40的顶面共面。
接下来，在一个或多个蚀刻工艺中去除伪栅极堆叠件40，从而形成凹陷64，如图33A、图33B和图33C所示。硅鳍26'和20'暴露在凹陷64中。在本文中，硅鳍26'和20'也可替换地分别称为(突出的)鳍26'和20'。
图34A、图34B和图34C示出了替换栅极堆叠件66(包括66U和66L)的形成，其包括栅极电介质68和栅电极70。图35A、图35B和图35C示出了接触插塞71、前侧互连结构72、接触插塞82和背侧互连结构84的形成。同样，图35A示出了图35B中的截面35A-35A，图35C示出了图35B中的截面35C-35C。还可以形成源极/漏极硅化物区(未示出)以将下部源极/漏极区54L连接到接触插塞82，并且将上部源极/漏极区54U连接到接触插塞71。
图36A、图36B和图36C至图43A、图43B和图43C示出了通过顺序工艺形成CFET，其中从CFET的下部到上部依次形成CFET的部件。同样，根据这些实施例的类似部件的细节可以从前面的实施例中找到，并且在此可能不会详细讨论。图36A示出了图36C中的截面36A-36A，图36B示出了图36C中的截面36B-36B。编号包括字母“A”、“B”和“C”的后续数字也分别来自图36A、图36B和图36C所示的相同截面。
参考图36A、图36B和图36C，形成下部晶圆10L，其中形成下部FinFET 100L。下部FinFET 100L包括源极/漏极区54L和栅极堆叠件66L，它们形成在CESL 56和ILD 58中。FinFET 100L包括具有第一计数的第一半导体鳍。例如，在所示的示例中，第一计数是1，而第一计数也可以是2、3、4或任何更大的数字。
参考图37A、图37B和图37C，例如，通过沉积工艺(诸如ALD工艺、CVD工艺等)形成接合层46L。接合层46L可以由诸如SiO2、SiN、SiC、SiON、SiCN、SiOC、SiOCN等的含硅介电材料形成或包括含硅介电材料。
还形成了上部晶圆10U。上部晶圆10U可以包括接合层46U和半导体层26。半导体层26可以是晶体硅层，其可以不含锗，或者可以包括硅锗。接合层46U的材料可以选自SiO2、SiN、SiC、SiON、SiCN、SiOC、SiOCN，并且可以与接合层46L的材料相同或不同。接合层46U与接合层46L的接合可以通过熔融接合。接合层46L和46U在接合之后共同形成中间介电层46。
图38A、图38B和图38C示出了在多个工艺之后形成的结构。首先，如图37A、图37B和图37C所示的半导体层26被图案化以形成多个半导体鳍26'，这些半导体鳍26'比中间介电层46突出得更高。半导体鳍26'也称为硅鳍26′，其可以由其它半导体材料形成，诸如硅锗、碳掺杂硅等。所得到的FinFET 100U(图42A、图42B和图42C)包括第二半导体鳍26'作为沟道，第二半导体鳍26'具有不同于第一半导体鳍20'的第二计数。例如，在所示的示例中，第二计数也可以是2、3、4或任何更大的数字。第二计数可以大于或小于第一半导体鳍20'的第一计数。此外，半导体鳍26'可以与相应的下面的半导体鳍20'垂直对准或垂直不对准。
形成伪栅极堆叠件(未显示，类似于图5A和图5B中的栅极堆叠件40)和栅极间隔件42。使用伪栅极堆叠件和栅极间隔件42作为蚀刻掩模蚀刻硅鳍26'，在硅鳍26'的相邻剩余部分之间形成凹陷。然后形成上部源极/漏极区54U、第二CESL60和第二ILD62。然后去除伪栅极堆叠件以形成凹陷64，硅鳍26'通过凹陷64暴露出来，如图38A、图38B和图38C所示。
在随后的工艺中，如图39A、图39B、图39C所示，形成栅极电介质68'。栅极电介质68'可以包括界面层和高k介电层。接下来，如图40A、图40B和图40C所示，蚀刻栅极电介质68'和中间介电层46以形成栅极通孔开口53，其中暴露出下部栅极堆叠件66L中的栅电极70。
在随后的工艺中，如图41A、图41B和图41C所示，形成栅极通孔55。形成工艺可以包括在暴露的栅电极70上选择性地沉积金属材料，其中金属材料不沉积在暴露的介电材料上。栅极通孔55可以由选自W、Ru、Mo、Co、Cu、Ti、Ta、TiN、TaN等、它们的组合以及它们的多层的金属形成或包括金属。
参考图42A、图42B和图42C，形成栅电极70'。栅电极70'的材料选自与栅电极70相同的候选材料组，如前面段落中所讨论的，并且根据相应的上部FinFET的导电类型来选择。栅电极70'通过栅极通孔55与栅电极70电连接。栅电极70'和栅极电介质68'共同形成上栅极堆叠件66U。由此形成上部FinFET 100U，其包括在第二CESL 60和第二ILD 62中的源极/漏极区54U和栅极堆叠件66U。
参考图43A、图43B和图43C，在随后的工艺中，形成栅极接触插塞71和前侧互连结构72。进行背侧研磨工艺以使下部晶圆10L减薄。然后形成栅极接触插塞82和背侧互连结构84。
在图43A、图43B和图43C所示的CFET中，底部鳍的数量小于顶部鳍的数量。根据替代实施例，底部鳍的数量可以大于顶部鳍的数量。除了如图37C所示的对半导体层26进行图案化时，鳍26'的数量小于鳍20'的数量外，相应的工艺与示出和讨论的工艺基本相同。
本公开的实施例具有一些有利的特征。通过形成具有不同鳍数量的上部FinFET和下部FinFET的CFET，可以调谐采用CFET的电路的性能。例如，当CFET用于形成SRAM单元的上拉和下拉晶体管时，可以提高SRAM单元中的写入裕度。
根据本公开的一些实施例，一种方法包括：形成CFET，形成CFET包括形成第一FinFET，形成第一FinFET包括形成具有第一总数的至少一个半导体鳍；以及在至少一个半导体鳍上形成第一栅极堆叠件；以及形成与第一FinFET垂直对准的第二FinFET，形成第二FinFET包括包括形成多个半导体鳍，其中多个半导体鳍具有大于第一总数的第二总数；以及在多个半导体鳍上形成第二栅极堆叠件。在一个实施例中，第二FinFET与第一FinFET重叠，并且其中形成至少一个半导体鳍包括执行底部鳍切割工艺以去除至少一半导体鳍中的鳍。
在一个实施例中，至少一个半导体鳍在半导体衬底的本体部分上，并且其中方法还包括：执行背侧减薄工艺以去除半导体衬底的本体部分，其中暴露至少一个半导体鳍中的鳍的底面，并且其中在底部鳍切割工艺中蚀刻鳍；和将介电材料填充到由鳍留下的空间中以形成介电鳍。在一个实施例中，在第一栅极堆叠件中的栅极电介质上停止背侧减薄工艺。在一个实施例中，在底部鳍切割工艺中，去除第一栅极堆叠件中的栅极电介质，并且介电鳍物理接触第一栅极堆叠件中的栅电极。
在一个实施例中，介电鳍通过第一栅极堆叠件中的栅极电介质与第一栅极堆叠件中的栅电极物理分离。在一个实施例中，第一FinFET与第二FinFET重叠，并且其中形成至少一个半导体鳍包括顶部鳍切割工艺。在一个实施例中，该方法还包括：形成浅沟槽隔离区，其中，至少一个半导体鳍位于浅沟槽隔离区中；执行蚀刻工艺以去除至少一个半导体鳍中的鳍；和在去除鳍之后，使浅沟槽隔离区凹陷。
在一个实施例中，第一FinFET和第二FinFET中的第一者形成在第一晶圆中，该方法还包括将第二晶圆接合到第一晶圆，其中第二晶圆包括半导体层；和基于半导体层形成第一FinFET和第二FinFET中的第二者。在一个实施例中，第一栅极堆叠件中的第一栅电极电连接到第二栅极堆叠件中的第二栅电极。在一个实施例中，第一栅电极和第二栅电极形成为连续同质导电区的部分。在一个实施例中，第一FinFET通过介电层与第二FinFET分离，并且该方法还包括在介电层中形成栅极通孔，其中，第二栅电极通过栅极通孔连接到第一栅电极。
根据本公开的一些实施例，一种结构包括第一FinFET，第一FinFET包括至少一个半导体鳍；以及在至少一个半导体鳍上的第一栅极堆叠件；以及与第一FinFET垂直对准的第二FinFET，第二FinFET包括多个半导体鳍，其中多个半导体鳍具有大于第一总数的第二总数；以及在多个半导体鳍上的第二栅极堆叠件。在一个实施例中，第二FinFET与第一FinFET重叠，并且其中，第一FinFET包括与多个半导体鳍中的半导体鳍重叠的介电鳍。
在一个实施例中，第一栅极堆叠件包括栅极电介质和在栅极电介质上的栅电极，并且其中，介电鳍物理接触栅电极。在一个实施例中，第一栅极堆叠件包括：栅极电介质；和栅电极，位于栅极电介质上，其中，介电鳍通过栅极电介质与栅电极分离。在一个实施例中，结构还包括介电层，介电层在至少一个半导体鳍和介电鳍之下，且与至少一个半导体鳍和介电鳍重叠，其中，介电层和介电鳍之间具有可区分的界面。
根据本公开的一些实施例，一种半导体结构包括：下部FinFET，下部FinFET包括至少一个半导体鳍；介电鳍；在至少一个半导体鳍上的第一栅极电介质；以及在第一栅极电介质上的第一栅电极，其中第一栅电极包括在至少一个半导体鳍和介电鳍的相对侧上的部分；以及上部FinFET，上部FinFET包括与至少一个半导体鳍重叠的多个半导体鳍；与介电鳍重叠的附加半导体鳍；在多个半导体鳍上的第二栅极电介质；以及在第二栅极电介质上的第二栅电极，其中第二栅电极包括在多个半导体鳍和附加半导体鳍的相对侧上的部分。在一个实施例中，在结构的截面视角中，第二栅极电介质包括多个离散部分，每个离散部分围绕多个半导体鳍中的一个，并且第一栅极电介质没有接触介电鳍的部分。在一个实施例中，介电鳍具有与至少一个半导体鳍中的一个相同的宽度。
上述概述了几个实施例的特征，以便本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改用于实现本文所介绍的实施例的相同目的和/或实现其相同优点的其它过程和结构的基础。本领域技术人员还应当认识到，此类等效结构不背离本发明的精神和范围，并且它们可以在不背离本发明的精神和范围的情况下在本发明中进行各种改变、替换以及改变。

Claims (10)

1.一种形成半导体结构的方法，包括：
形成互补场效应晶体管，包括：
形成第一鳍式场效应晶体管，包括：
形成具有第一总数的至少一个半导体鳍；和
在所述至少一个半导体鳍上形成第一栅极堆叠件；和
形成与所述第一鳍式场效应晶体管垂直对准的第二鳍式场效应晶体管，形成所述第二鳍式场效应晶体管包括：
形成多个半导体鳍，其中，所述多个半导体鳍具有大于所述第一总数的第二总数；和
在所述多个半导体鳍上形成第二栅极堆叠件。
2.根据权利要求1所述的方法，其中，所述第二鳍式场效应晶体管与所述第一鳍式场效应晶体管重叠，并且其中，形成所述至少一个半导体鳍包括执行底部鳍切割工艺以去除所述至少一半导体鳍中的鳍。
3.根据权利要求2所述的方法，其中，所述至少一个半导体鳍在半导体衬底的本体部分上，并且其中所述方法还包括：
执行背侧减薄工艺以去除所述半导体衬底的所述本体部分，其中暴露所述至少一个半导体鳍中的所述鳍的底面，并且其中在所述底部鳍切割工艺中蚀刻所述鳍；和
将介电材料填充到由鳍留下的空间中以形成介电鳍。
4.根据权利要求3所述的方法，其中，在所述底部鳍切割工艺中，去除所述第一栅极堆叠件中的栅极电介质，并且所述介电鳍物理接触所述第一栅极堆叠件中的栅电极。
5.根据权利要求1所述的方法，其中，所述第一鳍式场效应晶体管与所述第二鳍式场效应晶体管重叠，并且其中形成所述至少一个半导体鳍包括顶部鳍切割工艺。
6.根据权利要求1所述的方法，其中，所述第一鳍式场效应晶体管和所述第二鳍式场效应晶体管中的第一者形成在第一晶圆中，并且所述方法还包括：
将第二晶圆接合到所述第一晶圆，其中所述第二晶圆包括半导体层；和
基于所述半导体层形成所述第一鳍式场效应晶体管和所述第二鳍式场效应晶体管中的第二者。
7.根据权利要求1所述的方法，其中，所述第一栅极堆叠件中的第一栅电极电连接到所述第二栅极堆叠件中的第二栅电极。
8.一种半导体结构，包括：
第一鳍式场效应晶体管，所述第一鳍式场效应晶体管包括：
至少一个半导体鳍；和
第一栅极堆叠件，在所述至少一个半导体鳍上；和
第二鳍式场效应晶体管，与所述第一鳍式场效应晶体管垂直对准，所述第二鳍式场效应晶体管包括：
多个半导体鳍，其中，所述多个半导体鳍具有大于所述至少一个半导体鳍的第一总数的第二总数；和
第二栅极堆叠件，在所述多个半导体鳍上。
9.一种半导体结构，包括：
下部鳍式场效应晶体管，所述下部鳍式场效应晶体管包括：
至少一个半导体鳍；
介电鳍；
第一栅极电介质，在所述至少一个半导体鳍上；和
第一栅电极，在所述第一栅极电介质上，其中，所述第一栅电极包括在所述至少一个半导体鳍和所述介电鳍的相对侧上的部分；和
上部鳍式场效应晶体管，所述上部鳍式场效应晶体管包括：
多个半导体鳍，与所述至少一个半导体鳍重叠；
附加半导体鳍，与所述介电鳍重叠；
第二栅极电介质，在所述多个半导体鳍上；和
第二栅电极，在所述第二栅极电介质上，其中，所述第二栅电极包括在所述多个半导体鳍和所述附加半导体鳍的相对侧上的部分。
10.根据权利要求9所述的半导体结构，其中，在所述半导体结构的截面视角中，所述第二栅极电介质包括多个离散部分，每个离散部分围绕所述多个半导体鳍中的一个，并且所述第一栅极电介质没有接触所述介电鳍的部分。
CN202410178478.7A 2023-02-17 2024-02-09 半导体结构及其形成方法 Pending CN118173448A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US63/485,742 2023-02-17
US18/302,948 2023-04-19
US18/302,948 US20240282772A1 (en) 2023-02-17 2023-04-19 NFET and PFET with Different Fin Numbers in FinFET Based CFET

Publications (1)

Publication Number Publication Date
CN118173448A true CN118173448A (zh) 2024-06-11

Family

ID=91355780

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202410178478.7A Pending CN118173448A (zh) 2023-02-17 2024-02-09 半导体结构及其形成方法

Country Status (1)

Country Link
CN (1) CN118173448A (zh)

Similar Documents

Publication Publication Date Title
KR102510730B1 (ko) 후면 전력 레일 디바이스를 위한 드레인 측부 리세스
TWI762159B (zh) 形成半導體電晶體元件之方法與半導體元件
CN113224054B (zh) 半导体晶体管器件及其形成方法
KR20210145711A (ko) 반도체 장치 및 그 제조 방법
TWI785589B (zh) 半導體裝置及其形成方法
KR102451356B1 (ko) 후면 게이트 콘택
US20240304730A1 (en) Transistor, integrated circuit, and manufacturing method of transistor
US10658490B2 (en) Structure and formation method of isolation feature of semiconductor device structure
TWI826836B (zh) 半導體裝置與其形成方法
CN113517227B (zh) 半导体器件和形成半导体晶体管器件的方法
US11521858B2 (en) Method and device for forming metal gate electrodes for transistors
KR102456276B1 (ko) 후측 전력 레일들을 포함하는 반도체 디바이스들용 스페이서들
KR20170110332A (ko) 반도체 장치 및 그 제조 방법
US20230011088A1 (en) Semiconductor devices
TWI824373B (zh) 半導體裝置及其形成方法
TWI801990B (zh) 電晶體裝置與其製造方法
CN115939044A (zh) 在隔离区形成接缝的方法
CN114530429A (zh) 界面结构
CN118173448A (zh) 半导体结构及其形成方法
US20240282772A1 (en) NFET and PFET with Different Fin Numbers in FinFET Based CFET
US12119271B1 (en) Backside gate contact, backside gate etch stop layer, and methods of forming same
TW202435367A (zh) 半導體結構及其形成方法
TWI853439B (zh) 半導體裝置與其形成方法
KR102723823B1 (ko) 반도체 장치
US20240250027A1 (en) Semiconductor structure and manufacturing method thereof

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination