CN118136498A - 一种具有垂直侧壁和平整槽底的芯片基板及其制备方法、功能芯片 - Google Patents
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- 239000000758 substrate Substances 0.000 title claims abstract description 83
- 238000002360 preparation method Methods 0.000 title abstract description 11
- 238000004519 manufacturing process Methods 0.000 claims abstract description 23
- 230000000149 penetrating effect Effects 0.000 claims abstract description 9
- 238000000034 method Methods 0.000 claims description 48
- 238000005530 etching Methods 0.000 claims description 19
- 239000002184 metal Substances 0.000 claims description 6
- 229910052751 metal Inorganic materials 0.000 claims description 6
- 244000025254 Cannabis sativa Species 0.000 abstract description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 26
- 229910052710 silicon Inorganic materials 0.000 description 26
- 239000010703 silicon Substances 0.000 description 26
- 238000010586 diagram Methods 0.000 description 12
- 238000004806 packaging method and process Methods 0.000 description 8
- 238000012536 packaging technology Methods 0.000 description 8
- 239000000463 material Substances 0.000 description 5
- 239000007769 metal material Substances 0.000 description 5
- 238000012876 topography Methods 0.000 description 5
- 239000010931 gold Substances 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 230000035882 stress Effects 0.000 description 3
- 238000005520 cutting process Methods 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 238000012858 packaging process Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 230000008054 signal transmission Effects 0.000 description 2
- 229910000679 solder Inorganic materials 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 230000032683 aging Effects 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- 230000003749 cleanliness Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000001351 cycling effect Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000007613 environmental effect Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000007731 hot pressing Methods 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 229910000765 intermetallic Inorganic materials 0.000 description 1
- 210000001503 joint Anatomy 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 238000013021 overheating Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 230000000750 progressive effect Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
本申请提供一种具有垂直侧壁和平整槽底的芯片基板及其制备方法、功能芯片,涉及电子制造领域,包括:提供第一晶圆;在第一晶圆上形成贯穿第一晶圆的第一通孔;对第一晶圆的第二侧进行第二减薄处理,以使第一通孔沿第一方向的深度减小第一预设尺寸;将第一晶圆的第二侧与第二晶圆进行键合,形成芯片基板,第一通孔的孔壁以及第二晶圆靠近第一晶圆的一侧表面围合形成填埋腔。本申请中填埋腔由第一通孔孔壁和第二晶圆表面围合形成,使得填埋腔的腔底复用第二晶圆的平整表面,有效防止腔底形成“微草”结构;填埋腔侧壁经过第二减薄处理,从而形成垂直的填埋腔侧壁,有效优化了填埋腔的形貌。
Description
技术领域
本申请实施例涉及电子制造领域,具体而言,涉及一种具有垂直侧壁和平整槽底的芯片基板及其制备方法、功能芯片。
背景技术
埋入式硅基扇出封装技术(Embedded Silicon Fan-Out,eSiFO)是一种先进的封装技术,主要应用于电子设备的制造,通过将芯片正面向上放置并固定于硅基板上的填埋腔或凹槽内,使得芯片表面和硅基晶圆表面共同构成一个扇出面。在这个扇出面上,可以进行多层布线,并制作引出端焊球,最后通过切割、分离、封装等步骤完成整个封装过程。基于埋入式硅基扇出封装技术制备得到的功能芯片能够提供更好的电性能、热管理和封装密度。
然而,硅基板上的填埋腔(用于安置集成电路芯片单元的槽或腔体)的形貌对封装质量和性能有着极其重要的影响。当前基于埋入式硅基扇出封装技术制备硅基板上的填埋腔时,受到目前刻蚀工艺的技术限制,在形成深度较大的填埋腔时,会出现填埋腔的侧壁不垂直、填埋腔底部出现类似“草”状的微结构或残留物(又称为“微草”现象)以及填埋腔底部中心区域与边缘区域的高度差较大等问题,进而对芯片封装产生性能影响。因此,如何优化硅基板上填埋腔的形貌,成为本领域当前亟待解决的问题。
发明内容
本申请实施例在于提供一种具有垂直侧壁和平整槽底的芯片基板及其制备方法、功能芯片,旨在解决如何优化硅基板上填埋腔的形貌的问题。
本申请实施例第一方面提供一种具有垂直侧壁和平整槽底的芯片基板的制备方法,所述方法包括:
提供第一晶圆,所述第一晶圆包括相对设置的第一侧和第二侧;
在所述第一晶圆上形成贯穿所述第一晶圆的第一通孔;
对所述第二侧进行第二减薄处理,以使所述第一通孔沿第一方向的深度减小第一预设尺寸,所述第一方向为所述第二侧指向所述第一侧的方向;
将所述第一晶圆的第二侧与第二晶圆进行键合,形成芯片基板,其中,所述第一通孔的孔壁以及所述第二晶圆靠近所述第一晶圆的一侧表面围合形成填埋腔。
在一种可选的实施方式中,所述在所述第一晶圆上形成贯穿所述第一晶圆的第一通孔,包括:
对所述第一晶圆的第一侧进行刻蚀处理,形成原始填埋腔,所述原始填埋腔沿所述第一方向的深度大于所述第一预设尺寸;
对所述第一晶圆的第二侧进行第一减薄处理,直至所述原始填埋腔的腔底与所述第二侧表面齐平,形成所述第一通孔。
在一种可选的实施方式中,所述在所述第一晶圆上形成贯穿所述第一晶圆的第一通孔,包括:
对所述第一晶圆的第一侧进行刻蚀处理,形成所述第一通孔;
对所述第一晶圆的第二侧进行第三减薄处理,直至所述第一晶圆沿所述第一方向的厚度为目标厚度,所述目标厚度大于所述第一预设尺寸。
在一种可选的实施方式中,在对所述第二侧进行第二减薄处理之后,所述方法还包括:
对所述第二侧进行平坦化处理,以使所述第一通孔沿所述第一方向的深度减小第二预设尺寸,所述第二预设尺寸小于所述第一预设尺寸。
在一种可选的实施方式中,所述将所述第一晶圆的第二侧与第二晶圆进行键合,形成芯片基板,包括:
将所述第一晶圆的第二侧与第二晶圆进行直接键合,形成所述芯片基板。
在一种可选的实施方式中,所述将所述第一晶圆的第二侧与第二晶圆进行键合,形成芯片基板,包括:
在所述第二侧表面形成第一键合层;
在所述第二晶圆的一侧形成第二键合层;
基于所述第一键合层和所述第二键合层,将所述第一晶圆的第二侧与所述第二晶圆进行键合,形成所述芯片基板。
在一种可选的实施方式中,在所述第二晶圆上的正投影中,所述第二键合层至少部分覆盖所述填埋腔的腔底。
在一种可选的实施方式中,所述第一预设尺寸大于或等于10微米,且小于或等于20微米。
本申请实施例第二方面提供一种具有垂直侧壁和平整槽底的芯片基板,所述芯片基板由第一方面中任意一项所述的具有垂直侧壁和平整槽底的芯片基板的制备方法制备得到。
本申请实施例第三方面提供一种功能芯片,所述功能芯片包括:
数字层;
阵列层,所述阵列层设置在所述数字层的一侧,所述阵列层为第二方面中所述的芯片基板,所述芯片基板的填埋腔内设置有芯片单元;
布线层,所述布线层设置在所述阵列层背离所述数字层的一侧,包括多条金属走线,所述金属走线与所述芯片单元连接。
有益效果:
本申请提供一种具有垂直侧壁和平整槽底的芯片基板及其制备方法、功能芯片,所述方法包括:提供第一晶圆,所述第一晶圆包括相对设置的第一侧和第二侧;在所述第一晶圆上形成贯穿所述第一晶圆的第一通孔;对所述第二侧进行第二减薄处理,以使所述第一通孔沿第一方向的深度减小第一预设尺寸,所述第一方向为所述第二侧指向所述第一侧的方向;将所述第一晶圆的第二侧与第二晶圆进行键合,形成芯片基板,其中,所述第一通孔的孔壁以及所述第二晶圆靠近所述第一晶圆的一侧表面围合形成填埋腔。
本申请通过第一晶圆和第二晶圆组合形成芯片基板,填埋腔由第一通孔孔壁和第二晶圆表面围合形成,从而使得填埋腔的腔底没有受到刻蚀处理,而是直接复用第二晶圆的平整表面,有效防止腔底形成“微草”结构;填埋腔侧壁为经过第二减薄处理的第一通孔孔壁,从而通过削减侧壁深度减小侧壁的倾斜度,形成垂直的填埋腔侧壁,有效优化了填埋腔的形貌。
附图说明
为了更清楚地说明本申请实施例的技术方案,下面将对本申请实施例的描述中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图仅仅是本申请的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动性的前提下,还可以根据这些附图获得其他的附图。
图1是本申请一实施例提出的一种具有垂直侧壁和平整槽底的芯片基板的制备方法的流程示意图;
图2是本申请一实施例提出的一种具有垂直侧壁和平整槽底的芯片基板的制备方法中提供第一晶圆的结构示意图;
图3是本申请一实施例提出的一种具有垂直侧壁和平整槽底的芯片基板的制备方法中在第一晶圆上形成第一通孔的结构示意图;
图4是本申请一实施例提出的一种具有垂直侧壁和平整槽底的芯片基板的制备方法中在第一晶圆的第一侧形成原始填埋腔的结构示意图;
图5是本申请一实施例提出的一种具有垂直侧壁和平整槽底的芯片基板的制备方法中对第二侧进行第二减薄处理的结构示意图;
图6是本申请一实施例提出的一种具有垂直侧壁和平整槽底的芯片基板的制备方法中形成第一键合层和第二键合层的结构示意图;
图7是本申请一实施例提出的一种基于第一键合层和第二键合层键合形成芯片基板的结构示意图。
附图标记说明:1、第一晶圆;11、第一侧;12、第二侧;101、第一通孔;102、原始填埋腔;103、第一键合层;2、第二晶圆;201、第二键合层;3、填埋腔;h1、第一厚度;h2、第二厚度;h3、第三厚度;h4、第一预设尺寸。
具体实施方式
下面将结合本申请实施例中的附图,对本申请实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例是本申请一部分实施例,而不是全部的实施例。基于本申请中的实施例,本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例,都属于本申请保护的范围。
在附图中,有时为了明确起见,可能夸大表示了构成要素的大小、层的厚度或区域,因此,本公开的任意一个实现方式并不一定限定与图中所示的尺寸,附图中部件的形状和大小不反映真实比例。此外,附图示意性地示出了理想的例子,本公开的任意一个实现方式不局限于附图所示的形状或数值等。
埋入式硅基扇出封装技术(Embedded Silicon Fan-Out,eSiFO)是一种先进的封装技术,主要应用于电子设备的制造,通过将芯片正面向上放置并固定于硅基板上的填埋腔或凹槽内,使得芯片表面和硅基晶圆表面共同构成一个扇出面。在这个扇出面上,可以进行多层布线,并制作引出端焊球,最后通过切割、分离、封装等步骤完成整个封装过程。基于埋入式硅基扇出封装技术制备得到的功能芯片能够提供更好的电性能、热管理和封装密度。
然而,硅基板上的填埋腔(用于安置集成电路芯片单元的槽或腔体)的形貌对封装质量和性能有着极其重要的影响。当前基于埋入式硅基扇出封装技术制备硅基板上的填埋腔时,受到目前刻蚀工艺的技术限制,在形成深度较大的填埋腔时,会出现填埋腔的侧壁不垂直、填埋腔底部出现类似“草”状的微结构或残留物(又称为“微草”现象)以及填埋腔底部中心区域与边缘区域的高度差较大等问题,进而对芯片封装产生性能影响。
在所述填埋腔的形貌不佳的情况下,将会对芯片封装产生性能的影响包括但不限于:
电气连接不良:当硅基板上的填埋腔形貌不佳,特别是填埋腔的侧壁不垂直和/或填埋腔的底部不平整时,可能会导致功能芯片与底板之间的电气连接不稳定,甚至出现断路或短路的情况。这种不良连接会影响功能芯片的性能,造成信号传输延迟或丢失。
热管理问题:硅基扇出封装的工艺流程中,有效的热管理是保持芯片性能的关键。如果硅基板上的填埋腔形貌不佳,可能会导致热界面材料(TIM)填充不均匀,进而影响热的传导和散发。这会导致功能芯片过热,影响其性能和可靠性。
机械应力增加:硅基板上的填埋腔形貌不均匀可能会在填充进填埋腔的芯片单元和硅基板间产生不均匀的机械应力,这种应力可能会导致芯片单元和/或硅基板产生微裂纹,进而导致功能芯片的封装失效。
可靠性降低:填埋腔形貌不良可能会导致封装中的材料界面不良,比如导致封装材料和芯片之间的黏附力下降。这样的界面不良会降低封装的整体可靠性,增加在温度循环、湿热老化等环境条件下出现故障的风险。
因此,确保填埋腔的形貌质量,特别是填埋腔侧壁的垂直度和填埋腔底部的平整度,对于实现高性能、高可靠性的埋入式硅基扇出封装至关重要。这不仅关乎电气性能的优化,也是有效热管理、保证机械强度和封装可靠性的基础。
有鉴于此,本申请实施例提出一种具有垂直侧壁和平整槽底的芯片基板的制备方法,图1示出了本申请一实施例提出的一种具有垂直侧壁和平整槽底的芯片基板的制备方法的流程示意图,如图1所示,所述方法包括如下步骤:
S101、提供第一晶圆。
具体实施步骤S101时,图2示出了本申请一实施例提出的一种具有垂直侧壁和平整槽底的芯片基板的制备方法中提供第一晶圆的结构示意图,如图2所示,提供第一晶圆1,本申请实施例中采用硅晶片的晶圆作为所述第一晶圆材料。所述第一晶圆1包括相对设置的第一侧11与第二侧12,所述第一侧11为所述第一晶圆1形成填埋腔的一侧表面,所述第二侧为与第二晶圆2进行键合的一侧表面。其中,所述第一晶圆1的厚度沿所述第一方向的厚度为第一厚度h1,所述第一方向为所述第二侧指向所述第一侧的方向。需要说明的是,本申请实施例中提供的芯片基板中,涉及的各部分结构的“厚度”或“深度”,是指各部分结构垂直于所述第一晶圆1的上下扁平面的方向的尺寸,也即所述第一晶圆1与所述第二晶圆2形成的排布方向(所述第一方向)上的尺寸。
S102、在所述第一晶圆上形成贯穿所述第一晶圆的第一通孔。
具体实施步骤S102时,图3示出了本申请一实施例提出的一种具有垂直侧壁和平整槽底的芯片基板的制备方法中在第一晶圆上形成第一通孔的结构示意图,如图3所示,在所述第一晶圆1上形成所述第一通孔101,所述第一通孔101贯穿所述第一晶圆1。本申请实施例中,所述形成第一通孔101的第一晶圆1沿所述第一方向的厚度(也即所述第一通孔101沿所述第一方向的深度)为第二厚度h2,所述第二厚度h2略大于或等于所述芯片基板的填埋腔中待填入的芯片单元的厚度与第一预设尺寸h4之和,且小于或等于所述第一厚度h1。需要说明的是,具体的第二厚度h2可根据实际情况中待填入的芯片单元的厚度确定,本申请在此不作限制。
在一些可选的实施方式中,具有所述第一通孔101的第一晶圆1可通过一步刻蚀的方式形成。具体而言,对所述第一晶圆1的第一侧11进行刻蚀处理,形成贯穿所述第一晶圆1的第一侧11与第二侧12的第一通孔101,此时所述第一通孔101的深度与所述第一晶圆1的厚度相同,均为所述第一厚度h1。随后,对所述第一晶圆1的第二侧12进行第三减薄处理,直至所述第一晶圆1沿所述第一方向的厚度由所述第一厚度h1削减为目标厚度,所述目标厚度大于所述第一预设尺寸h4。可选地,如图3所示,所述目标厚度为所述第二厚度h2。
在一些可选的实施方式中,由于直接刻蚀形成所述第一通孔101后再进行减薄的方式造成了不必要的刻蚀,使得刻蚀处理需要更大的刻蚀强度,从而使第一通孔101的孔壁形貌产生缺陷,因此为了使刻蚀处理形成的第一通孔的孔壁形貌更佳,图4示出了本申请一实施例提出的一种具有垂直侧壁和平整槽底的芯片基板的制备方法中在第一晶圆的第一侧形成原始填埋腔的结构示意图,如图4所示,本申请实施例中,首先对所述第一晶圆1的第一侧11进行刻蚀处理,形成原始填埋腔102,所述原始填埋腔102的腔底与所述第一晶圆1的第二侧12之间沿所述第一方向的距离为第三厚度h3,所述原始填埋腔102沿所述第一方向的深度大于所述第一预设尺寸h4。随后,对所述第一晶圆1的第二侧12进行第一减薄处理,直至所述原始填埋腔102的腔底与所述第二侧12表面齐平,即所述第一减薄处理使所述第二侧12刚好暴露所述原始填埋腔102的腔体,减薄深度为所述第三厚度h3,形成所述第一通孔101。此时,所述第一晶圆1沿所述第一方向的厚度为所述目标厚度(所述第二厚度h2)。
本申请实施例中,所述第一通孔101只用于形成所述填埋腔3的侧壁,将所述填埋腔3的侧壁和底部分开,避免所述填埋腔3的底部也基于所述第一晶圆的刻蚀处理形成,从而使所述填埋腔3的底部不会因刻蚀形成“微草”不良现象,有效优化了芯片基板中填埋腔3的底部形貌。
S103、对所述第二侧进行第二减薄处理,以使所述第一通孔沿第一方向的深度减小第一预设尺寸。
具体实施步骤S103时,在形成第二厚度h2的第一通孔101之后,由于所述第一通孔101的孔壁作为后续形成的填埋腔3的侧壁,而第一通孔101由对第一晶圆1进行刻蚀处理形成,刻蚀处理会使所述第一通孔101的孔壁相较于垂直所述第一侧11表面的方向存在一定的弧度或夹角,当所述第二厚度h2较大时,会使得所述第一通孔101的侧壁长度较长,从而放大所述第一通孔101的孔壁相较于垂直所述第一侧11表面的方向的偏移现象,所述第一通孔101的孔壁到所述垂直所述第一侧11表面的直线的最大距离会更大,使所述芯片基板上填埋腔3的侧壁垂直度较差。图5示出了本申请一实施例提出的一种具有垂直侧壁和平整槽底的芯片基板的制备方法中对第二侧进行第二减薄处理的结构示意图,如图5所示,本申请实施例中为了优化所述填埋腔3的侧壁形貌,提升侧壁相对垂直所述第一侧11表面的方向的垂直度,在得到所述具有第一通孔101的第一晶圆1之后,对所述第一晶圆1的第二侧12进行第二减薄处理,以使所述第一通孔101沿所述第一方向的深度(所述第二厚度h2)减小所述第一预设尺寸h4。
本申请实施例中,通过减小所述第一通孔101的深度,使所述第一通孔101的孔壁沿所述第一方向的长度减小,从而使所述第一通孔101的孔壁到所述垂直所述第一侧11表面的直线的最大距离减小,有效提升所述第一通孔101的孔壁复用为所述填埋腔3的侧壁时的垂直度。
在一些可选地实施方式中,所述第一预设尺寸h4基于待填入所述填埋腔3的芯片单元沿所述第一方向的厚度确定。可选地,所述第一预设尺寸h4大于或等于10微米,且小于或等于20微米。
可选地,本申请实施例中的减薄处理的方式包括但不限于机械减薄(如机械研磨)、化学机械平面化、湿法蚀刻、等离子体干法化学蚀刻等方式,具体的减薄处理方式可根据实际情况确定,本申请在此不作限制。
在一些可选的实施方式中,由于所述第一晶圆1只用于通过所述第一通孔101的孔壁提供所述填埋腔3的侧壁,本申请实施例中所述填埋腔3的底部由所述第二晶圆2提供,因此所述第一晶圆1与所述第二晶圆2需要键合在一起,为了保证键合的强度,在对所述第二侧12进行第二减薄处理之后,对所述第二侧12进行平坦化处理,以使所述第一通孔101沿所述第一方向的深度减小第二预设尺寸,所述第二预设尺寸小于所述第一预设尺寸h4,可选地,所述第二预设尺寸小于或等于5微米。容易理解的是,对所述第二侧12进行平坦化处理会使所述第一通孔101的孔壁长度缩短所述第二预设尺寸,因此可以进一步缩短所述第一通孔101的孔壁到所述垂直所述第一侧11表面的直线的最大距离,从而提升所述填埋腔3的侧壁的形貌。
可选地,所述平坦化处理的方式包括但不限于化学机械抛光(ChemicalMechanical Polishing,简称CMP)、等离子体蚀刻、高温热处理等等,具体的平坦化处理方式可根据实际情况确定,本申请在此不作限制。
S104、将所述第一晶圆的第二侧与第二晶圆进行键合,形成芯片基板。
具体实施步骤S104时,图6示出了本申请一实施例提出的一种具有垂直侧壁和平整槽底的芯片基板的制备方法中形成第一键合层和第二键合层的结构示意图,如图6所示,所述第一晶圆1通过所述第一通孔101的孔壁提供所述填埋腔3的侧壁,所述填埋腔3的底部需要通过第二晶圆2提供,将所述第二晶圆2与所述第一晶圆1的第二侧12进行键合,使所述第二晶圆2靠近所述第一晶圆1的一侧表面封闭所述第一通孔101靠近所述第二晶圆2的开口,所述第一通孔101的孔壁以及所述第二晶圆2靠近所述第一晶圆1的一侧表面围合形成所述填埋腔3。由于所述第二晶圆2靠近所述第一晶圆1的一侧表面为平坦光滑的表面,在所述第二晶圆2与所述第一晶圆1键合处理之后,所述第二晶圆2靠近所述第一晶圆1的一侧表面对应所述第一通孔101的区域作为所述填埋腔3的底部,所述第二晶圆2作为所述填埋腔3的底部的部分没有经过刻蚀处理,因此不会出现“草”状结构,而是保持其平坦光滑的表面形貌,从而有效提升了所述填埋腔3的底部平整性。
在一些可选的实施方式中,所述第一晶圆1的第二侧12与所述第二晶圆2进行直接键合(也称Si-Si键合),形成所述芯片基板。具体而言,首先对所述第一晶圆1的第二侧12和所述第二晶圆2的一侧表面进行表面预处理,以确保用于键合的晶圆表面清洁度和平整度;随后对预处理后的晶圆表面进行活化处理;在室温条件下进行预键合,使待键合的第一晶圆1的第二侧12表面与所述第二晶圆2的一侧表面对接;最后进行高温退火,使第一晶圆1与第二晶圆2之间达到较强的键合强度,得到所述芯片基板。
在一些可选的实施方式中,如图6所示,通过分别在所述第一晶圆1的第二侧12与第二晶圆2的一侧表面形成键合层,实现所述第一晶圆1与所述第二晶圆2的键合。具体而言,在所述第二侧12表面形成第一键合层103,可选的,所述第一键合层103可以整面覆盖所述第一晶圆1的第二侧12表面,所述第一键合层103也可以为部分覆盖所述第一晶圆1的第二侧12表面,并形成第一键合图案;在所述第二晶圆2的一侧形成第二键合层201,所述第二键合层201可以整面覆盖所述第二晶圆2的一侧表面,所述第二键合层201也可以为部分覆盖所述第二晶圆2的一侧表面,并形成第二键合图案;基于所述第一键合层103和所述第二键合层201,将所述第一晶圆1的第二侧12与所述第二晶圆2进行键合,形成所述芯片基板,可选地,通过热压或施加电场的方式,将所述第一键合层103和所述第二键合层201进行键合。
在一些可选的实施方式中,所述第一键合层103和所述第二键合层201的材料相同,其中,所述第一键合层103和所述第二键合层201可以为非金属材料,如氧化硅(SiO2);所述第一键合层103和所述第二键合层201还可以为高导电性金属材料,如金(Au)等。
在一些可选的实施方式中,所述第一键合层103和所述第二键合层201为不同的金属材料,通过形成稳定的金属间化合物实现所述第一晶圆1与所述第二晶圆2的键合。其中,所述第一键合层103与所述第二键合层201中的一者为高导电性金属材料,如金(Au)等,另一者为具有良好可焊性的金属材料,如锡(Sn)等。
在一些可选的实施方式中,图7示出了本申请一实施例提出的一种基于第一键合层和第二键合层键合形成芯片基板的结构示意图,如图7所示,所述第二键合层201为导电材料时,在所述第二晶圆2上的正投影中,所述第二键合层201至少部分覆盖所述填埋腔3的腔底。本申请实施例中,通过在所述填埋腔3的底部设置所述第二键合层201,可以提升填入所述填埋腔3内的芯片单元的信号传输性能。
本申请提供一种具有垂直侧壁和平整槽底的芯片基板的制备方法,所述方法包括:提供第一晶圆,所述第一晶圆包括相对设置的第一侧和第二侧;在所述第一晶圆上形成贯穿所述第一晶圆的第一通孔;对所述第二侧进行第二减薄处理,以使所述第一通孔沿第一方向的深度减小第一预设尺寸,所述第一方向为所述第二侧指向所述第一侧的方向;将所述第一晶圆的第二侧与第二晶圆进行键合,形成芯片基板,其中,所述第一通孔的孔壁以及所述第二晶圆靠近所述第一晶圆的一侧表面围合形成填埋腔。
本申请通过第一晶圆和第二晶圆组合形成芯片基板,填埋腔由第一通孔孔壁和第二晶圆表面围合形成,从而使得填埋腔的腔底没有受到刻蚀处理,而是直接复用第二晶圆的平整表面,有效防止腔底形成“微草”结构;填埋腔侧壁为经过第二减薄处理的第一通孔孔壁,从而通过削减侧壁深度减小侧壁的倾斜度,形成垂直的填埋腔侧壁,有效优化了填埋腔的形貌。
基于同一发明构思,本申请实施例公开一种具有垂直侧壁和平整槽底的芯片基板,所述芯片基板由本申请实施例中所述的具有垂直侧壁和平整槽底的芯片基板的制备方法制备得到。如图7所示,所述芯片基板包括:第二晶圆2;第一晶圆1,所述第一晶圆设置在所述第二晶圆2的一侧,所述第一晶圆1上设置有填埋腔3,所述填埋腔3贯穿所述第一晶圆1,所述填埋腔3的底部为所述第二晶圆2靠近所述第一晶圆1一侧的部分表面。
在一些可选的实施方式中,所述第一晶圆1包括围绕所述填埋腔3设置的框体,所述框体靠近所述第二晶圆2的一侧设置有第一键合层103;所述第二晶圆2与所述第一键合层103之间设置有第二键合层201,所述第二键合层201整面覆盖所述第二晶圆2靠近所述第一晶圆1的一侧表面。
基于同一发明构思,本申请实施例公开一种功能芯片,所述功能芯片包括:数字层,所述数字层用于搭载数字处理电路,为功能芯片的芯片单元提供数字信号;
阵列层,所述阵列层设置在所述数字层的一侧,所述阵列层为本申请实施例中所述的芯片基板,所述芯片基板的填埋腔内设置有所述芯片单元;
布线层,所述布线层设置在所述阵列层背离所述数字层的一侧,包括多条金属走线,所述金属走线与所述芯片单元连接。
本说明书中的各个实施例均采用递进的方式描述,每个实施例重点说明的都是与其他实施例的不同之处,各个实施例之间相同相似的部分互相参见即可。
在本说明书的描述中,需要理解的是,术语“中心”、“厚度”、“上”、“下”、“前”、“后”、“水平”、“顶”、“底”、“内”、“外”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系,仅是为了便于描述本申请和简化描述,而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作,因此不能理解为对本申请的限制。
在本申请中,除非另有明确的规定和限定,术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解,例如,可以是固定连接,也可以是可拆卸连接,或成一体;可以是机械连接,也可以是电连接,还可以是通信;可以是直接相连,也可以通过中间媒介间接相连,可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言,可以根据具体情况理解上述术语在本申请中的具体含义。
在本申请中,除非另有明确的规定和限定,第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触,也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且,第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方,或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正上方和斜上方,或仅仅表示第一特征水平高度小于第二特征。
上文的申请提供了许多不同的实施方式或例子用来实现本申请的不同结构。为了简化本申请,上文中对特定例子的部件和设置进行描述。当然,它们仅仅为示例,并且目的不在于限制本申请。此外,本申请可以在不同例子中重复参考数字和/或参考字母,这种重复是为了简化和清楚的目的,其本身不指示所讨论各种实施方式和/或设置之间的关系。
本文中所称的“一个实施例”、“实施例”或者“一个或者多个实施例”意味着,结合实施例描述的特定特征、结构或者特性包括在本申请的至少一个实施例中。此外,请注意,这里“在一个实施例中”的词语例子不一定全指同一个实施例。
在此处所提供的说明书中,说明了大量具体细节。然而,能够理解,本申请的实施例可以在没有这些具体细节的情况下被实践。在一些实例中,并未详细示出公知的方法、结构和技术,以便不模糊对本说明书的理解。
最后,还需要说明的是,在本文中,诸如第一和第二等之类的关系术语仅仅用来将一个实体或操作与另一个实体或操作区分开来,而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且,术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含,从而使得包括一系列要素的过程、方法、物品或者终端设备不仅包括那些要素,而且还包括没有明确列出的其他要素,或者是还包括为这种过程、方法、物品或者终端设备所固有的要素。在没有更多限制的情况下,由语句“包括一个……”限定的要素,并不排除在包括所述要素的过程、方法、物品或者终端设备中还存在另外的相同要素。
以上对本申请所提供的一种具有垂直侧壁和平整槽底的芯片基板及其制备方法、功能芯片,进行了详细介绍,本文中应用了具体个例对本申请的原理及实施方式进行了阐述,以上实施例的说明只是用于帮助理解本申请的方法及其核心思想;同时,对于本领域的一般技术人员,依据本申请的思想,在具体实施方式及应用范围上均会有改变之处,综上所述,本说明书内容不应理解为对本申请的限制。
Claims (10)
1.一种具有垂直侧壁和平整槽底的芯片基板的制备方法,其特征在于,所述方法包括:
提供第一晶圆,所述第一晶圆包括相对设置的第一侧和第二侧;
在所述第一晶圆上形成贯穿所述第一晶圆的第一通孔;
对所述第二侧进行第二减薄处理,以使所述第一通孔沿第一方向的深度减小第一预设尺寸,所述第一方向为所述第二侧指向所述第一侧的方向;
将所述第一晶圆的第二侧与第二晶圆进行键合,形成芯片基板,其中,所述第一通孔的孔壁以及所述第二晶圆靠近所述第一晶圆的一侧表面围合形成填埋腔。
2.根据权利要求1所述的具有垂直侧壁和平整槽底的芯片基板的制备方法,其特征在于,所述在所述第一晶圆上形成贯穿所述第一晶圆的第一通孔,包括:
对所述第一晶圆的第一侧进行刻蚀处理,形成原始填埋腔,所述原始填埋腔沿所述第一方向的深度大于所述第一预设尺寸;
对所述第一晶圆的第二侧进行第一减薄处理,直至所述原始填埋腔的腔底与所述第二侧表面齐平,形成所述第一通孔。
3.根据权利要求1所述的具有垂直侧壁和平整槽底的芯片基板的制备方法,其特征在于,所述在所述第一晶圆上形成贯穿所述第一晶圆的第一通孔,包括:
对所述第一晶圆的第一侧进行刻蚀处理,形成所述第一通孔;
对所述第一晶圆的第二侧进行第三减薄处理,直至所述第一晶圆沿所述第一方向的厚度为目标厚度,所述目标厚度大于所述第一预设尺寸。
4.根据权利要求1所述的具有垂直侧壁和平整槽底的芯片基板的制备方法,其特征在于,在对所述第二侧进行第二减薄处理之后,所述方法还包括:
对所述第二侧进行平坦化处理,以使所述第一通孔沿所述第一方向的深度减小第二预设尺寸,所述第二预设尺寸小于所述第一预设尺寸。
5.根据权利要求1所述的具有垂直侧壁和平整槽底的芯片基板的制备方法,其特征在于,所述将所述第一晶圆的第二侧与第二晶圆进行键合,形成芯片基板,包括:
将所述第一晶圆的第二侧与第二晶圆进行直接键合,形成所述芯片基板。
6.根据权利要求1所述的具有垂直侧壁和平整槽底的芯片基板的制备方法,其特征在于,所述将所述第一晶圆的第二侧与第二晶圆进行键合,形成芯片基板,包括:
在所述第二侧表面形成第一键合层;
在所述第二晶圆的一侧形成第二键合层;
基于所述第一键合层和所述第二键合层,将所述第一晶圆的第二侧与所述第二晶圆进行键合,形成所述芯片基板。
7.根据权利要求6所述的具有垂直侧壁和平整槽底的芯片基板的制备方法,其特征在于,在所述第二晶圆上的正投影中,所述第二键合层至少部分覆盖所述填埋腔的腔底。
8.根据权利要求1所述的具有垂直侧壁和平整槽底的芯片基板的制备方法,其特征在于,所述第一预设尺寸大于或等于10微米,且小于或等于20微米。
9.一种具有垂直侧壁和平整槽底的芯片基板,其特征在于,所述芯片基板由权利要求1至8任意一项所述的具有垂直侧壁和平整槽底的芯片基板的制备方法制备得到。
10.一种功能芯片,其特征在于,所述功能芯片包括:
数字层;
阵列层,所述阵列层设置在所述数字层的一侧,所述阵列层为权利要求9所述的芯片基板,所述芯片基板的填埋腔内设置有芯片单元;
布线层,所述布线层设置在所述阵列层背离所述数字层的一侧,包括多条金属走线,所述金属走线与所述芯片单元连接。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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CN202410571582.2A CN118136498A (zh) | 2024-05-10 | 2024-05-10 | 一种具有垂直侧壁和平整槽底的芯片基板及其制备方法、功能芯片 |
Publications (1)
Publication Number | Publication Date |
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CN118136498A true CN118136498A (zh) | 2024-06-04 |
Family
ID=91242077
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
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CN (1) | CN118136498A (zh) |
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CN114242582A (zh) * | 2021-11-30 | 2022-03-25 | 武汉大学 | 间接式等离子体大腔体刻蚀的结构及其制备工艺 |
CN114914196A (zh) * | 2022-07-19 | 2022-08-16 | 武汉大学 | 基于芯粒概念的局部中介层2.5d扇出封装结构及工艺 |
CN115101514A (zh) * | 2022-07-08 | 2022-09-23 | 华天科技(昆山)电子有限公司 | 一种高密度3d堆叠扇出型封装结构及其制造工艺 |
US20230317559A1 (en) * | 2021-05-21 | 2023-10-05 | Peking University | Silicon-based fan out package structure and preparation method therefor |
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- 2024-05-10 CN CN202410571582.2A patent/CN118136498A/zh active Pending
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