CN118073411A - 一种肖特基/欧姆混合漏极结构的低阻高击穿GaN基HEMT器件及其制备方法 - Google Patents
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Abstract
本发明公开了一种肖特基/欧姆混合漏极结构的低阻高击穿GaN基HEMT器件及其制备方法，通过引入第一嵌套矩形沟槽和第二嵌套矩形沟槽将接触形式扩展到了三维立体层面，能显著增大欧姆金属与异质结沟道处的接触面积，将进一步减小GaN基HEMT器件的欧姆接触电阻；在不减少接触面积的同时，大量减少小尺寸孔阵的分布，减少金属尖峰毛刺的产生，从而优化电压分布，提高击穿电压；利用肖特基/欧姆混合漏电极在不改变源漏实际间距下，等效缩短源漏间距，进一步缩小器件特征尺寸，从而提高其工作频率，提高其射频功率特性，同时，漏电极肖特基金属的引入能提高漏极击穿电压。
Description
技术领域
本发明属于半导体器件技术领域，具体涉及一种肖特基/欧姆混合漏极结构的低阻高击穿GaN基HEMT器件及其制备方法。
背景技术
随着5G技术的普及以及6G节点下相关技术的提出，以GaN为代表的宽禁带半导体材料(Wide Band Gap Semiconductor)以其禁带宽度大、介电常数小的特点，具有高工作频率，高击穿电压，高输出功率等优势，其远高于其他半导体材料的约翰逊品质因数(Johnson’s FOM)，也使得GaN材料在相同频率下具有更大的输出功率，相同输出功率下，具有更高的工作频率。同时，GaN基HEMT器件在异质结处具有高导电特性的二维电子气，在卫星通讯、雷达技术、军事对抗领域都有巨大应用潜力。因此，以GaN为代表的第三代半导体材料成为微波毫米波领域的研究热点。
为进一步提高GaN基HEMT器件的电流增益截止频率fT和功率增益截止频率fmax，使其工作在更高频段下，需要对器件尺寸等比例缩放，此时器件的寄生电阻对功率特性和频率特性的影响显著增大，降低器件的寄生电阻对其在高频下的应用至关重要。降低欧姆接触电阻是降低HEMT器件寄生电阻的有效手段，欧姆接触金属多采用Ti/Al/Ni/Au金属叠层结构，采用快速热退火(RTA，Rapid Thermal Annealing)的方法，在830-860℃的温度下退火30-45s，可实现最低0.5Ω·mm左右的欧姆接触电阻。欧姆区域采用阵列分布的图案化结构可以降低欧姆接触电阻，但其较小尺寸的方孔在蒸发金属并退火后会产生大量金属尖峰毛刺，成为器件在较小电压下击穿的主要原因。因此如何进一步降低欧姆接触电阻，提高击穿电压，解决常规方法形成的欧姆接触电阻较大、击穿电压低的问题，使HEMT器件获得更高工作频率和输出功率，是当前GaN基HEMT器件亟待解决的问题。
发明内容
为了解决现有技术中存在的上述问题，本发明提供了一种肖特基/欧姆混合漏极结构的低阻高击穿GaN基HEMT器件及其制备方法。本发明要解决的技术问题通过以下技术方案实现：
第一方面，本发明实施例提供了一种肖特基/欧姆混合漏极结构的低阻高击穿GaN基HEMT器件，包括：
衬底层、成核层、缓冲层、势垒层、第一嵌套矩形沟槽、第二嵌套矩形沟槽、源电极、栅电极、肖特基/欧姆混合漏电极和钝化层；其中，
所述衬底层、所述成核层、所述缓冲层和所述势垒层自下而上依次设置；
所述缓冲层和所述势垒层的结合处形成二维电子气；所述缓冲层和所述势垒层构成异质结结构；
所述第一嵌套矩形沟槽和所述第二嵌套矩形沟槽分别设置于所述势垒层上表面的左右两侧，所述第一嵌套矩形沟槽和所述第二嵌套矩形沟槽由从外到内面积逐渐减小的嵌套矩形框凹槽构成；
所述源电极设置于所述第一嵌套矩形沟槽的上方，填满所述第一嵌套矩形沟槽；
所述栅电极设置于所述势垒层的上方并靠近所述源电极；
所述肖特基/欧姆混合漏电极包括：漏电极肖特基金属和漏电极欧姆金属；所述漏电极欧姆金属设置于所述第二嵌套矩形沟槽的上方，填满所述第二嵌套矩形沟槽；所述漏电极肖特基金属设置于所述漏电极欧姆金属的上表面和靠近所述栅电极的侧面；
所述钝化层设置于所述势垒层上表面中所述源电极和所述栅电极之间的区域以及所述栅电极和所述肖特基/欧姆混合漏电极之间的区域。
在本发明的一个实施例中，衬底层的材料，包括：
蓝宝石、硅或碳化硅。
在本发明的一个实施例中，异质结结构的材料，包括：
AlGaN/GaN、InAlN/GaN或AlN/GaN；其中，
所述缓冲层的材料为GaN；
所述势垒层的材料包括：AlGaN、InAlN或AlN。
在本发明的一个实施例中，第一嵌套矩形沟槽和第二嵌套矩形沟槽的底部距离于所述二维电子气上方5nm-15nm；在所述第一嵌套矩形沟槽和所述第二嵌套矩形沟槽中，每一个嵌套矩形框凹槽的宽度相同，每一个嵌套矩形框凹槽的深度相同，相邻的嵌套矩形框凹槽之间的水平距离相同，所述水平距离与所述嵌套矩形框凹槽的宽度相同，所述水平距离和所述嵌套矩形框凹槽的宽度为2μm-5μm。
在本发明的一个实施例中，源电极的材料为Ti/Al/Ni/Au。
在本发明的一个实施例中，漏电极欧姆金属的材料为Ti/Al/Ni/Au；所述漏电极肖特基金属的材料为Ni/Au。
在本发明的一个实施例中，钝化层的材料为SiN，所述钝化层的厚度为60nm-200nm。
第二方面，本发明实施例提供了一种肖特基/欧姆混合漏极结构的低阻高击穿GaN基HEMT器件的制备方法，包括：
获取衬底层；
在所述衬底层上依次制备成核层、缓冲层、势垒层；所述缓冲层和所述势垒层的结合处形成二维电子气；
对所述势垒层上表面的左右两侧区域分别采用反应耦合等离子体进行刻蚀得到第一嵌套矩形沟槽和第二嵌套矩形沟槽；所述第一嵌套矩形沟槽和所述第二嵌套矩形沟槽由从外到内面积逐渐减小的嵌套矩形框凹槽构成；
在所述第一嵌套矩形沟槽和所述第二嵌套矩形沟槽的上方分别利用电子束蒸发技术和快速热处理退火技术，沉积生成源电极和漏电极欧姆金属；
对形成的器件进行刻蚀形成台面隔离；
在形成台面隔离的器件的上表面采用等离子体增强化学气相沉积设备制备钝化层；
对所述钝化层进行刻蚀，暴露所述势垒层上栅电极对应的区域和肖特基/欧姆混合漏电极对应的区域；
在所述栅电极对应的区域制备栅电极；
在所述肖特基/欧姆混合漏电极对应的区域中所述漏电极欧姆金属的上表面和靠近所述栅电极的侧面制备漏电极肖特基金属；
利用互连金属将得到的器件的电极引出，得到完整的器件。
在本发明的一个实施例中，互连金属的材料为Ti/Au。
本发明的有益效果：
本发明实施例所提供的方案中，通过第一嵌套矩形沟槽和第二嵌套矩形沟槽将接触形式扩展到了三维立体层面，能显著增大欧姆金属与异质结沟道处的接触面积，将进一步减小GaN基HEMT器件的欧姆接触电阻；在不减少接触面积的同时，大量减少小尺寸孔阵的分布，减少金属尖峰毛刺的产生，从而优化电压分布，提高击穿电压；利用肖特基/欧姆混合漏电极在不改变源漏实际间距下，等效缩短源漏间距，进一步缩小器件特征尺寸，从而提高其工作频率，提高其射频功率特性，同时，漏电极肖特基金属的引入能提高漏极击穿电压。
附图说明
图1为本发明实施例所提供的一种肖特基/欧姆混合漏极结构的低阻高击穿GaN基HEMT器件的结构示意图；
图2为本发明实施例所提供的一种肖特基/欧姆混合漏极结构的低阻高击穿GaN基HEMT器件的嵌套矩形沟槽的结构俯视图；
图3为本发明实施例所提供的一种肖特基/欧姆混合漏极结构的低阻高击穿GaN基HEMT器件的制备方法的步骤示意图
图4a-图4c为本发明实施例所提供的一种肖特基/欧姆混合漏极结构的低阻高击穿GaN基HEMT器件的制备方法的工艺流程示意图；
图5为本发明实施例所提供的一种肖特基/欧姆混合漏极结构的低阻高击穿GaN基HEMT器件的输出特性对比图；
图6为本发明实施例所提供的一种肖特基/欧姆混合漏极结构的低阻高击穿GaN基HEMT器件的转移特性对比图；
图7为本发明实施例所提供的一种肖特基/欧姆混合漏极结构的低阻高击穿GaN基HEMT器件的肖特基特性对比图；
图8为本发明实施例所提供的一种肖特基/欧姆混合漏极结构的低阻高击穿GaN基HEMT器件的击穿电压对比图。
附图标记
101-衬底层，102-成核层，103-缓冲层，104-势垒层，105-二维电子气，106-第一嵌套矩形沟槽，107-第二嵌套矩形沟槽，108-源电极，109-肖特基/欧姆混合漏电极，110-钝化层，111-栅电极。
具体实施方式
下面将结合本发明实施例的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明实施例提供了一种肖特基/欧姆混合漏极结构的低阻高击穿GaN基HEMT器件，如图1所示，可以包括：
衬底层101、成核层102、缓冲层103、势垒层104、第一嵌套矩形沟槽106、第二嵌套矩形沟槽107、源电极108、栅电极111、肖特基/欧姆混合漏电极109和钝化层110；其中，
衬底层101、成核层102、缓冲层103和势垒层104自下而上依次设置；
缓冲层103和势垒层104的结合处形成二维电子气105；缓冲层103和势垒层104构成异质结结构；
第一嵌套矩形沟槽106和第二嵌套矩形沟槽107分别设置于势垒层104上表面的左右两侧，第一嵌套矩形沟槽106和第二嵌套矩形沟槽107由从外到内面积逐渐减小的嵌套矩形框凹槽构成；
源电极108设置于第一嵌套矩形沟槽106的上方，填满第一嵌套矩形沟槽106；
栅电极111设置于势垒层104的上方并靠近源电极108；
肖特基/欧姆混合漏电极109包括：漏电极肖特基金属和漏电极欧姆金属；漏电极欧姆金属设置于第二嵌套矩形沟槽107的上方，填满第二嵌套矩形沟槽107；漏电极肖特基金属设置于漏电极欧姆金属的上表面和靠近栅电极111的侧面；
钝化层110设置于势垒层104上表面中源电极108和栅电极111之间的区域以及栅电极111和肖特基/欧姆混合漏电极109之间的区域。
本发明所提出的低阻高击穿GaN基HEMT器件，其欧姆区域嵌套矩形沟槽结构能显著增大欧姆接触金属与异质结沟道处的接触面积，减小低阻高击穿GaN基HEMT器件的欧姆接触电阻。与传统图案化刻蚀相比，嵌套矩形沟槽结构在不减少接触面积的同时，能够减少因阵列方孔结构所造成的金属尖峰毛刺较多的问题，优化电压分布，进一步提高击穿电压；同时，肖特基/欧姆混合漏电极109能够等效缩短源漏间距，从而提高其工作频率，改善器件的射频功率特性。
具体的，衬底层101的材料，可以包括：
蓝宝石、硅或碳化硅。
具体的，异质结结构的材料，包括：
AlGaN/GaN、InAlN/GaN或AlN/GaN；其中，
缓冲层103的材料为GaN；
势垒层104的材料包括：AlGaN、InAlN或AlN。
缓冲层103和势垒层104构成异质结结构时，由于晶格匹配的不完全和材料极性的不同，会导致自发极化和压电极化的产生，在缓冲层103和势垒层104结合的界面形成二维电子气105，这些电子被限制在二维平面内，具有高迁移率和电荷密度。
本发明实施例所提供的嵌套矩形沟槽的结构俯视图，请参见图2。具体的，第一嵌套矩形沟槽106和所述第二嵌套矩形沟槽107的底部距离于所述二维电子气105上方5nm-15nm；在所述第一嵌套矩形沟槽106和所述第二嵌套矩形沟槽107中，每一个嵌套矩形框凹槽的宽度相同，每一个嵌套矩形框凹槽的深度相同，相邻的嵌套矩形框凹槽之间的水平距离相同，所述水平距离与所述嵌套矩形框凹槽的宽度相同，所述水平距离和所述嵌套矩形框凹槽的宽度为2μm-5μm。
在所述第一嵌套矩形沟槽106和所述第二嵌套矩形沟槽107中，从图2可以看出，每一个嵌套矩形框凹槽的俯视图为一个矩形框，且从外到内矩形框的面积逐渐减小。
本发明实施例提出的第一嵌套矩形沟槽106和第二嵌套矩形沟槽107将欧姆金属与半导体的接触形式扩展到了三维立体层面，能显著增大欧姆接触金属与异质结沟道处的接触面积，将进一步减小GaN基HEMT器件的欧姆接触电阻。另外，嵌套矩形沟槽结构在不减少接触面积的同时，能够大量减少小尺寸孔阵的分布，减少金属尖峰毛刺的产生，从而优化电压分布，提高击穿电压。
具体的，钝化层110的材料为SiN，所述钝化层110的厚度为60nm-200nm。
钝化层110能够起到防腐蚀、绝缘、降低电阻和保护的作用。
具体的，源电极108的材料为Ti/Al/Ni/Au，栅电极111的材料为Ni/Au。
在肖特基/欧姆混合漏电极109中，漏电极欧姆金属的材料为Ti/Al/Ni/Au；漏电极肖特基金属的材料为Ni/Au。
本发明实施例提出的肖特基/欧姆混合漏电极109结构，在不改变源漏实际间距下，能够等效缩短源漏间距，进一步缩小器件特征尺寸，从而提高其工作频率，提高其射频功率特性，同时，漏电极肖特基金属的引入能够提高漏极的击穿电压。
本发明实施例提供了一种肖特基/欧姆混合漏极结构的低阻高击穿GaN基HEMT器件的制备方法，如图3所示，可以包括：
S1，获取衬底层101；
S2，在衬底层101上依次制备成核层102、缓冲层103、势垒层104；缓冲层103和势垒层104的结合处形成二维电子气105；
S3，对势垒层104上表面的左右两侧区域分别采用反应耦合等离子体进行刻蚀，得到第一嵌套矩形沟槽106和第二嵌套矩形沟槽107；第一嵌套矩形沟槽106和第二嵌套矩形沟槽107由从外到内面积逐渐减小的嵌套矩形框凹槽构成；
S4，在第一嵌套矩形沟槽106和第二嵌套矩形沟槽107的上方分别利用电子束蒸发技术和快速热处理退火技术，沉积生成源电极108和漏电极欧姆金属；
S5，对形成的器件进行刻蚀形成台面隔离；
S6，在形成台面隔离的器件的上表面采用等离子体增强化学气相沉积设备制备钝化层110；
S7，对钝化层110进行刻蚀，暴露势垒层104上栅电极111对应的区域和肖特基/欧姆混合漏电极109对应的区域；
S8，在栅电极111对应的区域制备栅电极111；
S9，在肖特基/欧姆混合漏电极109对应的区域中漏电极欧姆金属的上表面和靠近栅电极111的侧面制备漏电极肖特基金属；
S10，利用互连金属将得到的器件的电极引出，得到完整的器件。
具体的，针对S1，可以包括：
选取蓝宝石、硅或碳化硅材料作为衬底层101。
针对S2，可以包括：
采用MOCVD设备在衬底层101上依次生长成核层102、缓冲层103和势垒层104，缓冲层和势垒层结合的界面因自发极化形成二维电子气105。
针对S3可以包括：
对通过S2得到的器件进行清洗，在清洗后的器件上进行匀胶、前烘、曝光、显影和后烘，暴露出需要刻蚀的区域；对势垒层104上表面的左右两侧区域分别采用反应耦合等离子体进行刻蚀，得到第一嵌套矩形沟槽106和第二嵌套矩形沟槽107；其中，Cl基刻蚀所采用的气体氛围为BCl3和Cl2，F基刻蚀的反应气体为CF4和SF6；第一嵌套矩形沟槽106和第二嵌套矩形沟槽107为从上到下面积逐渐减小的阶梯状矩形凹槽；第一嵌套矩形沟槽106和第二嵌套矩形沟槽107的底部距离于二维电子气105上方5nm-15nm；在第一嵌套矩形沟槽106和第二嵌套矩形沟槽107中，相邻层嵌套矩形之间的水平距离相同，相邻层嵌套矩形之间的垂直距离相同，水平距离与垂直距离相同，水平距离和垂直距离为2μm-5μm。经过上述处理得到的器件请参见图4a所示。
针对S4，可以包括：
将S3得到的器件依次放入丙酮、无水乙醇和去离子水中进行超声清洗，去除表面光刻胶，并进行吹干，再次匀胶，前烘，曝光，显影，后烘，暴露出整个欧姆区域。采用电子束蒸发技术制备源电极108和漏电极欧姆金属；源电极108和漏电极欧姆金属的材料为：Ti/Al/Ni/Au，厚度为20nm/140nm/40nm/50nm。剥离时，将器件放入丙酮溶液浸泡8小时以上，之后进行超声剥离，剥离完成后依次放入无水乙醇，去离子水中清洗并用N2吹干。
将吹干后的器件采用快速热处理退火技术进行退火处理；退火温度为860℃，退火时间为45s。经过上述处理得到的器件请参见图4b所示。
针对S5，可以包括：
对S4得到的器件采用干法刻蚀进行台面隔离，实现器件的器件隔离；其中，Cl基刻蚀所采用的气体氛围为BCl3和Cl2，F基刻蚀的反应气体为CF4和SF6。
在半导体制造过程中，器件隔离是非常重要的一步，采用干法刻蚀隔离各个器件之间的电流、电压和信号，以确保器件的正常工作和避免相互干扰。本发明实施例采用的干法刻蚀详情请参考现有技术，在此不多做赘述。在实际半导体制造过程中，使用者可以根据具体的制造需求和器件要求选择合适的隔离方法。
针对S6，可以包括：
对S5得到的器件的上表面采用等离子体增强化学气相沉积设备制备钝化层110，钝化层110材料为SiN，厚度为60nm。
针对S7，可以包括：
对S6得到的器件的上表面采用反应耦合等离子体进行刻蚀，暴露出栅电极111对应的区域和肖特基/欧姆混合漏电极109对应的区域。F基刻蚀的气体氛围为CF4和SF6。
针对S8，可以包括：
光刻定义栅电极111对应的区域，采用电子束蒸发设备在栅电极111对应的区域沉积厚度为50nm/200nm的Ni/Au叠层金属作为栅电极111。
针对S9，可以包括：
光刻定义肖特基/欧姆混合漏电极109对应的区域，采用电子束蒸发设备在肖特基/欧姆混合漏电极109对应的区域沉积厚度为50nm/200nm的Ni/Au叠层金属作为漏电极肖特基金属；漏电极欧姆金属和漏电极肖特基金属构成肖特基/欧姆混合漏电极109。
针对S10，可以包括：
互连金属的材料为Ti/Au，厚度为20nm/200nm。经过上述处理得到的器件请参见图4c所示。
电极的引出可以实现器件与外部电路的连接，实现信号的输入和输出。通过引出电极，可以将器件与其他器件或电路连接起来，实现电路的功能。同时，引出电极还可以提供对半导体器件的控制和调节，例如对晶体管的基极、集电极和发射极进行控制。半导体器件电极的引出起着连接和控制作用，是半导体器件正常工作和应用的重要组成部分。
下面结合低阻高击穿GaN基HEMT器件的仿真图，对器件的特性进行详细介绍。
本发明实施例所提供的低阻高击穿GaN基HEMT器件的输出特性对比图，请参见图5。从图5中可以看出，肖特基漏极因其较高势垒导致起始电压较大，具有较高的导通电阻Ron，肖特基/欧姆混合漏电极在较高Vds偏置下，具有最高饱和输出电流，但其导通电阻Ron＝12.7Ω·mm略大于欧姆漏Ron＝11.3Ω·mm。
本发明实施例所提供的低阻高击穿GaN基HEMT器件的转移特性对比图，请参见图6。从图6中可以看出，肖特基/欧姆混合漏电极具有三者中最高的跨导，较常规欧姆漏极提高30.1％；在偏置Vds＝10v下，具有最高的饱和输出电流，较常规欧姆漏极提高39.7％。
本发明实施例所提供的低阻高击穿GaN基HEMT器件的肖特基特性对比图，请参见图7。从图7中可以看出，关态下，肖特基/欧姆混合漏电极具有最低的栅极漏电流，肖特基漏栅极漏电流最高。
发明实施例所提供的低阻高击穿GaN基HEMT器件的击穿电压对比图，请参见图8。从图8中可以看出，肖特基漏极具有最大击穿电压，肖特基/欧姆混合漏电极击穿电压为397V，传统欧姆漏极击穿电压为341.4V。通过上述仿真结果能够得出：
本发明实施例所提供的方案通过第一嵌套矩形沟槽和第二嵌套矩形沟槽将接触形式扩展到了三维立体层面，能显著增大欧姆金属与异质结沟道处的接触面积，将进一步减小GaN基HEMT器件的欧姆接触电阻；在不减少接触面积的同时，大量减少小尺寸孔阵的分布，减少金属尖峰毛刺的产生，从而优化电压分布，提高击穿电压；利用肖特基/欧姆混合漏电极在不改变源漏实际间距下，等效缩短源漏间距，进一步缩小器件特征尺寸，从而提高其工作频率，提高其射频功率特性，同时，漏电极肖特基金属的引入能提高漏极击穿电压。
以上所述仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。凡在本发明的精神和原则之内所作的任何修改、等同替换、改进等，均包含在本发明的保护范围内。
Claims (9)
1.一种肖特基/欧姆混合漏极结构的低阻高击穿GaN基HEMT器件，其特征在于，包括：
衬底层、成核层、缓冲层、势垒层、第一嵌套矩形沟槽、第二嵌套矩形沟槽、源电极、栅电极、肖特基/欧姆混合漏电极和钝化层；其中，
所述衬底层、所述成核层、所述缓冲层和所述势垒层自下而上依次设置；
所述缓冲层和所述势垒层的结合处形成二维电子气；所述缓冲层和所述势垒层构成异质结结构；
所述第一嵌套矩形沟槽和所述第二嵌套矩形沟槽分别设置于所述势垒层上表面的左右两侧，所述第一嵌套矩形沟槽和所述第二嵌套矩形沟槽由从外到内面积逐渐减小的嵌套矩形框凹槽构成；
所述源电极设置于所述第一嵌套矩形沟槽的上方，填满所述第一嵌套矩形沟槽；
所述栅电极设置于所述势垒层的上方并靠近所述源电极；
所述肖特基/欧姆混合漏电极包括：漏电极肖特基金属和漏电极欧姆金属；所述漏电极欧姆金属设置于所述第二嵌套矩形沟槽的上方，填满所述第二嵌套矩形沟槽；所述漏电极肖特基金属设置于所述漏电极欧姆金属的上表面和靠近所述栅电极的侧面；
所述钝化层设置于所述势垒层上表面中所述源电极和所述栅电极之间的区域以及所述栅电极和所述肖特基/欧姆混合漏电极之间的区域。
2.根据权利要求1所述的一种肖特基/欧姆混合漏极结构的低阻高击穿GaN基HEMT器件，其特征在于，所述衬底层的材料，包括：
蓝宝石、硅或碳化硅。
3.根据权利要求1所述的一种肖特基/欧姆混合漏极结构的低阻高击穿GaN基HEMT器件，其特征在于，所述异质结结构的材料，包括：
AlGaN/GaN、InAlN/GaN或AlN/GaN；其中，
所述缓冲层的材料为GaN；
所述势垒层的材料包括：AlGaN、InAlN或AlN。
4.根据权利要求1所述的一种肖特基/欧姆混合漏极结构的低阻高击穿GaN基HEMT器件，其特征在于，所述第一嵌套矩形沟槽和所述第二嵌套矩形沟槽的底部距离于所述二维电子气上方5nm-15nm；在所述第一嵌套矩形沟槽和所述第二嵌套矩形沟槽中，每一个嵌套矩形框凹槽的宽度相同，每一个嵌套矩形框凹槽的深度相同，相邻的嵌套矩形框凹槽之间的水平距离相同，所述水平距离与所述嵌套矩形框凹槽的宽度相同，所述水平距离和所述嵌套矩形框凹槽的宽度为2μm-5μm。
5.根据权利要求1所述的一种肖特基/欧姆混合漏极结构的低阻高击穿GaN基HEMT器件，其特征在于，所述源电极的材料为Ti/Al/Ni/Au。
6.根据权利要求1所述的一种肖特基/欧姆混合漏极结构的低阻高击穿GaN基HEMT器件，其特征在于，所述漏电极欧姆金属的材料为Ti/Al/Ni/Au；所述漏电极肖特基金属的材料为Ni/Au。
7.根据权利要求1所述的一种肖特基/欧姆混合漏极结构的低阻高击穿GaN基HEMT器件，其特征在于，所述钝化层的材料为SiN，所述钝化层的厚度为60nm-200nm。
8.一种肖特基/欧姆混合漏极结构的低阻高击穿GaN基HEMT器件的制备方法，其特征在于，包括：
获取衬底层；
在所述衬底层上依次制备成核层、缓冲层、势垒层；所述缓冲层和所述势垒层的结合处形成二维电子气；
对所述势垒层上表面的左右两侧区域分别采用反应耦合等离子体进行刻蚀得到第一嵌套矩形沟槽和第二嵌套矩形沟槽；所述第一嵌套矩形沟槽和所述第二嵌套矩形沟槽由从外到内面积逐渐减小的嵌套矩形框凹槽构成；
在所述第一嵌套矩形沟槽和所述第二嵌套矩形沟槽的上方分别利用电子束蒸发技术和快速热处理退火技术，沉积生成源电极和漏电极欧姆金属；
对形成的器件进行刻蚀形成台面隔离；
在形成台面隔离的器件的上表面采用等离子体增强化学气相沉积设备制备钝化层；
对所述钝化层进行刻蚀，暴露所述势垒层上栅电极对应的区域和肖特基/欧姆混合漏电极对应的区域；
在所述栅电极对应的区域制备栅电极；
在所述肖特基/欧姆混合漏电极对应的区域中所述漏电极欧姆金属的上表面和靠近所述栅电极的侧面制备漏电极肖特基金属；
利用互连金属将得到的器件的电极引出，得到完整的器件。
9.根据权利要求8所述的一种肖特基/欧姆混合漏极结构的低阻高击穿GaN基HEMT器件的制备方法，其特征在于，所述互连金属的材料为Ti/Au。
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|---|---|---|---|
| CN202410216094.XA CN118073411A (zh) | 2024-02-27 | 2024-02-27 | 一种肖特基/欧姆混合漏极结构的低阻高击穿GaN基HEMT器件及其制备方法 |
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