CN118073327A - 电子封装件及其制法 - Google Patents

电子封装件及其制法 Download PDF

Info

Publication number
CN118073327A
CN118073327A CN202211537588.5A CN202211537588A CN118073327A CN 118073327 A CN118073327 A CN 118073327A CN 202211537588 A CN202211537588 A CN 202211537588A CN 118073327 A CN118073327 A CN 118073327A
Authority
CN
China
Prior art keywords
electronic
layer
conductive
shielding
package
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202211537588.5A
Other languages
English (en)
Inventor
邱志贤
蔡文荣
张克维
陈嘉扬
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siliconware Precision Industries Co Ltd
Original Assignee
Siliconware Precision Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from TW111144619A external-priority patent/TW202422842A/zh
Application filed by Siliconware Precision Industries Co Ltd filed Critical Siliconware Precision Industries Co Ltd
Publication of CN118073327A publication Critical patent/CN118073327A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

一种电子封装件及其制法，包括于一承载件其中一侧上设置电子元件、导电结构及导电元件，且该电子元件、导电结构及导电元件均电性连接该承载件，再以封装层包覆该电子元件、导电结构及导电元件，且将屏蔽层形成于该封装层上以遮盖该电子元件，并使该屏蔽层电性连接该导电结构而未电性连接该导电元件，之后以屏蔽结构包覆该承载件的另一侧。

Description

电子封装件及其制法
技术领域
本发明有关一种半导体装置，尤指一种具屏蔽功能的电子封装件及其制法。
背景技术
随着近年来可携式电子产品的蓬勃发展，各類相关产品的开发亦朝向高密度、高性能以及轻、薄、短、小的趋势，各实施例的堆叠封装(package on package，简称PoP)也因而配合推陈出新，以期能符合轻薄短小与高密度的要求。
图1为现有半导体封装件1的剖视示意图。如图1所示，该半导体封装件1的制法于一基板10的上、下两侧设置半导体元件11,12，再以封装胶体14包覆该些半导体元件11,12，并使该基板10的接点(I/O)100外露于该封装胶体(molding compound)14的开孔140，之后形成多个焊球13于该些接点100上，最后于整体结构的六侧的表面上形成屏蔽层18，以于后续制程中，该半导体封装件1通过该焊球13接置如电路板或另一线路板的电子装置(图略)，且通过该屏蔽层18提供该半导体元件11,12电磁干扰(Electromagnetic Interference，简称EMI)屏蔽(shielding)的功能。
然而，现有半导体封装件1中，于植球侧(即具有该焊球13之侧)的屏蔽层18因需避开该焊球13而形成较不完整的结构，导致该屏蔽层18的阻抗提升，因而大幅降低屏蔽效果。
因此，如何克服上述现有技术的问题，实已成目前亟欲解决的课题。
发明内容
鉴于上述现有技术的种种缺陷，本发明提供一种电子封装件及其制法，以至少部分地解决现有技术的问题。
本发明的电子封装件，包括：电子模块，其包含一承载件、设于该承载件上的电子元件、导电结构及导电元件，且该电子元件、导电结构及导电元件电性连接该承载件；封装层，其形成于该承载件上以包覆该电子元件、导电结构及导电元件；屏蔽层，其形成于该封装层上以遮盖该电子元件，并使该屏蔽层电性连接该导电结构而未电性连接该导电元件；以及屏蔽结构，其包覆该电子模块。
本发明亦提供一种电子封装件的制法，包括：提供一电子模块，其包含一承载件、设于该承载件上的电子元件、导电结构及导电元件，且该电子元件、导电结构及导电元件电性连接该承载件；形成封装层于该承载件上，以令该封装层包覆该电子元件、导电结构及导电元件；形成屏蔽层于该封装层上，以令该屏蔽层遮盖该电子元件，并使该屏蔽层电性连接该导电结构而未电性连接该导电元件；以及形成屏蔽结构于该电子模块上，以令该屏蔽结构包覆该电子模块。
前述的电子封装件及其制法中，该导电结构齐平该封装层的表面以接触该屏蔽层。
前述的电子封装件及其制法中，该导电结构埋设于该封装层内，以令该屏蔽层延伸至该封装层中而接触该导电结构。
前述的电子封装件及其制法中，该屏蔽结构延伸至该封装层上以接触该屏蔽层。
前述的电子封装件及其制法中，该导电结构为金属柱形式、导线形式或凸块组合形式。
前述的电子封装件及其制法中，该导电元件为焊球形式或凸块组合形式。
前述的电子封装件及其制法中，该承载件具有相对的第一侧与第二侧，以令该封装层、电子元件、导电结构及导电元件形成于该第二侧。例如，该承载件的第一侧配置有另一电子元件，且该电子模块还包含包覆该另一电子元件的包覆层。进一步，该屏蔽结构包覆该电子模块的包覆层及承载件的侧面，以遮盖该另一电子元件。
由上可知，本发明的电子封装件及其制法中，主要通过该导电结构接地该屏蔽层与该承载件的设计，以快速导通该承载件的电荷，因而可对该电子元件提供电磁干扰(EMI)屏蔽(shielding)的效果，故相比于现有技术，本发明的电子封装件的接地功能因该导电结构邻近该电子元件而能缩短接地路径，以强化屏蔽效能。
附图说明
图1为现有半导体封装件的剖视示意图。
图2A至图2D为本发明的电子封装件的制法的剖视示意图。
图2C-1为图2C的下视示意图。
图2E为图2D的另一实施例的剖视示意图。
图3为图2D的另一实施例的剖视示意图。
图3-1为图3的下视示意图。
图4A及图4B为图2D的导电结构的其它实施例的剖视示意图。
图5A及图5B为图2D的导电元件的其它实施例的剖视示意图。
主要组件符号说明
1 半导体封装件
10 基板
100 接点
11,12 半导体元件
13 焊球
14 封装胶体
140 开孔
18 屏蔽层
2 电子封装件
2a 电子模块
20 承载件
20a 第一侧
20b 第二侧
200 线路层
201 第一接地线
202 第二接地线
21 第一电子元件
210,220 导电凸块
22 第二电子元件
23,53a,53b 导电元件
23a 表面
24 包覆层
25 封装层
25a 第一表面
25b 第二表面
25c 侧面
250 开孔
27,47a,47b 导电结构
27a 端面
28,28a,38 屏蔽层
29 屏蔽结构
470,530 焊锡材料
471,531 脚柱
533 金属凸块
532 焊锡凸块。
具体实施方式
以下通过特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其他优点及功效。
须知，本说明书附图所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供本领域技术人员的了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“第一”、“第二”、“一”等的用语，亦仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当亦视为本发明可实施的范畴。
图2A至图2D为本发明的电子封装件2的制法的剖面示意图。
如图2A所示，提供一电子组件2a，其包含一承载件20、以及设于该承载件20上的第一电子元件21、第二电子元件22、导电元件23与导电结构27。
所述的承载件20具有相对的第一侧20a与第二侧20b。于本实施例中，该承载件20例如为具有核心层与线路结构的封装基板(substrate)或无核心层(coreless)的线路结构，其具有多个线路层200，如扇出(fan out)型重布线路层(redistribution layer，简称RDL)，且该线路层200具有至少一位于该第二侧20b的第一接地线201，甚至于该承载件20的侧面20c的线路层200具有外露该侧面20c的第二接地线202。应可理解地，该承载件20亦可为其它可供承载如芯片等电子元件的承载单元，例如导线架(lead frame)，并不限于上述。
所述的第一电子元件21设于该承载件20的第一侧20a上。于本实施例中，该第一电子元件21为主动元件、被动元件或其二者组合等，其中，该主动元件为例如半导体芯片，且该被动元件为例如电阻、电容及电感。例如，该第一电子元件21通过多个如焊锡材料的导电凸块210以覆晶方式设于该线路层200上并电性连接该线路层200；或者，该第一电子元件21可通过多个焊线(图略)以打线方式电性连接该线路层200；亦或，该第一电子元件21可直接接触该线路层200。然而，有关该第一电子元件21电性连接该承载件20的方式不限于上述。
再者，该承载件20上可形成有一包覆该第一电子元件21的包覆层24。例如，该包覆层24为绝缘材，如聚酰亚胺(polyimide，简称PI)、干膜(dry film)、如环氧树脂(epoxy)的封装胶体或封装材(molding compound)。因此，该包覆层24的制程可选择液态封胶(liquidcompound)、喷涂(injection)、压合(lamination)或模压(compression molding)等方式形成于该承载件20上。
另外，于形成该包覆层24后，可于该承载件20上设置第二电子元件22、导电元件23及导电结构27。
所述的第二电子元件22设于该承载件20的第二侧20b上。于本实施例中，该第二电子元件22为主动元件、被动元件或其二者组合等，其中，该主动元件为例如半导体芯片，且该被动元件为例如电阻、电容及电感。例如，该第二电子元件22通过多个如焊锡材料的导电凸块220以覆晶方式设于该线路层200上；或者，该第二电子元件22可通过多个焊线(图略)以打线方式电性连接该线路层200。然而，有关该第二电子元件22电性连接该承载件20的方式不限于上述。
所述的导电元件23设于该承载件20的第二侧20b的线路层200上。于本实施例中，该导电元件23为焊球(solder ball)，但不限于上述。
所述的导电结构27设于该承载件20的第二侧20b上，并位于该第二电子元件22的周围。于本实施例中，该导电结构27为如电镀铜方式形成的金属柱，其电性连接(如接地)该承载件20的第一接地线201，且该导电元件23位于该导电结构27外侧。
如图2B所示，形成一封装层25于该承载件20的第二侧20b上，使该封装层25包覆该第二电子元件22、导电结构27与导电元件23，并使该导电结构27与导电元件23外露于该封装层25。
于本实施例中，该封装层25定义有相对的第一表面25a与第二表面25b及邻接该第一与第二表面25a,25b的侧面25c，且该封装层25以其第二表面25b结合该承载件20的第二侧20b，并可通过整平制程，使该封装层25的第一表面25a齐平该导电结构27的端面27a与该导电元件23的表面23a，使该导电结构27与导电元件23外露于该封装层25。例如，采用研磨方式进行整平制程，以移除该封装层25的部分材料与该导电元件23的部分材料，甚至移除该导电结构27的部分材料。应可理解地，该第二电子元件22的表面亦可依需求齐平该封装层25的第一表面25a以外露于该封装层25。
再者，该导电结构27亦可埋设于该封装层25的第一表面25a内，以采用开孔方式，使该导电结构27外露于该封装层25，如图2E所示。例如，于该封装层25的第一表面25a上形成对应外露该导电结构27的开孔250。应可理解地，有关该导电元件23或该第二电子元件22外露于该封装层25的方式亦可采用开孔方式。
另外，该封装层25为绝缘材，如聚酰亚胺(PI)、干膜(dry film)、如环氧树脂(epoxy)的封装胶体或封装材(molding compound)，其可用压合(lamination)或模压(molding)的方式形成于该线路结构20上。应可理解地，形成该封装层25的材料与形成该包覆层24的材料可相同或相异。
另外，该封装层25与该包覆层24可于同一制程制作以形成单一封装体。
如图2C所示，形成屏蔽层28于该封装层25的第一表面25a上，以令该屏蔽层28遮盖该第二电子元件22，并使该屏蔽层28电性连接(接地)该导电结构27而未电性连接该导电元件23。
于本实施例中，该屏蔽层28为金属层，其以电镀、化镀或其它涂布方式形成于该封装层25的第一表面25a上。例如，该屏蔽层28仅接触该导电结构27，而未接触该导电元件23。应可理解地，有关该屏蔽结构28的种类繁多，如薄膜形式，并不限于上述。
再者，该屏蔽层28未连通至该封装层25的第一表面25a的边缘，如图2C-1所示；或者，该屏蔽层38可连通至该封装层25的第一表面25a的边缘，如图3-1所示。
另外，于其它实施例中，该屏蔽层28a亦可延伸至该开孔250中以接触该导电结构27，如图2E所示。
如图2D所示，于该电子模块2a(该承载件20的侧面20c及包覆层24)上形成一屏蔽结构29，以令该屏蔽结构29包覆该电子模块2a并遮盖该第一电子元件21，以获取该电子封装件2，并于后续制程中，该电子封装件2通过该导电元件23外接一如电路板、线路结构、封装结构或其它等的电子装置(图略)。
于本实施例中，该屏蔽结构29为金属层，其以电镀、化镀或其它涂布方式形成。例如，该屏蔽结构29遮盖该第一电子元件21。应可理解地，有关该屏蔽结构29的种类繁多，如框架、罩盖等形式，并不限于上述。
再者，该屏蔽结构29可延伸至该封装层25的侧面25c上以接触该第二接地线202，但该屏蔽结构29未连接该屏蔽层28；或者，该屏蔽结构29延伸至该封装层25的侧面25c上，且该屏蔽结构29连接该屏蔽层38，如图3所示。因此，通过该第一与第二接地线201,202的配置，有关该屏蔽结构29与该屏蔽层28,38接地的方式可依需求调整。
另外，该导电结构27用于接地导通该承载件20与该屏蔽层28，故该导电结构27的种类繁多，如导线形式或凸块组合形式。例如，以打线方式所形成的焊线作为导线，如图4A所示的导电结构47a；或者，以金属框架的脚柱471通过焊锡材料470结合至该承载件20的第二侧20b上，再经由该整平制程使该脚柱471外露于该封装层25的第一表面25a，如图4B所示的导电结构47b。
另外，该导电元件23用于外接其它电子装置，故该导电元件23的种类亦繁多，如凸块组合实施例。例如，以金属框架的脚柱531通过焊锡材料530结合至该承载件20的第二侧20b上，再经由该整平制程使该脚柱531外露于该封装层25的第一表面25a，以结合焊锡凸块532于该脚柱531上，如图5A所示的导电元件53a。应可理解地，亦可采用电镀铜方式形成金属凸块533，再经由该整平使该金属凸块533外露于该封装层25的第一表面25a，以结合焊锡凸块532于该金属凸块533上，如图5B所示的导电元件53b。
因此，本发明的电子封装件2的制法，主要通过该导电结构27,47a,47b接地该屏蔽层28,28a,38与该承载件20的设计，以快速导通该承载件20的电荷，因而可对该第二电子元件22提供电磁干扰(Electromagnetic Interference，简称EMI)屏蔽(shielding)的效果。
进一步，即使植球侧(如该承载件20的第二侧20b)的屏蔽层28,28a,38因需避开该导电元件23,53a,53b而形成较不完整的结构，如图2C-1或图3-1所示的非矩形结构，通过该导电结构27,47a,47b的设计能避免因该不完整结构的屏蔽层28,28a,38所造成的阻抗提升而影响屏蔽效果的问题，故相比于现有技术，本发明的电子封装件2的植球侧的接地功能因该导电结构27,47a,47b邻近该第二电子元件22而能缩短接地路径，以强化屏蔽效能。
本发明亦提供一种电子封装件2，其包括：一电子模块2a、一封装层25、一屏蔽层28,28a,38以及一屏蔽结构29。
所述的电子模块2a包含一承载件20、设于该承载件20上的至少一第二电子元件22、多个导电结构27,47a,47b及多个导电元件23,53a,53b，且该第二电子元件22、导电结构27,47a,47b及导电元件23,53a,53b电性连接该承载件20。
所述的封装层25形成于该承载件20上以包覆该第二电子元件22、导电结构27,47a,47b及导电元件23,53a,53b。
所述的屏蔽层28,28a,38形成于该封装层25上以遮盖该第二电子元件22，并使该屏蔽层28,28a,38电性连接该导电结构27,47a,47b而未电性连接该导电元件23,53a,53b。
所述的屏蔽结构29包覆该电子模块2a。
于一实施例中，该导电结构27齐平该封装层25的第一表面25a以接触该屏蔽层28,38。
于一实施例中，该导电结构27埋设于该封装层25内，以令该屏蔽层28a延伸至该封装层25中而接触该导电结构27。
于一实施例中，该屏蔽结构29延伸至该封装层25的侧面25c上以接触该屏蔽层38。
于一实施例中，该导电结构27,47a,47b为金属柱形式、导线形式或凸块组合形式。
于一实施例中，该导电元件23,53a,53b为焊球形式或凸块组合形式。
于一实施例中，该承载件20具有相对的第一侧20a与第二侧20b，以令该封装层25、第二电子元件22、导电结构27,47a,47b及导电元件23,53a,53b形成于该第二侧20b上。例如，该承载件20的第一侧20a配置有至少一第一电子元件21，且该电子模块2a还包含包覆该第一电子元件21的包覆层24。进一步，该屏蔽结构29包覆该电子模块2a的包覆层24及承载件20的侧面20c，以遮盖该第一电子元件21。
综上所述，本发明的电子封装件及其制法，通过导电结构接地该屏蔽层与该承载件的设计，以快速导通该承载件的电荷，因而可对该第二电子元件提供电磁干扰(EMI)屏蔽(shielding)的效果，故本发明的电子封装件的接地功能因该导电结构邻近该第二电子元件而能缩短接地路径，以强化屏蔽效能。
上述实施例仅用以例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修改。因此本发明的权利保护范围，应如权利要求书所列。

Claims (20)

1.一种电子封装件，包括：
电子模块，其包含一承载件、设于该承载件上的电子元件、导电结构及导电元件，且该电子元件、导电结构及导电元件电性连接该承载件；
封装层，其形成于该承载件上以包覆该电子元件、导电结构及导电元件；
屏蔽层，其形成于该封装层上以遮盖该电子元件，并使该屏蔽层电性连接该导电结构而未电性连接该导电元件；以及
屏蔽结构，其包覆该电子模块。
2.如权利要求1所述的电子封装件，其中，该导电结构齐平该封装层的表面以接触该屏蔽层。
3.如权利要求1所述的电子封装件，其中，该导电结构埋设于该封装层内，以令该屏蔽层延伸至该封装层中而接触该导电结构。
4.如权利要求1所述的电子封装件，其中，该屏蔽结构延伸至该封装层上以接触该屏蔽层。
5.如权利要求1所述的电子封装件，其中，该导电结构为金属柱形式、导线形式或凸块组合形式。
6.如权利要求1所述的电子封装件，其中，该导电元件为焊球形式或凸块组合形式。
7.如权利要求1所述的电子封装件，其中，该承载件具有相对的第一侧与第二侧，以令该封装层、电子元件、导电结构及导电元件形成于该第二侧。
8.如权利要求7所述的电子封装件，其中，该承载件的第一侧配置有另一电子元件。
9.如权利要求8所述的电子封装件，其中，该电子模块还包含包覆该另一电子元件的包覆层。
10.如权利要求9所述的电子封装件，其中，该屏蔽结构包覆该电子模块的包覆层及承载件的侧面，以遮盖该另一电子元件。
11.一种电子封装件的制法，包括：
提供一电子模块，其包含一承载件、设于该承载件上的电子元件、导电结构及导电元件，且该电子元件、导电结构及导电元件电性连接该承载件；
形成封装层于该承载件上，以令该封装层包覆该电子元件、导电结构及导电元件；
形成屏蔽层于该封装层上，以令该屏蔽层遮盖该电子元件，并使该屏蔽层电性连接该导电结构而未电性连接该导电元件；以及
形成屏蔽结构于该电子模块上，以令该屏蔽结构包覆该电子模块。
12.如权利要求11所述的电子封装件的制法，其中，该导电结构齐平该封装层的表面以接触该屏蔽层。
13.如权利要求11所述的电子封装件的制法，其中，该导电结构埋设于该封装层内，以令该屏蔽层延伸至该封装层中而接触该导电结构。
14.如权利要求11所述的电子封装件的制法，其中，该屏蔽结构延伸至该封装层上以接触该屏蔽层。
15.如权利要求11所述的电子封装件的制法，其中，该导电结构为金属柱形式、导线形式或凸块组合形式。
16.如权利要求11所述的电子封装件的制法，其中，该导电元件为焊球形式或凸块组合形式。
17.如权利要求11所述的电子封装件的制法，其中，该承载件具有相对的第一侧与第二侧，以令该封装层、电子元件、导电结构及导电元件形成于该第二侧。
18.如权利要求17所述的电子封装件的制法，其中，该承载件的第一侧配置有另一电子元件。
19.如权利要求18所述的电子封装件的制法，其中，该电子模块还包含包覆该另一电子元件的包覆层。
20.如权利要求19所述的电子封装件的制法，其中，该屏蔽结构包覆该电子模块的包覆层及承载件的侧面，以遮盖该另一电子元件。
CN202211537588.5A 2022-11-22 2022-12-02 电子封装件及其制法 Pending CN118073327A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
TW111144619A TW202422842A (zh) 2022-11-22 電子封裝件及其製法
TW111144619 2022-11-22

Publications (1)

Publication Number Publication Date
CN118073327A true CN118073327A (zh) 2024-05-24

Family

ID=91080504

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202211537588.5A Pending CN118073327A (zh) 2022-11-22 2022-12-02 电子封装件及其制法

Country Status (2)

Country Link
US (1) US20240170415A1 (zh)
CN (1) CN118073327A (zh)

Also Published As

Publication number Publication date
US20240170415A1 (en) 2024-05-23

Similar Documents

Publication Publication Date Title
US6667546B2 (en) Ball grid array semiconductor package and substrate without power ring or ground ring
KR20140057979A (ko) 반도체 패키지 및 반도체 패키지의 제조 방법
KR20140057982A (ko) 반도체 패키지 및 반도체 패키지의 제조 방법
CN108962840B (zh) 电子封装件及其制法
CN107785277B (zh) 电子封装结构及其制法
US10847480B2 (en) Semiconductor package with in-package compartmental shielding and fabrication method thereof
US20120097430A1 (en) Packaging substrate and method of fabricating the same
US20080224276A1 (en) Semiconductor device package
TWI678772B (zh) 電子封裝件及其製法
US9412703B1 (en) Chip package structure having a shielded molding compound
US11728178B2 (en) Method for fabricating electronic package
CN112054005B (zh) 电子封装件及其制法
CN112397483A (zh) 电子封装件及其制法
CN108447829B (zh) 封装结构及其制法
CN118073327A (zh) 电子封装件及其制法
CN115312490A (zh) 电子模块及其制法与电子封装件
CN113140549A (zh) 半导体设备封装和其制造方法
CN108807294B (zh) 封装结构及其制法
CN112701101A (zh) 电子封装件及其制法
US12033868B2 (en) Electronic package and method for fabricating the same
TW202422842A (zh) 電子封裝件及其製法
JP2630294B2 (ja) 混成集積回路装置およびその製造方法
US20240047440A1 (en) Electronic package and manufacturing method thereof
CN118280962A (zh) 电子封装件及其制法
KR100668939B1 (ko) 보드 레벨 반도체 장치 및 그 제조 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination