CN118073316A - 半导体器件及其制造方法 - Google Patents

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金奎完
金民澈
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Abstract

提供了一种半导体器件及其制造方法。该半导体器件包括：衬底，具有在第一方向上延伸的衬底凹槽；栅极绝缘层，共形地覆盖衬底凹槽的内壁；含金属图案，设置在栅极绝缘层上并填充衬底凹槽的下部；硅图案，设置在衬底凹槽中的含金属图案上；以及在衬底凹槽中的硅图案上的字线覆盖图案，硅图案包括覆盖含金属图案的上表面和栅极绝缘层的侧表面并具有形成在其上的图案凹槽的第一硅图案以及填充图案凹槽的第二硅图案，第一硅图案具有第一杂质浓度，第二硅图案具有比第一杂质浓度小的第二杂质浓度。

Description

半导体器件及其制造方法
技术领域
实施方式涉及半导体器件及其制造方法。
背景技术
半导体器件因其小尺寸、多功能和/或低制造成本而在电子工业中具有吸引力。然而，随着电子工业的发展，半导体器件已经变得高度集成。为了提供半导体器件的更高集成，半导体器件的图案的线宽已经变得越来越小。近来，需要新的和/或更昂贵的曝光技术来在半导体器件中提供精细图案，使得高度集成半导体器件变得困难。因此，正在进行各种研究以提供新的集成技术。
发明内容
实施方式的目的是提供一种具有改善的可靠性的半导体器件。
实施方式的另一目的是提供一种制造方法，用于提供具有改善的可靠性的半导体器件。
根据一些实施方式的半导体器件包括：衬底，具有在第一方向上延伸的衬底凹槽；栅极绝缘层，共形地覆盖衬底凹槽的内壁；含金属图案，设置在栅极绝缘层上并填充衬底凹槽的下部；硅图案，设置在衬底凹槽中的含金属图案上；以及字线覆盖图案，在衬底凹槽中的硅图案上，硅图案包括覆盖含金属图案的上表面和栅极绝缘层的侧表面并且具有形成在其上的图案凹槽的第一硅图案以及填充图案凹槽的第二硅图案，第一硅图案具有第一杂质浓度，第二硅图案具有比第一杂质浓度小的第二杂质浓度。
根据一些实施方式的半导体器件包括：衬底，具有在第一方向上延伸的衬底凹槽；栅极绝缘层，共形地覆盖衬底凹槽的内壁；含金属图案，设置在栅极绝缘层上并填充衬底凹槽的下部；硅图案，设置在衬底凹槽中的含金属图案上；以及字线覆盖图案，在衬底凹槽中的硅图案上，硅图案包括覆盖含金属图案的上表面和栅极绝缘层的侧表面并具有形成在其上的图案凹槽的第一硅图案以及填充图案凹槽的第二硅图案，第一硅图案具有第一硅晶粒平均尺寸，第二硅图案具有大于第一硅晶粒平均尺寸的第二硅晶粒平均尺寸。
根据一些实施方式的半导体器件包括：衬底，具有在第一方向上延伸的衬底凹槽；栅极绝缘层，共形地覆盖衬底凹槽的内壁；含金属图案，设置在栅极绝缘层上并填充衬底凹槽的下部；硅图案，设置在衬底凹槽中的含金属图案上；字线覆盖图案，在衬底凹槽中的硅图案上；第一杂质区，在衬底中在字线覆盖图案的一侧；第二杂质区，在衬底中在字线覆盖图案的另一侧；位线，在衬底上在与第一方向交叉的第二方向上延伸并且连接到第一杂质区；位线接触，设置在位线和第一杂质区之间；在位线上的位线覆盖图案；在第二杂质区上的存储节点接触；以及落着焊盘，设置在存储节点接触上并部分覆盖位线覆盖图案，硅图案包括：第一硅图案，覆盖含金属图案的上表面和栅极绝缘层的侧表面，并具有形成在其上的图案凹槽；填充图案凹槽的第二硅图案；以及位于第一硅图案和第二硅图案之间的空区域，第一硅图案在栅极绝缘层的侧壁处具有第一厚度，第二硅图案具有第一宽度，并且第一厚度是第一宽度的0.8至1.2倍。
根据一些实施方式的制造半导体器件的方法包括：在衬底中形成衬底凹槽；在衬底凹槽中共形地形成栅极绝缘层；在衬底上堆叠含金属层以填充衬底凹槽；回蚀刻含金属层以形成填充衬底凹槽的下部的含金属图案；形成具有第一杂质浓度和第一厚度的第一硅层以覆盖含金属图案的上表面和衬底凹槽的内壁；形成具有第二杂质浓度和第二厚度的第二硅层以填充衬底凹槽；回蚀刻第二硅层和第一硅层以在衬底凹槽中形成硅图案；以及在硅图案上形成字线覆盖图案。
附图说明
通过参照附图对示例性实施方式进行详细描述，对于本领域技术人员而言，特征将变得清楚，其中：
图1是根据实施方式的半导体器件的平面图。
图2A是图1的沿线A-A'和线B-B'截取的截面图。
图2B是图1的沿线C-C'和线D-D'截取的截面图。
图3A至图3C是根据实施方式的图2B的部分“P1”的放大图。
图3D是根据实施方式的字线的局部放大图。
图4是顺序示出根据实施方式的制造半导体器件的方法的流程图。
图5A、图6A、图7A和图9A是顺序示出根据实施方式的制造具有图1的平面图的半导体器件的方法的平面图。
图5B、图6B、图7B、图8A至图8D、图9B和图10是顺序示出根据实施方式的制造具有图2A的截面的半导体器件的方法的截面图。
具体实施方式
在下文，将参照附图详细描述实施方式。
图1是根据实施方式的半导体器件的平面图。图2A是图1的沿线A-A'和线B-B'截取的截面图。图2B是图1的沿线C-C'和线D-D'截取的截面图。图3A至图3C是根据实施方式的图2B的部分“P1”的放大图。图3D是根据实施方式的字线的局部放大图。
参照图1、图2A和图2B，提供了衬底1。衬底1可以是例如硅单晶衬底或绝缘体上硅(SOI)衬底。器件隔离层FO可以设置在衬底1上以限定有源区ACT。每个有源区ACT可以具有隔离的形状。当在平面图中观察时，每个有源区ACT可以具有在第一方向X1上伸长的条形。有源区ACT可以分别对应于衬底1的被器件隔离层FO围绕的部分。衬底1可以包括半导体材料。例如，衬底1可以是硅衬底、锗衬底或硅锗衬底。器件隔离层FO可以包括氧化物(例如，硅氧化物)、氮化物(例如，硅氮化物)和/或氮氧化物(例如，硅氮氧化物)。有源区ACT可以在第一方向X1上彼此平行地布置。一个有源区ACT的端部可以邻近与其相邻的其它有源区ACT的中心。
器件隔离层FO可以设置在位于衬底1中的第一沟槽TR1和第二沟槽TR2中，如图2B中所示。第一沟槽TR1可以在与第一方向X1交叉的第二方向X2上具有第一宽度W1。第二沟槽TR2可以在第二方向X2上具有第二宽度W2。第二宽度W2可以大于第一宽度W1。
器件隔离层FO可以包括第一器件隔离层5和第二器件隔离层7。第一器件隔离层5和第二器件隔离层7可以各自独立地包括硅氧化物、硅氮化物和硅氮氧化物中的至少一种。第二器件隔离层7可以包括对第一器件隔离层5具有蚀刻选择性的材料。在一些实现方式中，第二器件隔离层7可以包括硅氮化物，第一器件隔离层5可以包括硅氧化物。
如图2B中所示，第一器件隔离层5可以至少填充第一沟槽TR1的下部，并覆盖第二沟槽TR2的侧壁和底表面。第二器件隔离层7可以与第二沟槽TR2中的第一器件隔离层5接触。第二器件隔离层7可以至少填充第二沟槽TR2的下部。第一器件隔离层5和第二器件隔离层7可以凹陷，并且第一沟槽TR1的上侧壁和第二沟槽TR2的上侧壁可以暴露。
可以在衬底1和器件隔离层FO中形成衬底凹槽GR。衬底凹槽GR可以在第二方向X2上延伸，并且可以在分别与第一方向X1和第二方向X2交叉的第三方向X3上彼此间隔开。衬底凹槽GR的底表面可以具有如图2B中所示的凹凸结构。衬底凹槽GR的底表面处的衬底1的上表面可以高于器件隔离层FO的上表面。
栅极绝缘层GO可以设置在每个衬底凹槽GR中。栅极绝缘层GO可以包括硅氧化物和/或高介电层。高介电层可以包括具有比硅氧化物的介电常数高的介电常数的材料。高介电层可以包括例如诸如铝氧化物的金属氧化物。栅极绝缘层GO可以共形地覆盖衬底凹槽GR的内壁和底表面。在衬底凹槽GR的底部，栅极绝缘层GO可以具有凹凸结构。衬底凹槽GR可以包括彼此相邻的第一衬底凹槽GR(1)和第二衬底凹槽GR(2)。
栅极绝缘层GO的一部分可以插入到第一沟槽TR1中，以填充第一沟槽TR1的上部。栅极绝缘层GO的另一部分可以插入到第二沟槽TR2中，以覆盖第二沟槽TR2的内壁和器件隔离层FO的上表面。
字线WL可以设置在每个衬底凹槽GR中。字线WL的下表面可以弯曲。器件隔离层FO上的字线WL的下表面可以低于有源部分ACT上的字线WL的下表面。
字线WL可以包括含金属图案MNP和设置在其上的硅图案SLP。作为非限制性示例，含金属图案MNP可以包括TiN、Mo、W、Cu、Al、TaN、Ru和Ir中的至少一种。含金属图案MNP可以至少填充衬底凹槽GR的下部。含金属图案MNP的上表面可以是平坦的，但是含金属图案MNP的下表面可以具有凹凸结构。
如图2B中所示，含金属图案MNP可以包括与器件隔离层FO或第二沟槽TR2重叠且具有第一垂直长度HT1的第一导电部分，以及不与隔离层FO重叠且具有第二垂直长度HT2的第二导电部分。第一垂直长度HT1可以比第二垂直长度HT2长。
如图3A中所示，位于第一衬底凹槽GR(1)中且与器件隔离层FO重叠的含金属图案MNP具有第一垂直长度HT1。位于第二衬底凹槽GR(2)中且与衬底1重叠的含金属图案MNP可以具有小于第一垂直长度HT1的第二垂直长度HT2。
硅图案SLP可以包括第一硅图案SLP1和第二硅图案SLP2。第一硅图案SLP1可以覆盖含金属图案MNP的上表面和栅极绝缘层GO的内壁。如图3A中所示，图案凹槽UGR可以形成在第一硅图案SLP1的上表面上。第二硅图案SLP2可以设置在图案凹槽UGR中，并且可以填充图案凹槽UGR。第二硅图案SLP2可以同时与含金属图案MNP和栅极绝缘层GO间隔开。
第一硅图案SLP1可以在栅极绝缘层GO的内壁上具有第一厚度T1。第二硅图案SLP2可以具有第三宽度W3。第一厚度T1可以是第三宽度W3的0.8至1.2倍。
杂质可以被掺杂到第一硅图案SLP1和第二硅图案SLP2中。例如，杂质可以是N型杂质，优选地是磷(P)。第二硅图案SLP2中的杂质浓度可以小于第一硅图案SLP1中的杂质浓度。随着杂质越靠近第二硅图案SLP2的中心CTR，杂质的浓度可以降低。第二硅图案SLP2的中心处的第二杂质浓度低于第二硅图案SLP2的边缘处的第二杂质浓度。例如，第一硅图案SLP1中的杂质浓度可以是8e20/cm3至30e20/cm3。第二硅图案SLP2的中心CTR处的杂质浓度可以是0至8e20/cm3。如图3A的曲线图所示，第二硅图案SLP2的中心CTR的水平LV1处的杂质浓度可以根据位置而变化。
如图3B中所示，硅图案SLP可以具有空区域VD1和VD2。空区域VD1和VD2不设置在穿过第二硅图案SLP2的中心CTR的虚拟中心线CTL上。虚拟中心线CTL也可以被称为“衬底凹槽GR的中心线”。空区域VD1和VD2可以位于虚拟中心线CTL和硅图案SLP的侧壁之间。空区域VD1和VD2可以与栅极绝缘层GO间隔开。例如，空区域VD1和VD2可以位于第一硅图案SLP1和第二硅图案SLP2之间。空区域VD1和VD2可以与第一硅图案SLP1的右内壁和/或左内壁接触。在实施方式中，空区域VD1和VD2可以与栅极绝缘层GO间隔开。因此，可以防止/最小化由于空区域VD1和VD2导致的泄漏电流的产生。此外，空区域VD1和VD2可以不位于穿过第二硅图案SLP2的中心CTR的虚拟中心线CTL上。因此，可以降低字线的电阻。因此，可以提供具有改善的可靠性的半导体器件。这里，空区域VD1和VD2也可以被称为“空隙”或“接缝”。
第一硅图案SLP1和第二硅图案SLP2的上表面可以是平坦的，如图3A中所示。在一些实现方式中，如图3C中所示，第一硅图案SLP1的上表面SLP1_U可以凹陷。第二硅图案SLP2可以具有凸起的上表面SLP2_U1或平坦的上表面SLP2_U2。
如图3D中所示，第一硅图案SLP1可以包括多个第一硅晶粒GRN1。第一硅晶粒GRN1可以具有第一硅晶粒平均尺寸SZ1。第二硅图案SLP2可以包括多个第二硅晶粒GRN2。第二硅晶粒GRN2可以具有第二硅晶粒平均尺寸SZ2。第二硅晶粒平均尺寸SZ2可以大于或等于第一硅晶粒平均尺寸SZ1。
第一杂质区3d可以设置在一对字线WL之间的每个有源区ACT中。一对第二杂质区3b可以分别设置在每个有源区ACT的两个边缘区中。第一杂质区3d和第二杂质区3b可以掺有例如N型杂质。第一杂质区3d可以对应于公共漏极区，第二杂质区3b可以对应于源极区。每条字线WL以及与其相邻的第一杂质区3d和第二杂质区3b可以构成晶体管。字线WL可以设置在具有弯曲下表面的衬底凹槽GR中。字线WL下的沟道区的沟道长度可以在有限的平面面积内增加。因此，可以最小化短沟道效应等。
构成含金属图案MNP的材料的功函数可以小于构成硅图案SLP的硅的功函数。例如，构成含金属图案MNP的材料的功函数可以是4.2eV或更小。由于功函数的差异，当字线WL截止时，与第一杂质区3d和第二杂质区3b相邻的硅图案SLP周围的电场可以减小。结果，在截止(OFF)操作期间，可以降低泄漏电流。此外，当字线WL由于功函数的差异而导通时，可以改善硅图案SLP周围的反转以增加导通电流。因此，可以提高字线WL的开/关可控性。
字线WL的上表面可以低于有源区ACT的上表面。字线覆盖图案WC可以设置在每条字线WL上。字线覆盖图案WC可以具有在字线WL的纵向方向上延伸的线形状。字线覆盖图案WC可以覆盖字线WL的整个上表面。字线覆盖图案WC可以在字线WL上填充衬底凹槽GR。字线覆盖图案WC可以由例如硅氮化物层形成。
层间绝缘图案30可以设置在衬底1上。层间绝缘图案30可以由选自硅氧化物层、硅氮化物层和硅氮氧化物层的至少一个单层或多层形成。当在平面图中观察时，层间绝缘图案30可以以彼此间隔开的岛的形式形成。在一些实现方式中，层间绝缘图案30可以形成为平面网格形状。层间绝缘图案30、衬底1、器件隔离层FO和字线覆盖图案WC的上部可以部分凹陷以形成凹陷区R1。
位线BL可以设置在层间绝缘图案30上。位线BL可以与字线覆盖图案WC和字线WL交叉。如图1中所示，位线BL可以平行于与第一方向X1和第二方向X2交叉的第三方向X3。
位线BL可以包括顺序堆叠的位线多晶硅图案32、位线反扩散图案34和位线布线图案36。位线多晶硅图案32可以包括掺有杂质的多晶硅。位线反扩散图案34可以包括钛、钛氮化物(TiN)、钛硅氮化物(TiSiN)、钽、钽氮化物和钨氮化物中的至少一种。位线布线图案36可以包括例如诸如钨、铝或铜的金属。位线覆盖图案38可以设置在每条位线BL上。位线覆盖图案38可以由诸如硅氮化物的绝缘材料形成。
位线接触DC可以设置在与位线BL交叉的第一凹陷区R1中。位线接触DC可以包括掺有杂质的多晶硅或者未掺杂的多晶硅。在图2A的B-B'截面中，位线接触DC的一个侧壁可以与层间绝缘图案30的侧壁接触。参照图1的平面图，位线接触DC的一些侧表面可以是凹形的。位线接触DC可以电连接第一杂质区3d和位线BL。
下掩埋绝缘图案27可以设置在未设置位线接触DC的第一凹陷区R1中。下掩埋绝缘图案27可以由从包括硅氧化物层、硅氮化物层和硅氮氧化物层的组中选择的至少一个单层或多层形成。
存储节点接触BC可以设置在相邻的一对位线BL之间。存储节点接触BC可以彼此间隔开。存储节点接触BC可以包括掺有杂质的多晶硅或者未掺杂的多晶硅。存储节点接触BC的上表面可以是凹形的。
绝缘栅栏42可以设置在位线BL和存储节点接触BC之间。绝缘栅栏42可以由例如绝缘层形成，诸如硅氮化物层、硅氧化物层或硅氮氧化物层。绝缘栅栏42的上端的高度可以高于存储节点接触BC的上端的高度。
位线间隔物SP可以插置于位线BL和存储节点接触BC之间。位线间隔物SP也可以覆盖位线覆盖图案38的侧壁。位线间隔物SP可以包括从位线BL的侧壁顺序设置的第一至第三间隔物21、23和25。第一间隔物21和第三间隔物25可以包括对第二间隔物23具有蚀刻选择性的材料。例如，第一间隔物21和第三间隔物25可以包括硅氮化物。第二间隔物23可以包括硅氧化物。在一些实现方式中，第二间隔物23可以是气隙。
第一间隔物21可以向下延伸以覆盖位线接触DC的侧壁。第一间隔物21可以插置在下掩埋绝缘图案27和器件隔离层FO之间。在图2A的A-A'截面中，第一间隔物21的上端可以高于第二间隔物23的上端和第三间隔物25的上端。第一间隔物21的上侧壁可以不被第二间隔物23和第三间隔物25覆盖。因此，可以增加后续落着焊盘LP的形成余量。因此，可以防止连接焊盘LP和存储节点接触BC之间的连接故障。
第一间隔物21的上部可以具有比其下部小的厚度。第一间隔物21的上侧壁可以覆盖有第四间隔物26。第四间隔物26可以包括例如硅氮化物。第四间隔物26可以用于加强变薄的第一间隔物21的上部。
存储节点欧姆层40可以设置在存储节点接触BC上。存储节点欧姆层40可以包括金属硅化物。落着焊盘LP可以设置在存储节点欧姆层40上。尽管未示出，但是扩散势垒可以插置于存储节点欧姆层40和落着焊盘LP之间。扩散势垒可以包括金属氮化物。落着焊盘LP可以由诸如钨的含金属材料形成。落着焊盘LP的上部可以覆盖位线覆盖图案38的上表面。落着焊盘LP的中心可以在第二方向X2上从存储节点接触BC的中心偏移。位线BL的一部分可以垂直重叠落着焊盘LP。
落着焊盘分离图案50可以设置在落着焊盘LP之间。落着焊盘分离图案50可以具有例如硅氧化物、硅氮化物、硅氮氧化物和SiOC中的至少一种的单层或多层结构。落着焊盘分离图案50可以向下延伸并穿过位线覆盖图案38的一部分以接触第二间隔物23。
数据存储单元DSP可以设置在落着焊盘LP上。数据存储单元DSP可以是包括下电极、电介质层和上电极的电容器。在一些实现方式中，数据存储单元DSP可以包括磁隧道结图案。在一些实现方式中，数据存储单元DSP可以包括相变材料或可变电阻材料。
图4是顺序示出根据实施方式的制造半导体器件的方法的流程图。图5A、图6A、图7A和图9A是顺序示出根据实施方式的制造具有图1的平面图的半导体器件的方法的平面图。图5B、图6B、图7B、图8A至图8D、图9B和图10是顺序示出根据实施方式的制造具有图2A的截面的半导体器件的方法的截面图。图5B、图6B、图7B和图9B是图5A、图6A、图7A和图9A的沿线A-A'和B-B'截取的截面图。
参照图2B、图5A和图5B，制备衬底1。蚀刻衬底1以形成第一沟槽TR1和第二沟槽TR2，同时限定有源区ACT。如图3B中所示，第二沟槽TR2形成为具有比第一沟槽TR1的第一宽度W1大的第二宽度W2。因此，由于负载效应，第二沟槽TR2可以形成得比第一沟槽TR1深。
参照图2B、图6A和图6B，在衬底1的整个表面上共形地形成第一器件隔离层5。第一器件隔离层5可以形成为填充第一沟槽TR1但不填充第二沟槽TR2的厚度。结果，第一器件隔离层5可以填充第一沟槽TR1。在第一器件隔离层5上形成第二器件隔离层7，以填充第二沟槽TR2。通过化学机械抛光(CMP)工艺或回蚀刻工艺，去除衬底1上的第一器件隔离层5和第二器件隔离层7，以在第一沟槽TR1和第二沟槽TR2中形成器件隔离层FO。在器件隔离层FO中，当在平面图中观察时，第二器件隔离层7可以具有图6A中所示的形状。此外，可以执行离子注入工艺以形成与衬底1的前表面相邻的杂质区3。
参照图4、图7A和图7B，在衬底1的整个表面上形成掩模图案MK，以限定衬底凹槽GR的位置。掩模图案MK可以包括光致抗蚀剂图案、旋涂硬掩模(SOH)、SiOC、SiON和硅锗中的至少一种。可以使用掩模图案MK作为蚀刻掩模来蚀刻衬底1和器件隔离层FO，以在衬底1上形成衬底凹槽GR(在S10中)。衬底凹槽GR的底表面可以具有凹凸结构。通过形成衬底凹槽GR，杂质区3可以被分成第一杂质区3d和第二杂质区3b。衬底凹槽GR可以包括第一凹槽GR(1)和第二凹槽GR(2)。
参照图4和图8A，可以去除掩模图案MK。可以在衬底1的整个表面上共形地形成栅极绝缘层GO(在S20中)。然后，可以在栅极绝缘层GO上堆叠含金属层MNL以填充衬底凹槽GR(在S30中)。栅极绝缘层GO和含金属层MNL可以通过供应源气体由化学气相沉积(CVD)或原子层沉积(ALD)分别形成。
参照图4和图8B，可以回蚀刻含金属层MNL，以在衬底凹槽GR中形成含金属图案MNP(在S40中)。在形成含金属图案MNP之后，可以暴露衬底凹槽GR中的栅极绝缘层GO的上表面。
参照图4和图8C，可以在衬底1的整个表面上共形地形成具有第一杂质浓度的第一硅层SLN1至第一厚度T1(在S50中)。第一厚度T1可以对应于不完全填充衬底凹槽GR的厚度。第一硅层SLN1可以是非晶硅层。第一硅层SLN1可以通过化学气相沉积(CVD)或原子层沉积(ALD)沉积。在形成第一硅层SLN1时，可以通过原位方式用第一杂质浓度掺杂第一导电类型的杂质，例如N型磷(P)。第一杂质浓度可以是8e20/cm3至30e20/cm3。
参照图4和图8D，可以在衬底1的整个表面上共形地形成具有第二杂质浓度的第二硅层SLN2至具有第二厚度T2(在S60中)。第二厚度T2可以等于或大于如图3A中所示的第二硅图案SLP2的第三宽度W3的1/2。第二硅层SLN2可以是非晶硅层。第二硅层SLN2可以通过化学气相沉积(CVD)或原子层沉积(ALD)沉积。在形成第二硅层SLN2时，可以通过原位方式用第二杂质浓度掺杂第一导电类型的杂质，例如N型磷(P)。第二杂质浓度可以小于第一杂质浓度。第二杂质浓度可以是0至8e20/cm3。在形成第二硅层SLN2时，可以在第二硅层SLN2中形成空隙VD。在这种情况下，空隙VD可以形成在衬底凹槽GR的中心线(图3B的CTL)上。
参照图4、图9A和图9B，可以回蚀刻第二硅层SLN2和第一硅层SLN1以形成硅图案SLP(在S70中)。硅图案SLP可以包括形成为第一硅层SLN1的一部分的第一硅图案SLP1和形成为第二硅层SLN2的一部分的第二硅图案SLP2。在回蚀刻工艺中，具有相对高杂质浓度的第一硅图案SLP1的蚀刻速率可以大于具有相对小或零杂质浓度的第二硅图案SLP2的蚀刻速率。结果，因为第一硅图案SLP1更容易被蚀刻，所以第一硅图案SLP1可以形成为具有凹陷的上表面SLP1_U，如图3C中所示，而第二硅图案SLP2可以具有凸起的上表面SLP2_U1或平坦的上表面SLP2_U2。
参照图4，可以执行热处理工艺(在S80中)。S80中的热处理工艺可以在高温下进行，例如，在800℃至1200℃的温度下进行。热处理工艺可以是快速热退火(RTA)、尖峰快速热退火(SRTA)、闪光热退火(FRTA)、激光退火、炉内退火和炉/激光退火中的一种。处于非晶态的第一硅图案SLP1和第二硅图案SLP2可以通过热处理工艺改变为晶态。因此，可以形成图3D的第一硅晶粒GRN1和第二硅晶粒GRN2。在这种情况下，具有相对高的杂质浓度的第一硅图案SLP1可以对杂质具有大的影响。因此，第一硅晶粒GRN1的平均尺寸SZ1可以相对小。具有相对小或零杂质浓度的第二硅图案SLP2可以具有轻微的杂质影响。因此，第二硅晶粒GRN2的平均尺寸SZ2可以相对大。
在S80中的热处理工艺期间，图8D的空隙VD可以移动。空隙VD可以被第二硅图案SLP2中的第二硅晶粒GRN2推到第二硅图案SLP2的边缘，并且可以被第一硅图案SLP1阻挡。由于第二硅图案SLP2和第一硅图案SLP1之间的杂质浓度的差异，空隙VD可以位于第二硅图案SLP2和第一硅图案SLP1之间。结果，空隙VD可以不与栅极绝缘层GO接触。因此，在半导体器件的操作期间，可以防止/最小化由与栅极绝缘层GO接触的空隙VD产生的泄漏电流。因此，可以提供具有改善的可靠性的半导体器件。
参照图4和图10，可以在衬底凹槽GR中形成字线覆盖图案WC(在S90中)。为此，可以在衬底1的整个表面上形成字线覆盖层(未示出)以填充衬底凹槽GR的上部。可以对字线覆盖层执行回蚀刻或CMP工艺以暴露衬底1的上表面。随后，可以执行正常工艺以形成如参照图1、图2A和图2B所述的位线BL、位线接触DC、存储节点接触BC和落着焊盘LP。
可以省略S80中的热处理工艺。在用于形成字线覆盖图案WC的沉积工艺的温度或用于形成后续金属布线的沉积工艺的温度下，处于非晶态的第一硅图案SLP1和第二硅图案SLP2可以变成晶态，从而形成图3D的第一硅晶粒GRN1和第二硅晶粒GRN2。此时，相对高浓度的第一硅图案SLP1可以阻挡空隙VD的移动。
根据实施方式的半导体器件可以防止/最小化泄漏电流，因为字线的硅图案中的空隙不与栅极绝缘层接触。同时，因为字线不位于硅图案的中心线上，所以可以减小字线的电阻。因此，可以提供具有改善的可靠性的半导体器件。
根据实施方式的制造半导体器件的方法可以允许制造具有改善的可靠性的半导体器件。
这里已经公开了示例实施方式，尽管采用了特定术语，但它们仅在通用和描述性意义上使用和说明，并非出于限制目的。在一些情况下，对于本申请提交时的本领域普通技术人员来说显而易见的是，结合特定实施方式描述的特征、特性和/或元件可以单独使用，或者与结合其他实施方式描述的特征、特性和/或元件结合使用，除非另外特别指出。因此，本领域技术人员将理解，在不脱离如在所附权利要求中阐述的本发明的精神和范围的情况下，可以进行形式和细节上的各种改变。
本申请要求于2022年11月22日向韩国知识产权局提交的韩国专利申请第10-2022-0157564号的优先权，其全部内容通过引用结合于此。

Claims (20)

1.一种半导体器件，包括：
衬底，具有在第一方向上延伸的衬底凹槽；
栅极绝缘层，共形地覆盖所述衬底凹槽的内壁；
含金属图案，设置在所述栅极绝缘层上并填充所述衬底凹槽的下部；
硅图案，设置在所述衬底凹槽中的所述含金属图案上；以及
字线覆盖图案，在所述衬底凹槽中的所述硅图案上，
其中：
所述硅图案包括：
第一硅图案，覆盖所述含金属图案的上表面和所述栅极绝缘层的侧表面，并且具有形成在其上的图案凹槽；以及
填充所述图案凹槽的第二硅图案，
所述第一硅图案具有第一杂质浓度，
所述第二硅图案具有比所述第一杂质浓度小的第二杂质浓度。
2.根据权利要求1所述的半导体器件，其中所述第一硅图案具有第一硅晶粒平均尺寸，以及
其中所述第二硅图案具有大于所述第一硅晶粒平均尺寸的第二硅晶粒平均尺寸。
3.根据权利要求1所述的半导体器件，进一步包括设置在所述硅图案内的空区域，
其中所述空区域设置在所述第一硅图案和所述第二硅图案之间。
4.根据权利要求1所述的半导体器件，其中：
所述第一硅图案具有凹陷的上表面，以及
所述第二硅图案的上表面是平坦的或向上凸起的。
5.根据权利要求1所述的半导体器件，其中：
所述第一硅图案在所述栅极绝缘层的侧壁处具有第一厚度，
所述第二硅图案具有第一宽度，以及
所述第一厚度是所述第一宽度的0.8至1.2倍。
6.根据权利要求1所述的半导体器件，其中所述第二杂质浓度随着靠近所述第二硅图案的中心而降低。
7.根据权利要求1所述的半导体器件，进一步包括设置在所述衬底上以限定有源区的器件隔离层，
其中：
所述含金属图案包括与所述器件隔离层重叠的第一导电部分和不与所述器件隔离层重叠的第二导电部分，以及
所述第一导电部分的第一垂直长度大于所述第二导电部分的第二垂直长度。
8.根据权利要求1所述的半导体器件，其中：
所述硅图案中进一步包括空区域，以及
所述空区域与所述硅图案的侧壁间隔开，并且不与所述硅图案的中心重叠。
9.一种半导体器件，包括：
衬底，具有在第一方向上延伸的衬底凹槽；
栅极绝缘层，共形地覆盖所述衬底凹槽的内壁；
含金属图案，设置在所述栅极绝缘层上并填充所述衬底凹槽的下部；
硅图案，设置在所述衬底凹槽中的所述含金属图案上；以及
字线覆盖图案，在所述衬底凹槽中的所述硅图案上，
其中所述硅图案包括：
第一硅图案，覆盖所述含金属图案的上表面和所述栅极绝缘层的侧表面，并且具有形成在其上的图案凹槽；以及
填充所述图案凹槽的第二硅图案，
其中所述第一硅图案具有第一硅晶粒平均尺寸，
其中所述第二硅图案具有大于所述第一硅晶粒平均尺寸的第二硅晶粒平均尺寸。
10.根据权利要求9所述的半导体器件，其中：
所述第一硅图案具有第一杂质浓度，以及
所述第二硅图案具有小于所述第一杂质浓度的第二杂质浓度。
11.根据权利要求10所述的半导体器件，其中在所述第二硅图案的中心处的所述第二杂质浓度低于在所述第二硅图案的边缘处的所述第二杂质浓度。
12.根据权利要求9所述的半导体器件，进一步包括设置在所述硅图案内的空区域，
其中所述空区域位于所述第一硅图案和所述第二硅图案之间。
13.根据权利要求9所述的半导体器件，其中：
所述第一硅图案具有凹陷的上表面，以及
所述第二硅图案的上表面是平坦的或向上凸起的。
14.根据权利要求9所述的半导体器件，其中：
所述第一硅图案在所述栅极绝缘层的侧壁处具有第一厚度，
所述第二硅图案具有第一宽度，以及
所述第一厚度是所述第一宽度的0.8至1.2倍。
15.根据权利要求9所述的半导体器件，进一步包括设置在所述衬底上以限定有源区的器件隔离层，
其中所述含金属图案包括与所述器件隔离层重叠的第一导电部分和不与所述器件隔离层重叠的第二导电部分，以及
所述第一导电部分的垂直长度大于所述第二导电部分的垂直长度。
16.根据权利要求9所述的半导体器件，其中；
所述硅图案中进一步包括空区域，以及
所述空区域与所述硅图案的侧壁间隔开，并且不与所述硅图案的中心重叠。
17.一种半导体器件，包括：
衬底，具有在第一方向上延伸的衬底凹槽；
栅极绝缘层，共形地覆盖所述衬底凹槽的内壁；
含金属图案，设置在所述栅极绝缘层上并填充所述衬底凹槽的下部；
硅图案，设置在所述衬底凹槽中的所述含金属图案上；
字线覆盖图案，在所述衬底凹槽中的所述硅图案上；
第一杂质区，在所述衬底中在所述字线覆盖图案的一侧；
第二杂质区，在所述衬底中在所述字线覆盖图案的另一侧；
位线，在所述衬底上在与所述第一方向交叉的第二方向上延伸并且连接到所述第一杂质区；
位线接触，设置在所述位线和所述第一杂质区之间；
在所述位线上的位线覆盖图案；
在所述第二杂质区上的存储节点接触；以及
落着焊盘，设置在所述存储节点接触上并部分覆盖所述位线覆盖图案，
其中所述硅图案包括：
第一硅图案，覆盖所述含金属图案的上表面和所述栅极绝缘层的侧表面，并且具有形成在其上的图案凹槽；
填充所述图案凹槽的第二硅图案；以及
位于所述第一硅图案和所述第二硅图案之间的空区域，
其中：
所述第一硅图案在所述栅极绝缘层的侧壁处具有第一厚度，
所述第二硅图案具有第一宽度，以及
所述第一厚度是所述第一宽度的0.8至1.2倍。
18.根据权利要求17所述的半导体器件，其中：
所述第一硅图案具有第一杂质浓度，以及
所述第二硅图案具有比所述第一杂质浓度小的第二杂质浓度。
19.根据权利要求17所述的半导体器件，其中：
所述第一硅图案具有第一硅晶粒平均尺寸，以及
所述第二硅图案具有比所述第一硅晶粒平均尺寸大的第二硅晶粒平均尺寸。
20.根据权利要求17所述的半导体器件，其中：
所述第一硅图案具有凹陷的上表面，以及
所述第二硅图案的上表面是平坦的或向上凸起的。
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