CN118053842A - 半导体器件 - Google Patents

Abstract

一种半导体器件，包括：半导体衬底；多层布线层，被形成在半导体衬底上；第一布线，被形成在多层布线层上并且被配置为被施加有第一电位；上电感器，被形成在多层布线层上并且被配置为被施加有不同于第一电位的第二电位；无机绝缘膜，被形成在多层布线层、第一布线和上电感器上；以及有机绝缘膜，被形成在无机绝缘膜上并且被设置为覆盖平面图中位于第一布线与上电感器之间的无机绝缘膜。这里，在第一布线与上电感器之间，暴露无机绝缘膜的上表面的一部分的开口部被形成在有机绝缘膜中。

Description

半导体器件

相关申请的交叉引用

于2022年11月16日提交的日本专利申请第2022-183257号的、包括说明书、附图和摘要的公开内容通过引用被整体地并入本文。

背景技术

本公开涉及半导体器件，并且更具体地涉及适用于能够使用被电感耦合的成对的电感器在不同的电位之间传输信号的半导体器件的技术。

下面列出了一种公开的技术。

[专利文献1]日本未审查专利申请公布第2011-82212号

专利文献1公开了一种技术，该技术能够在不妨碍小型化的情况下增大线圈的横截面积，以减少占据构造变压器的线圈的大部分寄生电阻分量的串联电阻。

发明内容

例如，已知使用被电感耦合的成对的电感器来实现非接触信号传输的变压器(数字隔离器)。由于该变压器允许在非接触状态下进行信号传输，因此能够抑制来自一个电路的电噪声对另一电路产生不利影响。此外，在如上所述配置的变压器中，提高击穿电压，以便能够在具有彼此不同的电位的电路之间进行非接触信号传输。

在一个实施例中，一种半导体器件包括：半导体衬底；多层布线层，被形成在半导体衬底上；第一布线，被形成在多层布线层上并且被配置为被施加有第一电位；上电感器，被形成在多层布线层上并且被配置为被施加有不同于第一电位的第二电位；无机绝缘膜，被形成在多层布线层、第一布线和上电感器上；以及有机绝缘膜，被形成在无机绝缘膜上并且被设置为覆盖平面图中位于第一布线与上电感器之间的无机绝缘膜。这里，在第一布线与上电感器之间，暴露无机绝缘膜的上表面的一部分的开口部被形成在有机绝缘膜中。

在一个实施例中，一种半导体器件包括：半导体衬底；多层布线层，被形成在半导体衬底上；第一电感器，被形成在多层布线层中并且被配置为被施加有第一电位；第二电感器，被形成在多层布线层上，被配置为被施加有不同于第一电位的第二电位，并且被配置为可磁性地连接到第一电感器；无机绝缘膜，被形成在第二电感器上；以及模制树脂，被形成为覆盖无机绝缘膜。

一个实施例能够提高半导体器件的可靠性。

附图说明

图1是示出驱动诸如电机等负载电路的驱动控制单元的配置示例的图。

图2是示出信号传输示例的说明图。

图3是示出双芯片配置的图。

图4是示出相关技术中的半导体器件的示意性配置的截面图。

图5是示出相关技术中的半导体芯片的平面图。

图6是示出第一实施例的实现模式中的半导体器件的配置的图。

图7是示出第一实施例的第一修改示例中的半导体芯片的平面图。

图8是示出第一实施例的第二修改示例中的半导体芯片的平面图。

图9是示出第一实施例的第三修改示例中的半导体芯片的平面图。

图10是示出第一实施例的第四修改示例中的半导体芯片的平面图。

图11是示出三芯片配置的图。

图12是示出第二实施例的实现模式中的半导体器件的配置的图。

图13是示出修改示例中的半导体器件的配置的图。

具体实施方式

在用于解释实施例的所有图中，相同的构件原则上由相同的附图标记表示，并且省略其重复描述。注意，为了清楚起见，甚至可以对平面视图进行影线处理。

电路配置

图1是示出驱动诸如电机等负载电路的驱动控制单元的配置示例的图。

如图1所示，驱动控制单元包括控制电路CC、变压器TR1、变压器TR2、驱动电路DR和反相器INV，并且电连接到负载电路LOD。

传输电路TX1和接收电路RX1将从控制电路CC输出的控制信号传输到驱动电路DR。另一方面，传输电路TX2和接收电路RX2将从驱动电路DR输出的信号传输到控制电路CC。

控制电路CC具有控制驱动电路DR的功能。驱动电路DR基于来自控制电路CC的控制来操作控制负载电路LOD的反相器INV。

控制电路CC被供应有电源电位VCC1，并且控制电路CC通过地电位GND1接地。另一方面，反相器INV被供应有电源电位VCC2，并且反相器NV通过地电位GND2接地。在这种情况下，例如，电源电位VCC1小于被供应给反相器INV的电源电位VCC2。换句话说，被供应给反相器INV的电源电位VCC2大于电源电位VCC1。

由被彼此感应(磁)耦合的线圈CL1a和线圈CL1b形成的变压器TR1被插入在传输电路TX1与接收电路RX1之间。因此，信号可以从传输电路TX1经由变压器TR1传输到接收电路RX1。因此，驱动电路DR可以经由变压器TR1接收从控制电路CC输出的控制信号。

如上所述，使用电感耦合被电隔离的变压器TR1使得能够在抑制电噪声从控制电路CC向驱动电路DR传递的同时将控制信号从控制电路CC传输到驱动电路DR。因此，能够抑制由电噪声叠加在控制信号上引起的驱动电路DR的故障。因此，能够提高半导体器件的操作可靠性。

构造变压器TR1的线圈CL1a和线圈CL1b各自用作电感器。变压器TR1用作由被彼此感应耦合的线圈CL1a和线圈CL1b形成的磁耦合元件。

类似地，由被彼此感应耦合的线圈CL2b和线圈CL2a形成的变压器TR2被插入在传输电路TX2与接收电路RX2之间。因此，信号可以从传输电路TX2经由变压器TR2传输到接收电路RX2。因此，控制电路CC可以经由变压器TR2接收从驱动电路DR输出的信号。

如上所述，使用电感耦合被电隔离的变压器TR2使得能够在抑制电噪声从驱动电路DR向控制电路CC传递的同时将信号从驱动电路DR传输到控制电路CC。因此，能够抑制由电噪声叠加在信号上引起的控制电路CC的故障。因此，能够提高半导体器件的操作可靠性。

变压器TR1由线圈CL1a和线圈CL1b构造，并且线圈CL1a和线圈CL1b没有通过导体被连接，而是被磁耦合。因此，当电流在线圈CL1a中流动时，根据电流的变化，在线圈CL1b中产生感应电动势，使得感应电流在线圈CL1b中流动。在这种情况下，线圈CL1a是一次线圈(primary coil)，并且线圈CL1b是二次线圈(secondary coil)。如上所述，变压器TR1利用发生在线圈CL1a与线圈CL1b之间的电磁感应现象。也就是说，作为从传输电路TX1向变压器TR1的线圈CL1a传输信号以使电流流动的结果，接收电路RX1检测在变压器TR1的线圈CL1b中产生的感应电流，使得接收电路RX1可以接收与从传输电路TX1输出的控制信号相对应的信号。

类似地，变压器TR2由线圈CL2a和线圈CL2b构造，并且线圈CL2a和线圈CL2b没有通过导体被连接，而是被磁耦合。因此，当电流在线圈CL2b中流动时，根据电流的变化，在线圈CL2a中产生感应电动势，使得感应电流在线圈CL2a中流动。如上所述，作为从传输电路TX2向变压器TR2的线圈CL2b传输信号以使电流流动的结果，接收电路RX2检测在变压器TR2的线圈CL2a中产生的感应电流，使得接收电路RX2可以接收与从传输电路TX2输出的控制信号相对应的信号。

使用从传输电路TX1经由变压器TR1到接收电路RX1的路径以及使用从传输电路TX2经由变压器TR2到接收电路RX2的路径，在控制电路CC与驱动电路DR之间执行信号传输。也就是说，能够通过接收电路RX1接收由传输电路TX1传输的信号以及通过接收电路RX2接收由传输电路TX2传输的信号，在控制电路CC与驱动电路DR之间执行信号传输。如上所述，变压器TR1被插入从传输电路TX1到接收电路RX1的信号传输中，并且变压器TR2被插入从传输电路TX2到接收电路RX2的信号传输中。因此，驱动电路DR可以根据从控制电路CC传输的信号来驱动操作负载电路LOD的反相器INV。

控制电路CC和驱动电路DR具有不同的参考电位。也就是说，如图1所示，在控制电路CC中，参考电位被固定到地电位GND1，而驱动电路DR电连接到反相器INV。

反相器INV包括例如高侧IGBT(绝缘栅双极晶体管)和低侧IGBT。驱动电路DR在反相器INV中执行高侧IGBT的导通/截止控制和低侧IGBT的导通/截止控制，使得反相器INV能够控制负载电路LOD。

具体地，驱动电路DR通过控制被施加到高侧IGBT的栅电极的电位来执行高侧IGBT的导通/截止控制。类似地，驱动电路DR通过控制被施加到低侧IGBT的栅电极的电位来执行低侧IGBT的导通/截止控制。

这里，例如，低侧IGBT的导通控制通过参考连接到地电位GND2的低侧IGBT的发射极电位(0V)向栅电极施加“发射极电位(0V)+阈值电压(15V)”来实现。

另一方面，例如，低侧IGBT的截止控制通过参考连接到地电位GND2的低侧IGBT的发射极电位(0V)向栅电极施加“发射极电位(0V)”来实现。

因此，低侧IGBT的导通/截止控制根据是否以0V作为参考电位将阈值电压(15V)施加到栅电极来执行。

另一方面，例如，高侧IGBT的导通控制通过是否使用高侧IGBT的发射极电位作为参考电位以参考电位为参考向栅电极施加“参考电位+阈值电压(15V)”来执行。

然而，高侧IGBT的发射极电位不像低侧IGBT的发射极电位那样被固定到地电位GND2。也就是说，在反相器INV中，高侧IGBT和低侧IGBT串联连接在电源电位VCC2与地电位GND2之间。在反相器INV中，当高侧IGBT被设置为导通状态时，低侧IGBT被设置为截止状态，而当高侧IGBT被设置为截止状态时，低侧IGBT被设置为导通状态。

因此，当高侧IGBT被设置为截止状态时，由于低侧IGBT被设置为导通状态，所以高侧IGBT的发射极电位由于低侧IGBT被设置为导通状态而变为地电位GND2。

另一方面，当高侧IGBT被设置为导通状态时，由于低侧IGBT被设置为截止状态，所以高侧IGBT的发射极电位变为IGBT总线电压。

在这种情况下，高侧IGBT的导通/截止控制通过是否以高侧IGBT的发射极电位作为参考电位向栅电极施加“参考电位+阈值电压(15V)”来执行。

如上所述，高侧IGBT的发射极电位根据高侧IGBT被设置为导通状态还是截止状态而变化。也就是说，高侧IGBT的发射极电位从地电位GND2(0V)到电源电位VCC2(例如，800V)而变化。因此，为了将高侧IGBT设置为导通状态，需要以高侧IGBT的发射极电位作为参考电位将“IGBT总线电压(800V)+阈值电压(15V)”施加到栅电极。

因此，执行高侧IGBT的导通/截止控制的驱动电路DR需要检测高侧IGBT的发射极电位。因此，驱动电路DR被配置为接收高侧IGBT的发射极电位。因此，驱动电路DR接收800V的参考电位，并且驱动电路DR控制以通过相对于800V的参考电位向高侧IGBT的栅电极施加15V的阈值电压来将高侧IGBT设置为导通状态。因此，800V量级的高电位被施加到驱动电路DR。

如上所述，驱动控制单元包括处理低电位(数十伏)的控制电路CC和处理高电位(数百伏)的驱动电路DR。因此，控制电路CC与驱动电路DR之间的信号传输需要不同电位电路之间的信号传输。在这点上，控制电路CC与驱动电路DR之间的信号传输经由变压器TR1和变压器TR2来执行，使得信号能够在不同电位电路之间被传输。

如上所述，可以在变压器TR1和变压器TR2中的一次线圈与二次线圈之间产生大的电位差。相反地，由于可以产生大的电位差，所以被彼此磁耦合而没有通过导体被连接的一次线圈和二次线圈被用于信号传输。因此，在形成变压器TR1时，从提高半导体器件的操作可靠性的角度来看，需要尽可能地增大线圈CL1a与线圈CL1b之间的击穿电压。类似地，在形成变压器TR2时，从提高半导体器件的操作可靠性的角度来看，需要尽可能地增大线圈CL2b与线圈CL2a之间的击穿电压。

信号传输示例

图2是示出信号传输示例的说明图。

在图2中，传输电路TX1提取被输入到传输电路TX1的方波的信号SG1的边缘部分，生成具有恒定脉冲宽度的信号SG2，并且将信号SG2传输到变压器TR1的线圈CL1a(一次线圈)。当由信号SG2引起的电流流动到变压器TR1的线圈CL1a(一次线圈)时，信号SG3通过感应电动势流动到变压器TR1的线圈CL1b(二次线圈)。接收电路RX1放大信号SG3并且进一步调制成方波，然后接收电路RX1输出方波的信号SG4。因此，接收电路RX1可以输出与被输入到传输电路TX1的信号SG1相对应的信号SG4。以这种方式，信号能够从传输电路TX1被传输到接收电路RX1。类似地，信号传输能够从传输电路TX2被传输到接收电路RX2。

双芯片配置

例如，上述驱动控制单元的收发器电路部分被单独形成为两个半导体芯片。具体地，图3是示出双芯片配置的图。在图3中，传输电路TX1、变压器TR1和接收电路RX2被形成在半导体芯片CHP1中。另一方面，接收电路RX1、驱动电路DR、传输电路TX2和变压器TR2被形成在半导体芯片CHP2中。

在这样的双芯片配置中，例如，变压器TR1被形成在与传输电路TX1和接收电路RX2相同的半导体芯片CHP1上。因此，变压器TR1、传输电路TX1和接收电路RX2可以被集成。类似地，变压器TR2被形成在与驱动电路DR、接收电路RX1和传输电路TX2相同的半导体芯片CHP2上。因此，变压器TR2、驱动电路DR、接收电路RX1和传输电路TX2可以被集成。

这里，例如，由于传输电路TX1和接收电路RX2被形成在半导体芯片CHP1中，所以构造传输电路TX1和接收电路RX2的晶体管被形成在半导体芯片CHP1中。类似地，由于驱动电路DR、接收电路RX1和传输电路TX2被形成在半导体芯片CHP2中，所以构造驱动电路DR、接收电路RX1和传输电路TX2的晶体管也被形成在半导体芯片CHP2中。因此，在半导体芯片CHP1中，变压器TR1和晶体管被一起形成。类似地，在半导体芯片CHP2中，变压器TR2和晶体管被一起形成。

相关技术的说明

在下文中，将描述相关技术前提下的半导体器件的配置，即，双芯片配置。本说明书中被提及的“相关技术”不是已知技术，而是由本发明人发现的具有问题的技术，并且是作为本发明的前提的技术。

图4是示出相关技术中的半导体器件的示意性配置的截面图。

在图4中，半导体器件包括半导体芯片CHP1和半导体芯片CHP2。也就是说，图4所示的相关技术中的半导体器件具有双芯片配置。半导体芯片CHP1经由导电粘合剂PST1被例如安装在作为芯片安装部的管芯焊盘DP1上。另一方面，半导体芯片CHP2经由导电粘合剂PST2被例如安装在作为芯片安装部的管芯焊盘DP2上。

这里，管芯焊盘DP1和管芯焊盘DP2中的每个管芯焊盘由例如铜材料制成。导电粘合剂PST1和导电粘合剂PST2中的每个导电粘合剂由例如银膏或焊料制成。

图3所示的传输电路TX1、接收电路RX2和变压器TR1被形成在半导体芯片CHP1中。如图4所示，半导体芯片CHP1包括半导体衬底SUB1以及被形成在半导体衬底SUB1上的多层布线层MWL1。

多个晶体管Q1被形成在半导体衬底SUB1上，并且多层布线层MWL1被形成在半导体衬底SUB1之上，多层布线层MWL1被形成有多个晶体管Q1。在多层布线层MWL1中，层叠有多个层间绝缘膜和多个布线。布线被形成在多层布线层MWL1的每层中，并且布线电连接到晶体管Q1。彼此电连接的晶体管Q1和布线构造传输电路TX1和接收电路RX2。

除了布线之外，多层布线层MWL1还包括作为变压器TR1的组件的下电感器BL(线圈CL1a)。下电感器BL由例如螺旋布线形成。

随后，如图4所示，在半导体芯片CHP1中，布线和绝缘膜IF1被形成在多层布线层IF1上，以便与多层布线层MWL1的最上层接触。此外，作为变压器TR1的组件的上电感器TL(线圈CL1b)被形成在多层布线层MWL1上，以便与多层布线层MWL1的最上层接触。

无机绝缘膜10a被形成在包括焊盘的布线、上电感器TL和绝缘膜IF1上，该布线被形成为与多层布线层MWL1的最上层接触，并且有机绝缘膜20a被形成在无机绝缘膜10a上。有机绝缘膜20a被形成为与无机绝缘膜10a接触。

这里，无机绝缘膜10a由氮化硅膜形成。另一方面，有机绝缘膜20a由聚酰亚胺(polyimide)树脂膜形成。

在这种情况下，焊盘开口部30a被形成在有机绝缘膜20a和无机绝缘膜10a中，以穿透有机绝缘膜20a和无机绝缘膜10a，从而暴露作为上电感器TL的组件的焊盘的表面。

接下来，图3所示的驱动电路DR、接收电路RX1和传输电路TX2被形成在半导体芯片CHP2中。如图4所示，半导体芯片CHP2包括半导体衬底SUB2以及被形成在半导体衬底SUB2上的多层布线层MWL2。

多个晶体管Q2被形成在半导体衬底SUB2中，并且多层布线层MWL2被形成在半导体衬底SUB2之上，多层布线层MWL2被形成有多个晶体管Q2。在多层布线层MWL2中，层叠有多个层间绝缘膜和多个布线。布线被形成在多层布线层MWL2的每层中，并且布线电连接到晶体管Q2。彼此电连接的晶体管Q2和布线构造驱动电路DR、接收电路RX1和传输电路TX2。

然后，包括焊盘的布线以及绝缘膜IF2被形成为与多层布线层MWL2的最上层接触。此外，无机绝缘膜10b被形成在包括焊盘的布线上以及绝缘膜IF2上，该布线被形成为与多层布线层MWL2的最上层接触，并且有机绝缘膜20b被形成在无机绝缘膜10b上。有机绝缘膜20b被形成为与无机绝缘膜10b接触。

这里，无机绝缘膜10b由氮化硅膜形成。另一方面，有机绝缘膜20b由聚酰亚胺树脂膜形成。在这种情况下，焊盘开口部30b被形成在有机绝缘膜20b和无机绝缘膜10b中，以穿透有机绝缘膜20b和无机绝缘膜10b，从而暴露焊盘的表面。

接下来，如图4所示，被形成在半导体芯片CHP1中的上电感器TL经由例如接合线W电连接到被设置为与半导体芯片CHP2的多层布线层MWL2的最上层接触的布线(焊盘)。具体地，如图4所示，从焊盘开口部30a暴露的作为上电感器TL的组件的焊盘和从焊盘开口部30b暴露的焊盘经由接合线W被连接。被形成在半导体芯片CHP1中的上电感器TL由例如焊盘和连接到焊盘的螺旋布线形成。

如上所述配置的半导体芯片CHP1和半导体芯片CHP2被例如由环氧树脂制成的模制树脂MR覆盖。相关技术中的双芯片配置的半导体器件如上所述被配置。

此外，将描述相关技术中的半导体器件的配置。

如图4所示，在半导体芯片CHP1中形成有上电感器TL，该上电感器TL是在不同的电位之间执行非接触通信的变压器的组件。在这种情况下，上电感器TL电连接到存在于被形成在半导体芯片CHP2中的多层布线层MWL2中的布线，并且作为大约800V的参考电位的第二电位被施加到上电感器TL。具体地，相关技术中的半导体器件包括半导体芯片CHP2，该半导体芯片CHP2具有向上电感器TL施加第二电位的电路(第二电路)。被形成在半导体芯片CHP1中的上电感器TL经由作为示例性导电构件的接合线W电连接到被形成在半导体芯片CHP2中的电路。因此，从被形成在半导体芯片CHP2中的电路输出的第二电位被施加到上电感器TL。

此外，下电感器BL被形成在半导体芯片CHP1中，并且电路(第一电路)将作为大约0V的参考电位的第一电位施加到下电感器BL。因此，从被形成在半导体芯片CHP1中的电路输出的第一电位被施加到下电感器BL。因此，第二电位被施加到上电感器TL，而第一电位被施加到下电感器BL。

这里，上电感器TL被形成为在半导体芯片CHP1的厚度方向上可磁性地连接到被施加有不同于第二电位的第一电位的下电感器BL。具体地，上电感器TL被形成为与多层布线层MWL1的最上层接触，而下电感器BL被形成在多层布线层MWL1中。因此，上电感器TL和下电感器BL被配置为彼此可磁性地连接。

图5是示出相关技术中的半导体芯片CHP1的平面图。

在图5中，半导体芯片CHP1的平面形状具有矩形形状，并且密封环SR被形成在半导体芯片CHP1的外围边缘部分处。第一电位被施加到密封环SR。在平面图中，上电感器TL被形成为被密封环SR包围。这里，上电感器TL被配置为包括例如与成对的差分布线相对应的中心抽头焊盘1a、螺旋布线1b、传输焊盘1c、螺旋布线1d和传输焊盘1e。此外，在平面图中，多个焊盘PD和多个布线WL被形成为被密封环SR包围。例如，在图4中，多个焊盘PD和多个布线WL被设置为与多层布线层MWL1的最上层接触。

因此，图5所示的上电感器TL、多个焊盘PD和多个布线WL被形成为与多层布线层MWL1的最上层接触。换句话说，图5所示的上电感器TL、多个焊盘PD和多个布线WL被设置在同一层中。在半导体芯片CHP1中，焊盘(中心抽头焊盘1a、传输焊盘1c和传输焊盘1e)和多个焊盘PD从有机绝缘膜20a暴露，同时有机绝缘膜20a被形成为覆盖图5所示的上电感器TL的布线(螺旋布线1b和螺旋布线1d)以及多个布线WL。在这种情况下，有机绝缘膜20a由例如聚酰亚胺树脂膜制成。

多个焊盘PD包括电连接到设置在上电感器TL下方的下电感器BL(参见图4)的焊盘。也就是说，下电感器BL设置在上电感器TL下方，并且从下电感器BL经由布线提取的焊盘被形成在与上电感器TL相同的层中。多个焊盘PD还包括电连接到设置在图4所示的多层布线层MWL1中的多层布线的焊盘，并且多个布线WL包括电连接到电连接到下电感器BL和晶体管Q2的布线的布线。

这里，例如，第二电位被施加到上电感器TL。另一方面，第一电位被施加到连接到下电感器BL的焊盘PD和布线WL。也就是说，不同于施加到上电感器TL的参考电位(第二电位)的参考电位被施加到与上电感器TL配对的下电感器BL。如上所述，配置了作为相关技术中具有双芯片配置的半导体器件的组件的半导体芯片CHP1。

改进空间

接下来，将描述相关技术中存在的改进空间。

如上所述，第二电位被施加到上电感器TL，而第一电位被施加到电连接到密封环SR或下电感器BL的焊盘(多个焊盘PD的一部分)以及多个布线WL的一部分或多个布线WL。也就是说，如图5所示，具有不同电位的组件被设置在多层布线层上的同一层中。因此，例如，在被施加有第二电位的上电感器TL与被施加有第一电位的密封环SR之间，在被施加有第二电位的上电感器TL与被施加有第一电位的焊盘(多个焊盘PD的一部分)之间，或者在被施加有第二电位的上电感器TL与被施加由第一电位的布线(多个布线WL的一部分)之间，可能发生称为“蠕缓(creeping)放电”的放电现象。因此，在相关技术中，由“蠕缓放电”引起的击穿电压的降低成为一个明显的问题。

这里，“蠕缓放电”被定义为如下的放电现象：当在设置在绝缘体的表面上的成对的电极之间施加高电压时，电流沿着绝缘体的表面在电极之间流动。

如上所述，在相关技术中，由于具有不同电位的组件被设置在多层布线层上，所以可能发生“蠕缓放电”，并且由“蠕缓放电”引起的击穿电压的降低变得明显。也就是说，在相关技术中，从通过抑制“蠕缓放电”来提高击穿电压的角度来看，存在改进空间。

在这点上，作为对“蠕缓放电”的深入研究的结果，本发明人已经发现了关于“蠕缓放电”的新知识，并且基于该发现的新知识，已经设计出克服相关技术中存在的改进空间。在下文中，将描述本发明人发现的关于“蠕缓放电”的新知识，然后将描述本实施例中的技术思想，该技术思想是基于该新知识而做出的发明。

关于蠕缓放电的新知识

为了提高能够使用成对的磁耦合的电感器在不同的电位之间传输信号的半导体器件的可靠性，抑制“蠕缓放电”是一个关键问题。因此，需要对“蠕缓放电”进行分析以及用于抑制“蠕缓放电”的对策。

在这点上，本发明人已经新发现了由“蠕缓放电”引起的放电电流沿着无机绝缘膜10a与有机绝缘膜20a之间的界面流动，例如，如图4中的粗箭头所示。

因此，认为，在无机绝缘膜10a和有机绝缘膜20a中存在用于抑制“蠕缓放电”的线索。因此，本发明人首先关注了有机绝缘膜20a。特别地，由于有机绝缘膜20a是由聚酰亚胺树脂膜形成的，所以关注聚酰亚胺树脂膜以验证聚酰亚胺树脂膜对“蠕缓放电”的影响。具体地，本发明人推测了聚酰亚胺树脂膜的防潮性影响“蠕缓放电”，并且进行了验证结果来证实这一点。

例如，对半导体器件进行了高温高湿测试(HAST)，并且确认了，在高温高湿测试中，半导体器件的击穿电压随时间降低。也就是说，推测了在高温高湿测试中，半导体器件的击穿电压随着聚酰亚胺树脂膜的湿度随时间增加而降低。特别地，当在高温高湿测试之后对聚酰亚胺树脂膜进行烘烤处理(热处理)时，半导体器件的击穿电压被恢复，并且已经阐明了半导体器件的击穿电压与聚酰亚胺树脂膜的湿度有关。也就是说，当聚酰亚胺树脂膜的湿度增加时，倾向于发生“蠕缓放电”。人们认为，当聚酰亚胺树脂膜的湿度增加时，聚酰亚胺树脂膜的介电常数明显增加，结果，聚酰亚胺树脂膜内部的电通密度(D)增加，并且击穿电压降低，使得可能发生“蠕缓放电”。也就是说，在电通密度(D)与电场(E)之间存在D＝εE的关系，并且随着介电常数(ε)增加，指示聚酰亚胺树脂膜中的电场的电通密度(D)增加(介电效应)。结果，可以认为，当聚酰亚胺树脂膜的湿度增加时，介电效应增加，并且倾向于发生“蠕缓放电”。此外，当具有高介电常数的膜被靠近焊盘设置时，在膜中也发生上述介电效应，结果，认为击穿电压降低。

具体地，无机绝缘膜10a被靠近焊盘设置，并且无机绝缘膜10a由具有较大的介电常数的氮化硅膜形成。在这点上，如上所述，电通密度(D)与电场(E)之间存在D＝εE的关系，并且随着介电常数(ε)增加，指示氮化硅膜中的电场的电通密度(D)增加(介电效应)。因此，可以认为，如果无机绝缘膜10a由具有较大的介电常数的氮化硅膜形成，则介电效应增加，并且可能发生“蠕缓放电”。

根据以上内容，本发明人已经获得了以下新知识。也就是说，本发明人发现的新知识是：(1)蠕缓放电更有可能发生在具有高湿度的膜中，以及(2)蠕缓放电更有可能发生在具有高的介电常数的绝缘膜中。

因此，基于本发明人已经新发现的上述知识，本发明人已经设计出克服相关技术中存在的改进空间。在下文中，将描述该技术被应用的本实施例中的技术思想。

第一实施例

第一实施例中的基本思想

第一实施例中的基本思想基于上述的第一知识，即在具有较高湿度的膜中更有可能发生“蠕缓放电”。具体地，本第一实施例中的基本思想是：在有机绝缘膜中形成开口部的概念，该有机绝缘膜由具有高吸湿性的绝缘膜制成，并且存在于“蠕缓放电”的放电电流流过的放电路径中。更具体地，本第一实施例的基本思想是：暴露无机绝缘膜的上表面的一部分的开口部被形成在有机绝缘膜中，该有机绝缘膜被设置为覆盖位于被配置为被施加有第一电位的第一布线与被配置为被施加有不同于第一电位的第二电位的电感器之间的无机绝缘膜。

根据该基本思想，在被配置为被施加有第一电位的第一布线与被配置为被施加有不同于第一电位的第二电位的电感器之间，存在具有高吸湿性的有机绝缘膜被去除的区域。因此，在具有高吸湿性的有机绝缘膜被去除的区域中，介电常数变低，使得在被去除的区域中在第一布线与电感器之间不太可能发生“蠕缓放电”。因此，根据该基本思想，能够抑制“蠕缓放电”的产生，使得能够提高半导体器件的击穿电压。

第一实施例中的实现模式

接下来，将描述体现上述基本思想的实现模式。

半导体器件的配置

图6是示出实现模式中的半导体器件的示意性配置的截面图。

在图6中，半导体器件包括半导体芯片CHP1和半导体芯片CHP2。也就是说，图6所示的实现模式中的半导体器件具有双芯片配置。半导体芯片CHP1经由导电粘合剂PST1被例如安装在作为芯片安装部的管芯焊盘DP1上。另一方面，半导体芯片CHP2经由导电粘合剂PST2被例如安装在作为芯片安装部的管芯焊盘DP2上。

这里，管芯焊盘DP1和管芯焊盘DP2中的每个管芯焊盘由例如铜材料制成。导电粘合剂PST1和导电粘合剂PST2中的每个导电粘合剂由例如银膏或焊料制成。

图3所示的传输电路TX1、接收电路RX2和变压器TR1被形成在半导体芯片CHP1中。如图6所示，半导体芯片CHP1包括半导体衬底SUB1以及被形成在半导体衬底SUB1上的多层布线层MWL1。

多个晶体管Q1被形成在半导体衬底SUB1上，并且多层布线层MWL1被形成在半导体衬底SUB1之上，多层布线层MWL1被形成有多个晶体管Q1。在多层布线层MWL1中，层叠有多个层间绝缘膜和多个布线。布线被形成在多层布线层MWL1的每层中，并且布线电连接到晶体管Q1。彼此电连接的晶体管Q1和布线构造传输电路TX1和接收电路RX2。

除了布线之外，作为变压器TR1的组件的下电感器BL(线圈CL1a)被形成在多层布线层MWL1中。下电感器BL例如由螺旋布线形成。

随后，如图6所示，布线(第一布线)和绝缘膜IF1被形成在半导体芯片CHP1中，以便与多层布线层MWL1的最上层接触。此外，作为变压器TR1的组件的上电感器TL(线圈CL1b)被形成为与多层布线层MWL1的最上层接触。也就是说，被形成为与多层布线层MWL1的最上层接触的布线(第一布线)和上电感器TL被设置在同一层中。无机绝缘膜10a被形成在包括焊盘的布线(第一布线)、上电感器TL和绝缘膜IF1上，该布线被形成为与多层布线层MWL1的最上层接触，并且有机绝缘膜20a被形成在无机绝缘膜10a上。具体地，有机绝缘膜20a被设置为覆盖平面图中位于布线(第一布线)与上电感器TL之间的无机绝缘膜10a。有机绝缘膜20a被形成为与无机绝缘膜10a接触。

这里，无机绝缘膜10a由氮化硅膜形成。另一方面，有机绝缘膜20a由聚酰亚胺树脂膜形成。

在这种情况下，焊盘开口部30a被形成在有机绝缘膜20a和无机绝缘膜10a中，以穿透有机绝缘膜20a和无机绝缘膜10a，从而暴露作为上电感器TL的组件的焊盘的表面。在该实现模式中，如图6所示，在布线(第一布线)与上电感器TL之间，暴露无机绝缘膜10a的上表面的一部分的开口部OP被形成在有机绝缘膜20a中。

也就是说，在该实现模式中，不仅形成了焊盘开口部分30a，该焊盘开口部分30a被形成为穿透有机绝缘膜20a和无机绝缘膜10b，从而暴露可连接到接合线W的焊盘，而且形成了开口部OP，该开口部OP暴露无机绝缘膜10a的上表面的一部分。开口部OP不同于焊盘开口部30a。也就是说，与焊盘开口部30a不同，从开口部OP暴露的无机绝缘膜10a没有被形成有穿透无机绝缘膜10a的通孔。

在如上所述配置的开口部OP中，例如，期望从开口部OP暴露的整个表面由无机绝缘膜10a制成。也就是说，期望无机绝缘膜10a被暴露在从开口部OP暴露的区域中。

接下来，图3所示的驱动电路DR、接收电路RX1和传输电路TX2被形成在半导体芯片CHP2中。如图6所示，半导体芯片CHP2包括半导体衬底SUB2以及被形成在半导体衬底SUB2上的多层布线层MWL2。

多个晶体管Q2被形成在半导体衬底SUB2中，并且多层布线层MWL2被形成在半导体衬底SUB2之上，多层布线层MWL2被形成有多个晶体管Q2。在多层布线层MWL2中，层叠有多个层间绝缘膜和多个布线。布线被形成在多层布线层MWL2的每层中，并且布线电连接到晶体管Q2。彼此电连接的晶体管Q2和布线构造驱动电路DR、接收电路RX1和传输电路TX2。

然后，包括焊盘的布线以及绝缘膜IF2被形成为与多层布线层MWL2的最上层接触。此外，无机绝缘膜10b被形成在包括焊盘的布线上以及绝缘膜IF2上，该布线被形成为与多层布线层MWL2的最上层接触，并且有机绝缘膜20b被形成在无机绝缘膜10b上。有机绝缘膜20b被形成为与无机绝缘膜10b接触。

这里，无机绝缘膜10b由氮化硅膜形成。另一方面，有机绝缘膜20b由聚酰亚胺树脂膜形成。在这种情况下，焊盘开口部30b被形成在有机绝缘膜20b和无机绝缘膜10b中，以穿透有机绝缘膜20b和无机绝缘膜10b，从而暴露焊盘的表面。

随后，如图6所示，被形成在半导体芯片CHP1中的上电感器TL经由例如接合线W电连接到被设置为与半导体芯片CHP2的多层布线层MWL2的最上层接触的布线(焊盘)。具体地，如图6所示，作为从焊盘开口部30a暴露的上电感器TL的组件的焊盘和从焊盘开口部30b暴露的焊盘经由接合线W彼此连接。被形成在半导体芯片CHP1中的上电感器TL包括例如焊盘以及连接到该焊盘的螺旋布线。也就是说，上电感器TL包括可连接到接合线W的焊盘(第一焊盘)以及连接到该焊盘(第一焊盘)的布线(第二布线)。在这种情况下，被形成为与多层布线层MWL1的最上层接触的布线(第一布线)的宽度小于构造上电感器TL的布线(第二布线)的宽度。

如图6所示，半导体芯片CHP1被形成有上电感器TL，该上电感器TL是在不同的电位之间执行非接触通信的变压器的组件。在这种情况下，上电感器TL电连接到存在于被形成在半导体芯片CHP2中的多层布线层MWL2中的布线，并且作为大约800V的参考电位的第二电位被施加到上电感器TL。具体地，该实现模式中的半导体器件包括半导体芯片CHP2，该半导体芯片CHP2包括向上电感器TL施加第二电位的电路(第二电路)。被形成在半导体芯片CHP1中的上电感器TL经由作为示例性导电构件的接合线W电连接到被形成在半导体芯片CHP2中的电路。因此，从被形成在半导体芯片CHP2中的电路输出的第二电位被施加到上电感器TL。

此外，半导体芯片CHP1包括下电感器BL以及向下电感器BL施加作为大约0V的参考电位的第一电位的电路(第一电路)。因此，从被形成在半导体芯片CHP1中的电路输出的第一电位被施加到下电感器BL。因此，第二电位被施加到上电感器TL，而第一电位被施加到下电感器BL。此外，半导体芯片CHP1包括被形成为与多层布线层MWL1的最上层接触的多个布线(第一布线)，并且多个布线(第一布线)还包括被配置为被施加有第一电位的布线。

这里，上电感器TL被形成为在半导体芯片CHP1的厚度方向上可磁性地连接到被施加有不同于第二电位的第一电位的下电感器BL。具体地，上电感器TL被形成为与多层布线层MWL1的最上层接触，而下电感器BL被形成在多层布线层MWL1中。因此，上电感器TL和下电感器BL被配置为彼此可磁性地连接。

如上所述配置的半导体芯片CHP1和半导体芯片CHP2被例如由环氧树脂制成的模制树脂MR覆盖。

实现模式中的双芯片配置的半导体器件被如上所述配置。也就是说，实现模式中的双芯片配置的半导体器件被配置为包括被配置为被施加有第一电位的第一布线、电连接到第一布线的电路、上电感器TL、包括有机绝缘膜20a的半导体芯片CHP1、以及包括被配置为向上电感器TL供应第二电位的电路的半导体芯片CHP2。

实现模式中的特征

将解释实现模式中的特征点。

实现模式中的特征点是：例如，如图6所示，在被设置为与多层布线层MWL1的最上层接触的布线(第一布线)与被设置为与多层布线层MWL1的最上层接触的上电感器TL之间，暴露无机绝缘膜10a的上表面的一部分的开口部OP被形成在由聚酰亚胺树脂膜形成的有机绝缘膜20a中。换句话说，该实现模式的特征点在于，开口部OP被形成在由聚酰亚胺树脂膜制成的有机绝缘膜20a中，该有机绝缘膜20a被设置为覆盖位于被配置为被施加有第一电位的布线(第一布线)与被配置为被施加有第二电位的上电感器TL之间的无机绝缘膜10a。

因此，能够抑制在被施加有不同电位的布线(第一布线)与上电感器TL之间发生的“蠕缓放电”。这是因为，在被形成在布线(第一布线)与上电感器TL之间的聚酰亚胺树脂膜中形成了开口部OP，因此在“蠕缓放电”的放电路径中存在具有高吸湿性的聚酰亚胺树脂膜被去除的区域(开口部OP)。也就是说，具有高吸湿性的聚酰亚胺树脂膜被去除的区域(开口部OP)存在于“蠕缓放电”的放电路径中，因此，“蠕缓放电”被开口部OP阻断。因此，根据该实现模式，能够抑制“蠕缓放电”的生成，使得能够提高半导体器件的击穿电压。

具体地，聚酰亚胺树脂膜在开口部OP中被去除，并且掩埋由环氧树脂制成的模制树脂MR。这里，聚酰亚胺树脂的介电常数(相对介电常数)是“4.8”，并且聚酰亚胺树脂的吸湿性为“1.2％”，而环氧树脂的介电常数(相对介电常数)是“3.5”，并且环氧树脂的吸湿性是“0.45％”。因此，根据该实现模式，在“蠕缓放电”的放电路径中存在被掩埋有具有比聚酰亚胺树脂膜的介电常数(相对介电常数)小的介电常数(相对介电常数)以及低吸湿性的环氧树脂的开口部OP。因此，考虑到随着膜的介电常数(相对介电常数)和吸湿性越小，就越不可能发生“蠕缓放电”，能够看出，根据具有上述特征点的实现模式，能够抑制“蠕缓放电”。

在这点上，可以想到，只要通过具有高吸湿性的聚酰亚胺树脂膜的存在来促进“蠕缓放电”，就可以去除整个聚酰亚胺树脂膜。

然而，在具有双芯片配置的半导体器件中，不能去除整个聚酰亚胺树脂膜。其原因将在下文中被描述。

例如，在图6中，由聚酰亚胺树脂膜制成的有机绝缘膜20a被形成，以抑制由模制树脂MR引起的“填料攻击(filler attack)”，该模制树脂MR被形成为覆盖有机绝缘膜20a。也就是说，在模制树脂MR中，填料被添加到环氧树脂中，以提高导热性。作为填料，通常使用尖锐的破碎填料。因此，当不存在由聚酰亚胺树脂膜制成的有机绝缘膜20a时，尖锐的破碎填料会穿透无机绝缘膜10a并且损坏布线。这种现象被称为“填料攻击”。也就是说，由聚酰亚胺树脂膜形成的有机绝缘膜20a用于抑制由模制树脂MR中包含的破碎填料引起的“填料攻击”。特别地，“填料攻击”在精细布线中变得明显。在这点上，在图6所示的半导体芯片CHP1中，不仅形成了上电感器TL和下电感器BL，而且形成了晶体管Q1和多层布线。在这种情况下，由于连接到晶体管Q1的多层布线是精细布线，如果整个由聚酰亚胺树脂膜制成的有机绝缘膜20a被去除，则“填料攻击”的效果会受到很大影响。也就是说，在如图6所示的具有双芯片配置的半导体器件中，由于精细布线也与上电感器TL一起被设置，所以从抑制精细布线上的“填料攻击”的角度来看，不能去除整个由聚酰亚胺树脂膜制成的有机绝缘膜20a。

因此，在该实现模式中，为了在留下由聚酰亚胺树脂膜制成的有机绝缘膜20a的同时抑制由具有高吸湿性的聚酰亚胺树脂膜引起的“蠕缓放电”，在用作放电路径的上电感器TL与第一布线之间，在由聚酰亚胺树脂膜制成的有机绝缘膜20a中形成暴露无机绝缘膜10a的上表面的一部分的开口部OP。因此，根据该实现模式，被形成在聚酰亚胺树脂膜中的开口部OP能够在通过聚酰亚胺树脂膜抑制精细布线中的“填料攻击”的同时抑制“蠕缓放电”的发生。

第一实施例中的第一修改示例

图7是示出本第一修改示例中的半导体芯片CHP1的平面图。

在图7中，半导体芯片CHP1的平面形状具有矩形形状，并且密封环SR被形成在半导体芯片CHP1的外围边缘部分处。第一电位(大约0V)被施加到密封环SR。在平面图中，上电感器TL被形成为被密封环SR包围。这里，上电感器TL被配置为包括例如与成对的差分布线相对应的中心抽头焊盘1a、螺旋布线1b、传输焊盘1c、螺旋布线1d和传输焊盘1e。此外，在平面图中，多个焊盘PD和多个布线WL被形成为被密封环SR包围。例如，在图6中，多个焊盘PD和多个布线WL被设置为与多层布线层MWL1的最上层接触。

因此，图7所示的上电感器TL、多个焊盘PD和多个布线WL被形成为与多层布线层MWL1的最上层接触。换句话说，图7所示的上电感器TL、多个焊盘PD和多个布线WL被设置在同一层中。在半导体芯片CHP1中，焊盘(中心抽头焊盘1a、传输焊盘1c和传输焊盘1e)和多个焊盘PD从有机绝缘膜20a暴露，而有机绝缘膜20a被形成为覆盖图7所示的上电感器TL的布线(螺旋布线1b和螺旋布线1d)以及多个布线WL。在这种情况下，有机绝缘膜20a由例如聚酰亚胺树脂膜制成。

多个焊盘PD包括电连接到设置在上电感器TL下方的下电感器BL(参见图6)的焊盘。也就是说，下电感器BL被设置在上电感器TL下方，并且从下电感器BL提取的焊盘被形成在与上电感器TL相同的层中。多个焊盘PD还包括电连接到设置在图6所示的多层布线层MWL1中的多层布线的焊盘，并且多个布线WL包括电连接到电连接到下电感器BL和晶体管Q2的布线的布线。这里，第二电位(大约800V)被施加到上电感器TL。另一方面，第一电位(大约0V)被施加到连接到下电感器BL的焊盘PD和布线WL。因此，存在在被施加有第二电位的上电感器TL与被施加有第一电位的焊盘PD和布线WL之间发生“蠕缓放电”的可能性。在这点上，在本第一修改示例中，如图7所示，开口部OP被形成为以平面方式包围上电感器TL。因此，能够有效地抑制被施加有第二电位的上电感器TL与被施加有第一电位的密封环SR之间的“蠕缓放电”、被施加有第二电位的上电感器TL与被施加有第一电位的焊盘(多个焊盘PD的一部分)之间的“蠕缓放电”、或者被施加有第二电位的上电感器TL与被施加有第一电位的布线(多个布线WL的一部分)之间的“蠕缓放电”。

第一实施例中的第二修改示例

在第一修改示例中，已经描述了一个示例，其中开口部OP被形成为以平面方式包围上电感器TL，但是开口部OP可以不被形成为完全包围上电感器TL。具体地，开口部可以被如图8所示形成。

图8是示出本第二修改示例中的半导体芯片CHP1的平面图。

在图8中，开口部包括在Y方向(第一方向)上延伸的第一开口部OP1、在与Y方向相交的X方向(第二方向)上延伸的第二开口部OP2、在Y方向上延伸并且面对第一开口部OP1的第三开口部OP3、以及在X方向上延伸并且面对第二开口部OP2的第四开口部OP4。这里，上电感器TL在平面图中被设置在第一开口部OP1与第三开口部OP3之间，并且上电感器TL在平面图中被设置在第二开口部OP2与第四开口部OP4之间。然后，第一开口部OP1与第二开口部OP2在平面图中彼此间隔开，第一开口部OP1与第四开口部OP4在平面图中彼此间隔开，并且第三开口部OP3与第二开口部OP2在平面图中彼此间隔开，并且第三开口部OP3与第四开口部OP4在平面图中彼此间隔开。以这种方式构造的开口部(第一开口部OP1、第二开口部OP2、第三开口部OP3和第四开口部OP4)能够有效地抑制被施加有第二电位的上电感器TL与被施加有第一电位的密封环SR之间的“蠕缓放电”、被施加有第二电位的上电感器TL与被施加有第一电位的焊盘(多个焊盘PD的一部分)之间的“蠕缓放电”、或者被施加有第二电位的上电感器TL与被施加有第一电位的布线(多个布线WL的一部分)之间的“蠕缓放电”。

第一实施例中的第三修改示例

图9是示出本第三修改示例中的半导体芯片CHP1的平面图。

在图9中，开口部OP被形成在由聚酰亚胺树脂膜形成的有机绝缘膜20a中，并且开口部OP被配置为包括上电感器TL。换句话说，开口部OP被形成为暴露上电感器TL。

因此，根据本第三修改示例，能够有效地抑制被施加有第二电位的上电感器TL与被施加有第一电位的密封环SR之间的“蠕缓放电”、被施加有第二电位的上电感器TL与被施加有第一电位的焊盘(多个焊盘PD的一部分)之间的“蠕缓放电”、或者被施加有第二电位的上电感器TL与被施加有第一电位的布线(多个布线WL的一部分)之间的“蠕缓放电”。

这里，上电感器TL被包括在开口部OP中的事实意味着没有由聚酰亚胺树脂膜制成的有机绝缘膜20a覆盖上电感器TL。由于上电感器TL具有螺旋布线1b和螺旋布线1d，而没有有机绝缘膜20a覆盖上电感器TL，所以构造上电感器TL的螺旋布线1b和螺旋布线1d可能会因由模制树脂中包括的破碎填料引起的“填料攻击”而损坏。

在这点上，易受“填料攻击”的不利影响的布线是精细布线。相反，构造上电感器TL的螺旋布线1b和螺旋布线1d由宽布线制成，以便减小寄生电阻。也就是说，构造上电感器TL的螺旋布线1b和螺旋布线1d的宽度大于作为精细布线的第一布线的宽度。

这种宽布线不太容易受到“填料攻击”的影响。因此，即使开口部OP被形成为如在本第三修改示例中一样包括上电感器TL，由模制树脂中包含的破碎填料引起的“填料攻击”而引起的不利影响也很小。此外，例如，能够通过使用钝的球形填料而不是尖锐的破碎填料作为被包含在模制树脂中的填料，抑制“填料攻击”。如上所述，同样在本第三修改示例中，能够有效地抑制被施加有第二电位的上电感器TL与被施加有第一电位的密封环SR之间的“蠕缓放电”、被施加有第二电位的上电感器TL与被施加有第一电位的焊盘(多个焊盘PD的一部分)之间的“蠕缓放电”、或者被施加有第二电位的上电感器TL与被施加有第一电位的布线(多个布线WL的一部分)之间的“蠕缓放电”。

第一实施例中的第四修改示例

图10是示出本第四修改示例中的半导体芯片CHP1的平面图。

在图10中，开口部OP被形成在由聚酰亚胺树脂膜形成的有机绝缘膜20a中。开口部OP被形成为包括上电感器TL以及密封环SR(第一布线)的一部分。换句话说，开口部OP被形成为暴露上电感器TL以及密封环SR(第一布线)的一部分，并且在Y方向上到达芯片端部。因此，根据本第四修改示例，由于在Y方向上在上电感器TL与密封环SR之间不存在由聚酰亚胺树脂膜制成的有机绝缘膜20a，所以能够有效地抑制在Y方向上在上电感器TL与密封环SR之间的“蠕缓放电”。

第二实施例

三芯片配置

在上述第一实施例中的半导体器件中，采用了双芯片配置。然而，在双芯片配置中，例如，变压器TR1、传输电路TX1和接收电路RX2需要被形成在一个半导体芯片上，从而导致半导体芯片CHP1的制造工艺复杂化。另选地，在双芯片配置中，例如，变压器TR2、驱动电路DR、接收电路RX1和传输电路TX2需要被形成在一个半导体芯片上，从而导致半导体芯片CHP2的制造工艺复杂化。因此，半导体芯片CHP1的制造成本和半导体芯片CHP2的制造成本可能增加。

因此，已经研究了不是以双芯片配置而是以三芯片配置来实现上述半导体器件。在下文中，将描述一种新颖的三芯片配置。

图11是示出三芯片配置的图。

在图11中，传输电路TX1和接收电路RX2被形成在半导体芯片CHP1中。此外，驱动电路DR、接收电路RX1和传输电路TX2被形成在半导体芯片CHP2中。另一方面，变压器TR1和变压器TR2被形成在半导体芯片CHP3中。

因此，在三芯片配置中，仅变压器TR1和变压器TR2被形成在半导体芯片CHP3中。也就是说，在三芯片配置中，无论半导体芯片CHP1和半导体芯片CHP2的配置如何，都可以使用半导体芯片CHP3。结果，根据三芯片配置，可以增加半导体芯片CHP1和半导体芯片CHP2的可用变化。换句话说，可以提高被形成有变压器TR1和变压器TR2的半导体芯片CHP3的通用性。此外，由于被形成有变压器TR1和变压器TR2的半导体芯片CHP3不包括晶体管，所以半导体芯片CHP3可以仅通过布线工艺来形成，因此能够简化制造工艺。因此，根据三芯片配置，能够降低制造成本。

在以下描述中，被形成有变压器TR1和变压器TR2的半导体芯片CHP3有时被称为“变压器芯片”。

第二实施例中的基本思想

本第二实施例中的基本思想基于上述第一知识，即在具有较高湿度的膜中更有可能发生“蠕缓放电”。也就是说，考虑到当形成具有高吸湿性的膜时可能发生“蠕缓放电”，本第二实施例的基本思想是：在“变压器芯片”中不形成由具有高吸湿性的绝缘膜制成的有机绝缘膜。换句话说，本第二实施例的基本思想是：配置包括“变压器芯片”的半导体器件，使得无机绝缘膜的上表面与模制树脂直接接触，而不在无机绝缘膜上形成由具有高吸湿性的绝缘膜制成的有机绝缘膜。

具体地，“变压器芯片”包括：半导体衬底；多层布线层，被形成在半导体衬底上；下电感器，被形成在多层布线层中并且被配置为被施加有第一电位；上电感器，被形成在多层布线层上并且被配置为被施加有不同于第一电位的第二电位，并且被配置为与下电感器可磁性地连接；以及无机绝缘膜，被形成在上电感器上。假定“变压器芯片”用模制树脂密封，以覆盖无机绝缘膜。在这种情况下，本第二实施例的基本思想是：无机绝缘膜的上表面与模制树脂直接接触。

根据这一基本思想，由于在“变压器芯片”中没有形成可能引起“蠕缓放电”的、由具有高吸湿性的膜制成的有机绝缘膜，因此能够抑制“蠕缓放电”的产生。因此，根据该基本思想，能够提高半导体器件的击穿电压。

第二实施例中的实现模式

接下来，将描述体现上述基本思想的实现模式。

半导体器件的配置

图12是示出该实现模式中的半导体器件的示意性配置的截面图。

在图12中，半导体器件包括半导体芯片CHP1、半导体芯片CHP2和半导体芯片CHP3。也就是说，图12所示的实现模式中的半导体器件具有三芯片配置。

半导体芯片CHP1经由导电粘合剂PST1被例如安装在作为芯片安装部的管芯焊盘DP1上。另一方面，半导体芯片CHP2经由导电粘合剂PST2被例如安装在作为芯片安装部的管芯焊盘DP2上。此外，半导体芯片CHP3经由导电粘合剂PST3被例如安装在作为芯片安装部的管芯焊盘DP3上。

这里，管芯焊盘DP1、管芯焊盘DP2和管芯焊盘DP3由例如铜材料制成。导电粘合剂PST1、导电粘合剂PST2和导电粘合剂PST3由例如银膏或焊料制成。

图11所示的传输电路TX1和接收电路RX2被形成在半导体芯片CHP1中。如图12所示，半导体芯片CHP1包括半导体衬底SUB1以及被形成在半导体衬底SUB1上的多层布线层MWL1。

多个晶体管Q1被形成在半导体衬底SUB1上，并且多层布线层MWL1被形成在半导体衬底SUB1之上，多层布线层MWL1被形成有多个晶体管Q1。在多层布线层MWL1中，层叠有多个层间绝缘膜和多个布线。布线被形成在多层布线层MWL1的每层中，并且布线电连接到晶体管Q1。彼此电连接的晶体管Q1和布线构造传输电路TX1和接收电路RX2。

随后，如图12所示，在半导体芯片CHP1中，布线和绝缘膜IF1被形成为与多层布线层MWL1的最上层接触。无机绝缘膜10a被形成在包括焊盘的布线以及绝缘膜IF1上，该布线被形成为与多层布线层MWL1的最上层接触，并且有机绝缘膜20a被形成在无机绝缘膜10a上。这里，无机绝缘膜10a由氮化硅膜形成。另一方面，有机绝缘膜20a由聚酰亚胺树脂膜形成。

接下来，在半导体芯片CHP2中形成有图11所示的传输电路TX2、接收电路RX1和驱动电路DR。如图12所示，半导体芯片CHP2包括半导体衬底SUB2以及被形成在半导体衬底SUB2上的多层布线层MWL2。

多个晶体管Q2被形成在半导体衬底SUB2中，并且多层布线层MWL2被形成在半导体衬底SUB2之上，多层布线层MWL2被形成有多个晶体管Q2。在多层布线层MWL2中，层叠有多个层间绝缘膜和多个布线。布线被形成在多层布线层MWL2的每层中，并且布线电连接到晶体管Q2。彼此电连接的晶体管Q2和布线构造传输电路TX2、接收电路RX1和驱动电路DR。

随后，如图12所示，在半导体芯片CHP2中，布线和绝缘膜IF2被形成为与多层布线层MWL2的最上层接触。无机绝缘膜10b被形成在包括焊盘的布线以及绝缘膜IF2上，该布线被形成为与多层布线层MWL2的最上层接触，并且有机绝缘膜20b被形成在无机绝缘膜10b上。这里，无机绝缘膜10b由氮化硅膜形成。另一方面，有机绝缘膜20b由聚酰亚胺树脂膜形成。

接下来，在半导体芯片CHP3(“变压器芯片”)中形成有图11所示的变压器TR1和变压器TR2。如图12所示，半导体芯片CHP3包括半导体衬底SUB3以及被形成在半导体衬底SUB3上的多层布线层MWL3。除了布线之外，多层布线层MWL3还包括作为变压器TR1的组件的下电感器BL(线圈CL1a)。下电感器BL例如由螺旋布线形成。

然后，如图12所示，在半导体芯片CHP3中，布线和绝缘膜IF3被形成为与多层布线层MWL3的最上层接触。此外，作为变压器TR1的组件的上电感器TL(线圈CL1b)被形成为与多层布线层MWL3的最上层接触。

此外，在包括被形成为与多层布线层MWL3的最上层接触的焊盘的布线上、在上电感器TL上以及在绝缘膜IF3上形成有无机绝缘膜10c。然而，如图12所示，在该实现模式中，在无机绝缘膜10c上没有形成有机绝缘膜，并且无机绝缘膜10c的整个上表面与模制树脂MR直接接触。这里，无机绝缘膜10c由氮化硅膜形成。

如图12所示，半导体芯片CHP3包括上电感器TL和下电感器BL，该上电感器TL和下电感器BL是在不同的电位之间执行非接触通信的变压器的组件。在这种情况下，上电感器TL电连接到存在于被形成在半导体芯片CHP2中的多层布线层MWL2中的布线，并且作为大约800V的参考电位的第二电位被施加到上电感器TL。具体地，该实现模式中的半导体器件包括半导体芯片CHP2，该半导体芯片CHP2包括向上电感器TL施加第二电位的电路(第二电路)。被形成在半导体芯片CHP3中的上电感器TL经由作为示例性导电构件的接合线W2电连接到被形成在半导体芯片CHP2中的电路。因此，从被形成在半导体芯片CHP2中的电路输出的第二电位被施加到上电感器TL。

下电感器BL电连接到存在于被形成在半导体芯片CHP1中的多层布线层MWL1中的布线，并且作为大约0V的参考电位的第一电位被施加到下电感器BL。具体地，该实现模式中的半导体器件包括半导体芯片CHP1，该半导体芯片CHP1包括向下电感器BL施加第一电位的电路(第一电路)。被形成在半导体芯片CHP3中的下电感器BL经由作为示例性导电构件的接合线W1电连接到被形成在半导体芯片CHP1中的电路。因此，从被形成在半导体芯片CHP1中的电路输出的第一电位被施加到下电感器BL。

这里，上电感器TL被形成为在半导体芯片CHP3的厚度方向上可磁性地连接到被施加有不同于第二电位的第一电位的下电感器BL。具体地，上电感器TL被形成为与多层布线层MWL3的最上层接触，而下电感器BL被形成在多层布线层MWL3中。因此，上电感器TL和下电感器BL被配置为彼此可磁性地连接。

如图12所示，如上所述配置的半导体芯片CHP1、半导体芯片CHP2和半导体芯片CHP3用例如由环氧树脂制成的模制树脂MR密封。换句话说，半导体芯片CHP1、半导体芯片CHP2和半导体芯片CHP3被模制树脂MR覆盖。以这种方式，配置了该实现模式中的三芯片配置的半导体器件。

总之，该实现模式中的三芯片配置的半导体器件包括半导体芯片CHP1、半导体芯片CHP2和半导体芯片CHP3，该半导体芯片CHP1包括被配置为向下电感器BL供应第一电位的第一电路，该半导体芯片CHP2包括被配置为向上电感器TL供应第二电位的第二电路，该半导体芯片CHP3包括下电感器BL和上电感器TL。这里，半导体芯片CHP1包括：作为第一电路的组件的晶体管Q1；具有电连接到晶体管Q1的多层布线的多层布线层MWL1；被形成为覆盖多层布线层MWL1的、由氮化硅膜制成的无机绝缘膜10a；以及被形成为覆盖无机绝缘膜10a的、由聚酰亚胺树脂膜制成的有机绝缘膜20a。此外，半导体芯片CHP2包括：作为第二电路的组件的晶体管Q2；具有电连接到晶体管Q2的多层布线的多层布线层MWL2；被形成为覆盖多层布线层MWL2的、由氮化硅膜制成的无机绝缘膜10b；以及被形成为覆盖无机绝缘膜10b的、由聚酰亚胺树脂膜制成的有机绝缘膜20b。另一方面，半导体芯片CHP3包括：被形成在多层布线层MWL3中的下电感器BL；被形成为与多层布线层MWL3的最上层接触的上电感器TL；以及被形成为覆盖上电感器TL的、由氮化硅膜制成的无机绝缘膜10c。如图12所示，半导体芯片CHP1、半导体芯片CHP2和半导体芯片CHP3用由例如环氧树脂制成的模制树脂MR密封。因此，有机绝缘膜20a和模制树脂MR在半导体芯片CHP1中彼此直接接触，并且有机绝缘膜20b和模制树脂MR在半导体芯片CHP2中彼此直接接触。相反，无机绝缘膜10c和模制树脂MR在半导体芯片CHP3中彼此直接接触。

实现模式中的特征

将解释该实现模式中的特征点。

本第二实施例的实现模式的特征点是：例如，如图12所示，在“变压器芯片”(半导体芯片CHP3)中，在无机绝缘膜10c上没有形成聚酰亚胺树脂膜，并且无机绝缘膜10c与模制树脂MR直接接触。

结果，由于在“变压器芯片”中没有形成可能引起“蠕缓放电”的、具有高吸湿性的聚酰亚胺树脂膜，因此能够抑制“蠕缓放电”的产生。因此，该特征点能够提高半导体器件的击穿电压。

这里，如上所述，聚酰亚胺树脂膜具有防止由模制树脂MR中包含的填料引起的“填料攻击”的功能。在这点上，当采用该实现模式中的特征点时，由于在“变压器芯片”中没有形成聚酰亚胺树脂膜，因此认为担心来自模制树脂MR的“填料进攻”。在这点上，易受来自“填料攻击”的不利影响的布线是精细布线，但是“变压器芯片”没有被形成有精细布线，因为只形成了变压器。换句话说，构造上电感器TL的螺旋布线由宽布线制成，以便减小寄生电阻。也就是说，构造上电感器TL的螺旋布线的宽度大于被形成在半导体芯片CHP1或半导体芯片CHP2中的精细布线的宽度，并且这种宽布线不易受到“填料攻击”的影响。

因此，与本第二实施例的实现模式一样，即使没有形成聚酰亚胺树脂膜，由模制树脂MR中包含的破碎填料引起的“填料攻击”引起的不利影响也很小。此外，例如，能够通过使用钝的球形填料而不是尖锐的破碎填料作为模制树脂中包含的填料，抑制“填料攻击”。以这种方式，在三芯片配置中，由于被形成在半导体芯片CHP1或半导体芯片CHP2中的精细布线没有被形成在“变压器芯片”中，所以没有形成聚酰亚胺树脂膜是没有问题的。

如上所述，根据本第二实施例的实现模式，没有必要考虑“填料攻击”，并且可以从“变压器芯片”去除聚酰亚胺树脂膜。结果，根据该实现模式，由于在“变压器芯片”中没有形成可能引起“蠕缓放电”的、具有高吸湿性的聚酰亚胺树脂膜，因此能够抑制“蠕缓放电”的产生。因此，本第二实施例能够提高半导体器件的击穿电压。

第二实施例中的第一修改示例

在本第一修改示例中，除了基于“蠕缓放电”更有可能发生在具有较高湿度的膜中的上述第一知识的思想之外，还将描述基于“蠕缓放电”更有可能发生在具有较高介电常数的绝缘膜中的上述第二知识的示例。

在本第一修改示例中，例如，在图12中，被形成在“变压器芯片”(半导体芯片CHP3)中的无机绝缘膜10c不是由氮化硅膜形成的，而是由具有小于氮化硅膜的介电常数(相对介电常数)的介电常数(相对介电常数)的膜形成的。因此，根据上述第二知识，本第一修改示例能够抑制“蠕缓放电”的产生。

具体地，在本第一修改例中，例如，使用氧化硅膜或氮氧化硅膜作为具有小于氮化硅膜的介电常数(相对介电常数)的介电常数(相对介电常数)的膜。这里，氮化硅的介电常数(相对介电常数)是“7”，并且氮化硅的吸湿性是“约0％”，而氧化硅的介电常数是“4.5”，并且氧化硅的吸湿性是“约0％”，并且氮氧化硅的介电常数(相对介电常数)是“5.7”，并且氮氧化硅的吸湿性是“约0％”。

因此，使用具有小于氮化硅的介电常数的介电常数的氧化硅膜或氮氧化硅膜代替具有较高介电常数(相对介电常数)的氮化硅膜作为无机绝缘膜10c能够抑制“蠕缓放电”的产生。

第二修改示例

在本第二修改示例中，例如，在图13中，无机绝缘膜10c由具有小于氮化硅膜的介电常数的介电常数的膜形成，并且有机绝缘膜20c被插入在无机绝缘膜10c与模制树脂MR之间。

这里，例如，无机绝缘膜10c可以由氧化硅膜或氮氧化硅膜形成。另一方面，在本第二修改示例中，由于至少无机绝缘膜10c由具有小于氮化硅膜的介电常数的介电常数的膜形成，因此与无机绝缘膜10c由氮化硅膜形成的情况相比，即使有机绝缘膜20c被插入在无机绝缘膜10c与模制树脂MR之间，也能够抑制“蠕缓放电”的产生。

也就是说，例如，即使有机绝缘膜20c由聚酰亚胺树脂膜形成，如果无机绝缘膜10c由具有小于氮化硅膜的介电常数的介电常数的膜形成，也能够抑制“蠕缓放电”的产生。

然而，从抑制“蠕缓放电”的产生的角度来看，期望被插入在无机绝缘膜10c与模制树脂MR之间的有机绝缘膜20c由具有比聚酰亚胺树脂膜低的吸湿性的膜形成。具有比聚酰亚胺树脂膜低的吸湿性的膜的示例包括氟化聚酰亚胺(fluorinated polyimide)树脂膜和苯并环丁烯(benzocyclobutene)膜。

这里，聚酰亚胺树脂的介电常数(相对介电常数)是“7”，并且聚酰亚胺树脂的吸湿性是“1.2％”，而氟化聚酰亚胺树脂的介电常数(相对介电常数)是“2.7”，并且氟化聚酰亚胺树脂的吸湿性是“0.3％”，苯并环丁烯的介电常数(相对介电常数)是“2.7”，并且苯并环丁烯的吸湿性是“0.2％”。因此，作为无机绝缘膜10c，使用具有小于氮化硅的介电常数(相对介电常数)的介电常数(相对介电常数)的氧化硅膜或氮氧化硅膜代替具有高介电常数(相对介电常数)的氮化硅膜，并且作为有机绝缘膜20c，使用具有比聚酰亚胺树脂膜的吸湿性低的吸湿性的氟化聚酰亚胺树脂膜或苯并环丁烯膜代替具有高吸湿性的聚酰亚胺树脂膜，从而能够抑制“蠕缓放电”的产生。

以上已经基于实施例详细描述了本发明人的发明，但是本发明不限于上述实施例，并且不用说，可以在不偏离本发明的主旨的情况下进行各种修改。

例如，在上述实施例中，已经描述了电感器之间的“变压器通信”作为示例，但是上述实施例的基本思想不限于此，并且能够被应用于电容器的“电极间通信”。在电容器中，下电极代替下电感器BL被设置在多层布线层MWL1中，上电极代替上电感器TL被设置在多层布线层MWL1上。上电极和下电极中的每个电极都由板状布线形成。上电极和下电极被形成为彼此可电容性地连接。被施加到上电极的电位与被施加到上电感器TL的电位相同。被施加到下电极的电位和被施加到下层电感器BL的电位相同。上电极与其他构件之间的关系与上电感器TL与其他构件之间的关系相同。下电极与其他构件之间的关系与下电感器BL与其他构件之间的关系相同。

Claims (20)

1.一种半导体器件，包括：

半导体衬底；

多层布线层，被形成在所述半导体衬底上；

第一布线，被形成在所述多层布线层上，并且被配置为被施加有第一电位；

电感器，被形成在所述多层布线层上，并且被配置为被施加有第二电位，所述第二电位不同于所述第一电位；

无机绝缘膜，被形成在所述多层布线层、所述第一布线和所述电感器上；以及

有机绝缘膜，被形成在所述无机绝缘膜上，并且被设置为覆盖在平面图中位于所述第一布线与所述电感器之间的所述无机绝缘膜，

其中在所述第一布线与所述电感器之间，暴露所述无机绝缘膜的上表面的一部分的开口部被形成在所述有机绝缘膜中。

2.根据权利要求1所述的半导体器件，

其中所述开口部被形成为在平面图中包围所述电感器。

3.根据权利要求1所述的半导体器件，

其中所述开口部由以下项构造：

第一开口部，在第一方向上延伸；

第二开口部，在与所述第一方向相交的第二方向上延伸；

第三开口部，在所述第一方向上延伸并且面对所述第一开口部；以及

第四开口部，在所述第二方向上延伸并且面对所述第二开口部，

其中所述电感器在平面图中被设置在所述第一开口部与所述第三开口部之间，

其中所述电感器在平面图中被设置在所述第二开口部与所述第四开口部之间，

其中所述第一开口部与所述第二开口部在平面图中彼此间隔开，其中所述第一开口部与所述第四开口部在平面图中彼此间隔开，其中所述第三开口部与所述第二开口部在平面图中彼此间隔开，并且

其中所述第三开口部与所述第四开口部在平面图中彼此间隔开。

4.根据权利要求1所述的半导体器件，

其中所述开口部被形成为包括所述电感器。

5.根据权利要求4所述的半导体器件，

其中所述开口部被形成为包括所述第一布线的一部分。

6.根据权利要求1所述的半导体器件，

其中所述半导体器件包括：

第一半导体芯片，包括：

所述第一布线；

电连接到所述第一布线的电路；

所述电感器；以及

所述有机绝缘膜；以及

第二半导体芯片，包括被配置为向所述电感器供应所述第二电位的电路。

7.根据权利要求1所述的半导体器件，

其中所述电感器包括：

第一焊盘，能够连接到第一接合线；以及

第二布线，被连接到所述第一焊盘，并且

其中所述第二布线的宽度大于所述第一布线的宽度。

8.根据权利要求1所述的半导体器件，

其中所述第一布线被设置为与所述多层布线层的最上层接触，并且

其中所述电感器被设置为与所述最上层接触。

9.根据权利要求1所述的半导体器件，包括：

焊盘开口部，被形成为穿透所述有机绝缘膜和所述无机绝缘膜，以便暴露能够连接到接合线的焊盘，

其中所述开口部不同于所述焊盘开口部。

10.一种半导体器件，包括：

半导体衬底；

多层布线层，被形成在所述半导体衬底上；

第一电感器，被形成在所述多层布线层中，并且被配置为被施加有第一电位；

第二电感器，被形成在所述多层布线层上，被配置为被施加有第二电位，并且被配置为能够磁性地连接到所述第一电感器，所述第二电位不同于所述第一电位；

无机绝缘膜，被形成在所述第二电感器上；以及

模制树脂，被形成为覆盖所述无机绝缘膜。

11.根据权利要求10所述的半导体器件，

其中所述无机绝缘膜的上表面与所述模制树脂直接接触。

12.根据权利要求10所述的半导体器件，

其中所述无机绝缘膜具有比氮化硅膜的介电常数小的介电常数，并且

其中有机绝缘膜被插入在所述无机绝缘膜与所述模制树脂之间。

13.根据权利要求12所述的半导体器件，

其中所述有机绝缘膜是聚酰亚胺树脂膜、氟化聚酰亚胺树脂膜或者苯并环丁烯膜。

14.根据权利要求11所述的半导体器件，

其中所述模制树脂包括球形填料。

15.根据权利要求11所述的半导体器件，

其中所述半导体器件包括：

第一半导体芯片，包括被配置为向所述第一电感器供应所述第一电位的第一电路；

第二半导体芯片，包括被配置为向所述第二电感器供应所述第二电位的第二电路；

第三半导体芯片，包括所述第一电感器、所述第二电感器和所述无机绝缘膜。

16.根据权利要求15所述的半导体器件，

其中所述第一半导体芯片包括：

第一晶体管，作为所述第一电路的组件；

第一多层布线，被电连接到所述第一晶体管；

第一氮化硅膜，被形成为覆盖所述第一多层布线；以及

第一有机绝缘膜，被形成为覆盖所述第一氮化硅膜，并且其中所述第二半导体芯片包括：

第二晶体管，作为所述第二电路的组件；

第二多层布线，被电连接到所述第二晶体管；

第二氮化硅膜，被形成为覆盖所述第二多层布线；以及

第二有机绝缘膜，被形成为覆盖所述第二氮化硅膜。

17.一种半导体器件，包括：

半导体衬底；

多层布线层，被形成在所述半导体衬底上；

第一布线，被形成在所述多层布线层上，并且被配置为被施加有第一电位；

第一电极，被形成在所述多层布线层上，并且被配置为被施加有第二电位，所述第二电位不同于所述第一电位，所述第一电极是电容器的组件；

无机绝缘膜，被形成在所述多层布线层、所述第一布线和所述第一电极上；以及

有机绝缘膜，被形成在所述无机绝缘膜上，并且被设置为覆盖在平面图中位于所述第一布线与所述第一电极之间的所述无机绝缘膜，

其中在所述第一布线与所述第一电极之间，暴露所述无机绝缘膜的上表面的一部分的开口部被形成在所述有机绝缘膜中。

18.一种半导体器件，包括：

半导体衬底；

多层布线层，被形成在所述半导体衬底上；

下电极，被形成在所述多层布线层中，并且被配置为被施加有第一电位；

上电极，被形成在所述多层布线层上，被配置为被施加有第二电位，并且被配置为能够电容性地连接到所述下电极，所述第二电位不同于所述第一电位；

无机绝缘膜，被形成在所述上电极上；以及

模制树脂，被形成为覆盖所述无机绝缘膜。

19.根据权利要求18所述的半导体器件，

其中所述无机绝缘膜的上表面与所述模制树脂直接接触。

20.根据权利要求18所述的半导体器件，

其中所述无机绝缘膜具有比氮化硅膜的介电常数小的介电常数，并且

其中有机绝缘膜被插入在所述无机绝缘膜与所述模制树脂之间。