CN117995087A - 栅极驱动电路和显示装置 - Google Patents

Abstract

本发明公开了一种栅极驱动电路和显示装置，属于显示技术领域。栅极驱动电路包括：第一控制模块，根据第一栅极输入信号控制第一节点和第二节点的电位；第一输出模块，根据第一节点和第二节点的电位输出第一栅极驱动信号；第二控制模块，根据第二栅极输入信号控制第三节点和第四节点的电位；耦合模块，根据耦合节点的电位耦合控制第四节点的电位；复位模块，根据第二节点的电位对耦合节点进行复位；第二输出模块，根据第三节点和第四节点的电位输出第二栅极驱动信号；第一栅极驱动信号与第二栅极驱动信号的有效电平的电位不同，第二栅极驱动信号有效电平的脉宽大于第一栅极驱动信号有效电平的脉宽。本发明实施例有利于实现窄边框设计。

Description

栅极驱动电路和显示装置

技术领域

本发明涉及显示技术领域，尤其涉及一种栅极驱动电路和显示装置。

背景技术

随着显示技术的不断发展，显示面板的应用范围越来越广泛，人们对显示面板的要求也越来越高。显示面板中包括像素电路和为像素电路提供栅极驱动信号的栅极驱动电路。随着像素电路功能的增加和屏体中各种显示技术的融合，导致显示面板的边框宽度较大，不利于窄边框设计。

发明内容

本发明提供了一种栅极驱动电路和显示装置，使同一栅极驱动电路可输出两种脉冲电位不同，且脉冲宽度不同的栅极驱动信号，有利于实现窄边框设计。

第一方面，本发明实施例提供了一种栅极驱动电路，包括：

第一控制模块，包括第一节点和第二节点，所述第一控制模块用于根据第一栅极输入信号控制所述第一节点和所述第二节点的电位；

第一输出模块，分别连接所述第一节点和所述第二节点，用于根据所述第一节点和所述第二节点的电位输出第一栅极驱动信号；

第二控制模块，包括第三节点和第四节点，所述第二控制模块用于根据第二栅极输入信号控制所述第三节点和所述第四节点的电位；

耦合模块，连接耦合节点，用于根据所述耦合节点的电位耦合控制所述第四节点的电位；

复位模块，连接所述耦合节点，用于根据所述第二节点的电位对所述耦合节点进行复位；

第二输出模块，分别连接所述第三节点和所述第四节点，用于根据所述第三节点和所述第四节点的电位输出第二栅极驱动信号；

其中，所述第一栅极驱动信号的有效电平的电位与所述第二栅极驱动信号的有效电平的电位不同，且所述第二栅极驱动信号的有效电平的脉宽覆盖所述第一栅极驱动信号的有效电平的脉宽。

可选地，所述的栅极驱动电路，包括：第一时钟端，接入第一时钟信号；第二时钟端，接入第二时钟信号；第一输入端，接入所述第一栅极输入信号；第二输入端，接入所述第二栅极输入信号；第一电源端，接入第一电源信号；第二电源端，接入第二电源信号；第一输出端，输出第一栅极驱动信号；第二输出端，输出第二栅极驱动信号；

其中，所述第一控制模块用于根据所述第一时钟信号、所述第一电源信号和所述第一栅极输入信号，控制所述第一节点和所述第二节点的电位；

所述第一输出模块用于根据所述第二电源信号，所述第二时钟信号，所述第一节点和所述第二节点的电位控制所述第一栅极驱动信号的电位；

所述第二控制模块用于根据所述第二栅极输入信号、所述第一时钟信号、所述第二时钟信号、所述第一电源信号和所述第二电源信号控制所述第三节点和所述第四节点的电位；

所述耦合模块用于根据所述第四节点的电位和所述第二时钟信号控制所述耦合节点的电位，并将所述耦合节点的电位跳变耦合至所述第四节点；

所述复位模块用于响应所述第二节点的电位，采用所述第二电源信号对所述耦合节点进行复位；

所述第二输出模块用于根据所述第一电源信号，所述第二电源信号，所述第三节点和所述第四节点的电位控制所述第二栅极驱动信号的电位。

可选地，所述第一控制模块包括：

第一输入单元，分别连接所述第一输入端、所述第一时钟端和所述第二节点，用于根据所述第一时钟信号控制所述第一栅极输入信号是否传输至所述第二节点；

第一电位控制单元，分别连接所述第一时钟端、所述第一电源端和所述第一节点，用于根据所述第一时钟信号控制所述第一电源信号是否传输至所述第一节点；

第二电位控制单元，分别连接所述第一节点、所述第二节点和所述第一时钟端，用于根据所述第二节点的电位控制所述第一时钟信号是否传输至所述第一节点；

优选地，所述第一输入单元包括：第一晶体管，所述第一晶体管的栅极连接所述第一时钟端，所述第一晶体管的第一极连接所述第一输入端，所述第一晶体管的第二极连接所述第二节点；

所述第一电位控制单元包括：第二晶体管，连接于所述第一电源端与所述第一节点之间，所述第二晶体管的栅极连接所述第一时钟端；

所述第二电位控制单元包括：第三晶体管，连接于所述第一时钟端与所述第一节点之间，所述第三晶体管的栅极连接所述第二节点；

优选地，所述第一控制模块还包括：第四晶体管，连接于所述第一晶体管的第二极和所述第二节点之间，所述第四晶体管的栅极连接所述第一电源端；其中，所述第三晶体管的栅极连接所述第一晶体管的第二极；

优选地，所述第一控制模块还包括：第五晶体管，所述第五晶体管的栅极连接所述第一电源端，所述第五晶体管的第一极连接所述第二节点，所述第五晶体管的第二极连接所述复位模块。

可选地，所述第一输出模块包括：

第一输出单元，分别连接所述第一节点、所述第二电源端和所述第一输出端，用于根据所述第一节点的电位控制所述第二电源信号是否作为所述第一栅极驱动信号输出；

第二输出单元，分别连接所述第二节点、所述第二时钟端和所述第一输出端，用于根据所述第二节点的电位控制所述第二时钟信号是否作为所述第一栅极驱动信号输出；

优选地，所述第一输出单元包括：第六晶体管和第一电容，所述第六晶体管连接于所述第二电源端和所述第一输出端之间，所述第六晶体管的栅极连接所述第一节点，所述第一电容连接于所述第六晶体管的栅极和第一极之间；

所述第二输出单元包括：第七晶体管和第二电容，所述第七晶体管连接于所述第二时钟端和所述第一输出端之间，所述第七晶体管的栅极连接所述第二节点，所述第二电容连接于所述第七晶体管的栅极和第二极之间。

可选地，所述第二控制模块包括：

第二输入单元，分别连接所述第二输入端、所述第一时钟端和所述第四节点，用于根据所述第一时钟信号控制所述第二栅极输入信号是否传输至所述第四节点；

第三电位控制单元，分别连接所述第一电源端、所述第二输入端、所述第二时钟端和所述第三节点，用于根据所述第二栅极输入信号和所述第二时钟信号控制所述第一电源信号是否传输至所述第三节点；

第四电位控制单元，分别连接所述第三节点、所述第四节点和所述第二电源端，用于根据所述第四节点的电位控制所述第二电源信号是否传输至所述第三节点；

优选地，所述第二输入单元包括：第八晶体管，所述第八晶体管的栅极连接所述第一时钟端，所述第八晶体管的第一极连接所述第二输入端，所述第八晶体管的第二极连接所述第四节点；

所述第三电位控制单元包括：第九晶体管和第十晶体管，所述第九晶体管和所述第十晶体管串联连接于所述第一电源端与所述第三节点之间，所述第九晶体管的栅极连接所述第二输入端，所述第十晶体管的栅极连接所述第二时钟端；其中，所述第九晶体管和所述第十晶体管的沟道类型不同；

所述第四电位控制单元包括：第十一晶体管，连接于所述第二电源端与所述第三节点之间，所述第十一晶体管的栅极连接所述第四节点；

优选地，所述第二控制模块还包括：第十二晶体管，连接于所述第八晶体管的第二极与所述第四节点之间，所述第十二晶体管的栅极连接所述第一电源端；其中，所述第十一晶体管的栅极连接所述第八晶体管的第二极。

可选地，所述复位模块包括：第十三晶体管，连接于所述第二电源端和所述耦合节点之间，所述第十三晶体管的栅极连接所述第二节点。

可选地，所述耦合模块包括：

传输单元，分别连接所述第四节点、所述第二时钟端和所述耦合节点，用于根据所述第四节点的电位控制所述第二时钟信号是否传输至所述耦合节点；

耦合单元，分别连接所述耦合节点和所述第四节点，用于将所述耦合节点的电位跳变耦合至所述第四节点；

优选地，所述传输单元包括：第十四晶体管，连接于所述第二时钟端和所述耦合节点之间，所述第十四晶体管的栅极连接所述第四节点；

所述耦合单元包括：第三电容，连接于所述耦合节点与所述第四节点之间。

可选地，所述第二输出模块包括：

第三输出单元，分别连接所述第三节点、所述第二电源端和所述第二输出端，用于根据所述第三节点的电位控制所述第二电源信号是否作为所述第二栅极驱动信号输出；

第四输出单元，分别连接所述第四节点、所述第一电源端和所述第二输出端，用于根据所述第四节点的电位控制所述第一电源信号是否作为所述第二栅极驱动信号输出；

优选地，所述第三输出单元包括：第十五晶体管和第四电容，所述第十五晶体管连接于所述第二电源端和所述第二输出端之间，所述第十五晶体管的栅极连接所述第三节点，所述第四电容连接于所述第十五晶体管的栅极和第一极之间；

所述第四输出单元包括：第十六晶体管，连接于所述第一电源端与所述第二输出端之间，所述第十六晶体管的栅极连接所述第四节点。

可选地，所述的栅极驱动电路，还包括：电位控制模块，所述电位控制模块的控制端连接所述第四节点，所述电位控制模块的第一端接入电位控制信号，所述电位控制模块的第二端连接所述第一节点或所述第二节点；所述电位控制模块用于根据所述第四节点的电位控制所述电位控制信号是否传输至所述电位控制模块的第二端；

优选地，所述电位控制模块包括：第十七晶体管，连接于所述电位控制模块的第一端和第二端之间，所述第十七晶体管的栅极连接所述电位控制模块的控制端；

优选地，所述第一时钟信号或所述第一栅极输入信号复用为所述电位控制信号。

第二方面，本发明实施例还提供了一种显示装置，包括：多级如本发明任意实施例所提供的栅极驱动电路；其中，本级栅极驱动电路输出的第一栅极驱动信号作为下一级栅极驱动电路接入的第一栅极输入信号，本级栅极驱动电路输出的第二栅极驱动信号作为下一级栅极驱动电路接入的第二栅极输入信号；

优选地，所述显示装置还包括：驱动芯片，用于向第一级栅极驱动电路传输第一级第一栅极输入信号和第一级第二栅极输入信号；

优选地，所述驱动芯片通过调节所述第一级第一栅极输入信号的脉冲频率，来调节各所述栅极驱动电路输出的各所述第一栅极驱动信号的脉冲频率；

所述驱动芯片通过调节所述第一级第二栅极输入信号的脉冲频率，来调节各所述栅极驱动电路输出的各所述第二栅极驱动信号的脉冲频率；

所述驱动芯片通过调节所述第一级第二栅极输入信号的脉宽，来调节各所述栅极驱动电路输出的各所述第二栅极驱动信号的脉宽。

本发明实施例提供的栅极驱动电路中，通过设置第一控制模块、第一输出模块、第二控制模块、耦合模块、复位模块和第二输出模块，可以使一个栅极驱动电路能够输出两类有效电平的脉冲宽度不同，且有效电平的电位高低不同的栅极驱动信号，可满足像素电路中各种功能晶体管的驱动需求。那么，显示面板中布设一组该栅极驱动电路，并合理设置各栅极驱动电路与像素电路中晶体管的连接关系即可，可有效减少驱动像素电路所需的栅极驱动电路组数，有利于窄边框的实现。以及，在该栅极驱动电路中，第一控制模块既用于对第一输出模块的控制，也用于对复位模块的控制，通过第二节点在两类栅极驱动信号输出过程中的复用，可以简化栅极驱动电路的结构，可进一步减小电路所需版图空间。因此，相比于现有技术，本发明实施例有利于实现显示面板的窄边框设计。

应当理解，本部分所描述的内容并非旨在标识本发明的实施例的关键或重要特征，也不用于限制本发明的范围。本发明的其它特征将通过以下的说明书而变得容易理解。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本发明实施例提供的一种栅极驱动电路的结构示意图；

图2是本发明实施例提供的另一种栅极驱动电路的结构示意图；

图3是本发明实施例提供的又一种栅极驱动电路的结构示意图；

图4是本发明实施例提供的一种栅极驱动电路的驱动时序示意图；

图5是本发明实施例提供的另一种栅极驱动电路的驱动时序示意图；

图6是本发明实施例提供的又一种栅极驱动电路的结构示意图；

图7是本发明实施例提供的又一种栅极驱动电路的结构示意图；

图8是本发明实施例提供的又一种栅极驱动电路的结构示意图；

图9是本发明实施例提供的一种显示装置的结构示意图。

具体实施方式

为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。

需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含。

本发明实施例提供了一种栅极驱动电路，可同时输出具有高电位脉冲的栅极驱动信号和具有低电位脉冲的栅极驱动信号，以通过设置较少组栅极驱动电路满足像素电路的驱动需求，有利于降低显示装置的屏体边框和功耗。图1是本发明实施例提供的一种栅极驱动电路的结构示意图。参见图1，该栅极驱动电路包括：第一控制模块10、第一输出模块20、第二控制模块30、耦合模块40、复位模块50和第二输出模块60。

第一控制模块10包括第一节点N1和第二节点N2，第一控制模块10用于根据第一栅极输入信号GIN1控制第一节点N1和第二节点N2的电位。第一输出模块20分别连接第一节点N1和第二节点N2，用于根据第一节点N1和第二节点N2的电位输出第一栅极驱动信号GOUT1。第二控制模块30包括第三节点N3和第四节点N4，第二控制模块30用于根据第二栅极输入信号GIN2控制第三节点N3和第四节点N4的电位。耦合模块40连接耦合节点N5，耦合模块40用于根据耦合节点N5的电位耦合控制第四节点N4的电位。复位模块50连接耦合节点N5，复位模块50用于根据第二节点N2的电位对耦合节点N5进行复位。第二输出模块60分别连接第三节点N3和第四节点N4，用于根据第三节点N3和第四节点N4的电位输出第二栅极驱动信号GOUT2。

示例性地，基于第一控制模块10对第一节点N1和第二节点N2的电位的控制，配合第一输出模块20可实现对第一栅极输入信号GIN1的脉冲的移位输出，得到第一栅极驱动信号GOUT1。基于第二控制模块30对第三节点N3和第四节点N4的电位的控制，以及耦合模块40对第四节点N4的电位的耦合控制，配合第二输出模块60可实现对第二栅极输入信号GIN2的脉冲的移位输出，得到第二栅极驱动信号GOUT2。基于第一控制模块10对第二节点N2的电位的控制，配合复位模块50可适时实现对耦合模块40中耦合节点N5的电位的复位，以保证各显示帧中耦合模块50均能正常工作，保证电路可靠性。可以理解的是，第一栅极驱动信号GOUT1的脉冲指第一栅极驱动信号GOUT1的有效电平的脉冲，第二栅极驱动信号GOUT2的脉冲指第二栅极驱动信号GOUT2的有效电平的脉冲；下述涉及栅极驱动信号的脉冲的部分所指代的内容同理，不再重复解释说明。

其中，第一栅极驱动信号GOUT1的有效电平的电位与第二栅极驱动信号GOUT2的有效电平的电位不同，第二栅极驱动信号GOUT2的有效电平的脉宽(即脉冲宽度)覆盖第一栅极驱动信号GOUT1的有效电平的脉宽。示例性地，第一栅极驱动信号GOUT1可作为扫描信号，用于控制像素电路的数据写入过程和/或初始化过程；第一栅极驱动信号GOUT1的有效电平例如具有控制像素电路中接入第一栅极驱动信号GOUT1的晶体管导通的电位，第一栅极驱动信号GOUT1的脉冲例如为导通脉冲。第二栅极驱动信号GOUT2可作为发光控制信号，用于控制像素电路的发光过程；第二栅极驱动信号GOUT2的有效电平例如具有控制像素电路中接入第二栅极驱动信号GOUT2的晶体管关断的电位，第二栅极驱动信号GOUT2的脉冲例如为截止脉冲。例如，像素电路中的晶体管均为P型晶体管，则第一栅极驱动信号GOUT1的有效电平为低电位，第二栅极驱动信号GOUT2的有效电平为高电位。

实际应用中，在显示面板中可设置多级栅极驱动电路，可以根据需求设置同一栅极驱动电路输出的第一栅极驱动信号GOUT1的脉冲和第二栅极驱动信号GOUT2的脉冲是否存在交叠，并根据需求设置各级栅极驱动电路与像素电路的连接关系。例如，像素电路的驱动过程中，要求各扫描信号的导通脉冲均位于发光控制信号的截止脉冲内，那么，可以设置同一栅极驱动电路输出的第一栅极驱动信号GOUT1的脉冲位于第二栅极驱动信号GOUT2的脉冲之内，使得同一栅极驱动电路输出的两栅极驱动信号可作用于同一像素电路。以及，第二栅极驱动信号GOUT2的脉冲宽度可根据实际需求设置；例如，可设置至少本级以及下一级栅极驱动电路输出的第一栅极驱动信号GOUT1的脉冲均位于本级栅极驱动电路输出的第二栅极驱动信号GOUT2的脉冲之内，那么，对于同一行像素电路，以7T1C架构的像素电路为例，本级第一栅极驱动信号GOUT1可作用于像素电路中的栅极初始化晶体管，下一级第一栅极驱动信号GOUT1可作用于像素电路中的数据写入晶体管和阈值补偿晶体管，本级第一栅极驱动信号GOUT1和下一级第一栅极驱动信号GOUT1中的任一者均可作用于像素电路中的阳极复位晶体管，本级第二栅极驱动信号GOUT2可作用于像素电路中的两个发光控制晶体管。那么，显示面板中仅设置一组级联连接的该栅极驱动电路，即可满足像素电路的驱动需求，有利于窄边框实现，且栅极驱动电路的组数减少，还有利于降低屏体功耗。

本发明实施例提供的栅极驱动电路中，通过设置第一控制模块10、第一输出模块20、第二控制模块30、耦合模块40、复位模块50和第二输出模块60，可以使一个栅极驱动电路能够输出两类有效电平的脉冲宽度不同，且有效电平的电位高低不同的栅极驱动信号，可满足像素电路中各种功能晶体管的驱动需求。那么，显示面板中布设一组该栅极驱动电路，并合理设置各栅极驱动电路与像素电路中晶体管的连接关系即可，可有效减少驱动像素电路所需的栅极驱动电路组数，有利于窄边框的实现。以及，在该栅极驱动电路中，第一控制模块10既用于对第一输出模块20的控制，也用于对复位模块50的控制，通过第二节点N2在两类栅极驱动信号输出过程中的复用，可以简化栅极驱动电路的结构，可进一步减小电路所需版图空间。因此，相比于现有技术，本发明实施例有利于实现显示面板的窄边框设计。

图2是本发明实施例提供的另一种栅极驱动电路的结构示意图。参见图2，在上述各实施方式的基础上，可选地，为实现栅极驱动电路的驱动功能，栅极驱动电路中具体可设置以下外接端口：第一时钟端，接入第一时钟信号SCK1；第二时钟端，接入第二时钟信号SCK2；第一输入端，接入第一栅极输入信号GIN1；第二输入端，接入第二栅极输入信号GIN2；第一电源端，接入第一电源信号VGL；第二电源端，接入第二电源信号VGH；第一输出端，输出第一栅极驱动信号GOUT1；第二输出端，输出第二栅极驱动信号GOUT2。

其中，第一控制模块10分别连接第一输入端、第一时钟端和第一电源端，用于根据第一时钟信号SCK1、第一电源信号VGL和第一栅极输入信号GIN1，控制第一节点N1和第二节点N2的电位。第一输出模块20分别连接第一节点N1、第二节点N2、第二电源端、第二时钟端和第一输出端，用于根据第二电源信号VGH，第二时钟信号SCK2，第一节点N1和第二节点N2的电位控制第一栅极驱动信号GOUT1的电位。第二控制模块分别连接第二输入端、第一时钟端、第二时钟端、第一电源端和第二电源端，用于根据第二栅极输入信号GIN2、第一时钟信号SCK1、第二时钟信号SCK2、第一电源信号VGL和第二电源信号VGH控制第三节点N3和第四节点N4的电位。耦合模块40分别连接耦合节点N5、第四节点N4和第二时钟端，用于根据第四节点N4的电位和第二时钟信号SCK2控制耦合节点N5的电位，并将耦合节点N5的电位跳变耦合至第四节点N4。复位模块分别连接第二节点N2、耦合节点N5和第二电源端，用于响应第二节点N2的电位，采用第二电源信号VGH对耦合节点N5进行复位。第二输出模块分别连接第三节点N3、第四节点N4、第一电源端、第二电源端和第二输出端，用于根据第一电源信号VGL，第二电源信号VGH，第三节点N3和第四节点N4的电位控制第二栅极驱动信号GOUT2的电位。

其中，第一电源信号VGL和第二电源信号VGH均可以为直流电压信号，第一电源信号VGL和第二电源信号VGH的电位高低不同，例如第一电源信号VGL为低电位，第二电源信号VGH为高电位。第一时钟信号SCK1与第二时钟信号SCK2均为高电位和低电位交替变化的时钟信号。第一时钟信号SCK1与第二时钟信号SCK2的频率可相同，相位可相反。上述时钟信号的高电位可以等于第二电源信号VGH的电位，上述时钟信号的低电位可以等于第一电源信号VGL的电位。

下面就栅极驱动电路中各功能模块可能具有的结构进行说明，但不作为对本发明的限定。

参见图2，在一种实施方式中，可选地，第一控制模块10中包括：第一输入单元11、第一电位控制单元12和第二电位控制单元13。其中，第一输入单元11分别连接第一输入端、第一时钟端和第二节点N2，用于根据第一时钟信号SCK1控制第一栅极输入信号GIN1是否传输至第二节点N2；第一输入单元11响应第一时钟信号SCK1导通时，将第一栅极输入信号GIN1传输至第二节点N2。第一电位控制单元12分别连接第一时钟端、第一电源端和第一节点N1，用于根据第一时钟信号SCK1控制第一电源信号VGL是否传输至第一节点N1；第一电位控制单元12响应第一时钟信号SCK1导通时，将第一电源信号VGL传输至第一节点N1。第二电位控制单元13分别连接第一节点N1、第二节点N2和第一时钟端，用于根据第二节点N2的电位控制第一时钟信号SCK1是否传输至第一节点N1；第二电位控制单元13响应第二节点N2的电位导通时，将第一时钟信号SCK1传输至第一节点N1。

参见图2，在一种实施方式中，可选地，第一输出模块20包括：第一输出单元21和第二输出单元22。第一输出单元21分别连接第一节点N1、第二电源端和第一输出端，用于根据第一节点N1的电位控制第二电源信号VGH是否作为第一栅极驱动信号GOUT1输出；第一输出单元21响应第一节点N1的电位导通时，将第二电源信号VGH作为第一栅极驱动信号GOUT1输出。第二输出单元22分别连接第二节点N2、第二时钟端和第一输出端，用于根据第二节点N2的电位控制第二时钟信号SCK2是否作为第一栅极驱动信号GOUT1输出；第二输出单元22响应第二节点N2的电位导通时，将第二时钟信号SCK2作为第一栅极驱动信号GOUT1输出。

参见图2，在一种实施方式中，可选地，第二控制模块30包括：第二输入单元31、第三电位控制单元32和第四电位控制单元33。第二输入单元31分别连接第二输入端、第一时钟端和第四节点N4，用于根据第一时钟信号SCK1控制第二栅极输入信号GIN2是否传输至第四节点N4；第二输入单元31响应第一时钟信号SCK1导通时，将第二栅极输入信号GIN2传输至第四节点N4。第三电位控制单元32分别连接第一电源端、第二输入端、第二时钟端和第三节点N3，用于根据第二栅极输入信号GIN2和第二时钟信号SCK2控制第一电源信号VGL是否传输至第三节点N3；第三电位控制单元32响应第二栅极输入信号GIN2和第二时钟信号SCK2导通时，将第一电源信号VGL传输至第三节点N3。第四电位控制单元33分别连接第三节点N3、第四节点N4和第二电源端，用于根据第四节点N4的电位控制第二电源信号VGH是否传输至第三节点N3；第四电位控制单元33响应第四节点N4的电位导通时，将第二电源信号VGH传输至第三节点N3。

参见图2，在一种实施方式中，可选地，耦合模块40包括：传输单元41和耦合单元42。传输单元41分别连接第四节点N4、第二时钟端和耦合节点N5，用于根据第四节点N4的电位控制第二时钟信号SCK2是否传输至耦合节点N5；传输单元41响应第四节点N4的电位导通时，将第二时钟信号SCK2传输至耦合节点N5。耦合单元42分别连接耦合节点N5和第四节点N4，用于将耦合节点N5的电位跳变耦合至第四节点N4。

参见图2，在一种实施方式中，可选地，复位模块50用于根据第二节点N2的电位控制第二电源信号VGH是否传输至耦合节点N5；复位模块50响应第二节点N2的电位导通时，将第二电源信号VGH传输至耦合节点N5，对耦合节点N5进行复位。

参见图2，在一种实施方式中，可选地，第二输出模块60包括：第三输出单元61和第四输出单元62。第三输出单元61分别连接第三节点N3、第二电源端和第二输出端，用于根据第三节点N3的电位控制第二电源信号VGH是否作为第二栅极驱动信号GOUT2输出；第三输出单元61响应第三节点N3的电位导通时，将第二电源信号VGH作为第二栅极驱动信号GOUT2输出。第四输出单元62分别连接第四节点N4、第一电源端和第二输出端，用于根据第四节点N4的电位控制第一电源信号VGL是否作为第二栅极驱动信号GOUT2输出；第四输出单元62响应第四节点N4的电位导通时，将第一电源信号VGL作为第二栅极驱动信号GOUT2输出。

综上所述，本发明实施例提供的栅极驱动电路中，除电源信号外，仅需要第一时钟信号SCK1、第二时钟信号SCK2、第一栅极输入信号GIN1和第二栅极输入信号GIN2四个控制信号，一则需要的信号均较少，有利于实现屏体窄边框和低功耗要求；二则两栅极驱动信号的输出过程受相同的时钟信号控制，可以自动实现第一栅极驱动信号GOUT1和第二栅极驱动信号GOUT2的同步，而无需出于同步性的考虑，再对不同类型栅极驱动电路对应的时钟信号进行额外调整，有利于简化控制逻辑，提高驱动可靠性。

图3是本发明实施例提供的又一种栅极驱动电路的结构示意图。参见图3，具体地，在第一控制模块10中：第一输入单元11包括：第一晶体管M1，第一晶体管M1的栅极连接第一时钟端，第一晶体管M1的第一极连接第一输入端，第一晶体管M1的第二极连接第二节点N2。第一电位控制单元12包括：第二晶体管M2，连接于第一电源端与第一节点N1之间，第二晶体管M2的栅极连接第一时钟端。第二电位控制单元13包括：第三晶体管M3，连接于第一时钟端与第一节点N1之间，第三晶体管M3的栅极连接第二节点N2。第一控制模块10中的各功能单元均采用一个晶体管，使得第一控制模块10的结构简单，易于实现。

在第一输出模块20中：第一输出单元21包括：第六晶体管M6和第一电容C1，第六晶体管M6连接于第二电源端和第一输出端之间，第六晶体管M6的栅极连接第一节点N1，第一电容C1连接于第六晶体管M6的栅极和第一极之间。第二输出单元22包括：第七晶体管M7和第二电容C2，第七晶体管M7连接于第二时钟端和第一输出端之间，第七晶体管M7的栅极连接第二节点N2，第二电容C2连接于第七晶体管M7的栅极和第二极之间。第一输出模块20中的各功能单元均采用一个晶体管和一个电容，使得第一输出模块20的结构简单，易于实现。

在第二控制模块30中：第二输入单元31包括：第八晶体管M8，第八晶体管M8的栅极连接第一时钟端，第八晶体管M8的第一极连接第二输入端，第八晶体管M8的第二极连接第四节点N4。第三电位控制单元32包括：第九晶体管M9和第十晶体管M10，第九晶体管M9和第十晶体管M10串联连接于第一电源端与第三节点N3之间，第九晶体管M9的栅极连接第二输入端，第十晶体管M10的栅极连接第二时钟端；例如，第九晶体管M9的第一极连接第一电源端，第九晶体管M9的第二极连接第十晶体管M10的第一极，第十晶体管M10的第二极连接第三节点N3。其中，第九晶体管M9和第十晶体管M10的沟道类型不同；例如第九晶体管M9为N型晶体管，第十晶体管M10为P型晶体管。第四电位控制单元33包括：第十一晶体管M11，连接于第二电源端与第三节点N3之间，第十一晶体管M11的栅极连接第四节点N4。第二控制模块30中的各功能单元均采用一个或两个晶体管，使得第二控制模块30的结构简单，易于实现。

复位模块50包括：第十三晶体管M13，连接于第二电源端和耦合节点N5之间，第十三晶体管M13的栅极连接第二节点N2。该复位模块50的结构简单，易于实现。

在耦合模块40中：传输单元41包括：第十四晶体管M14，连接于第二时钟端和耦合节点N5之间，第十四晶体管M14的栅极连接第四节点N4。耦合单元42包括：第三电容C3，连接于耦合节点N5与第四节点N4之间。耦合模块40中的各功能单元均采用一个元器件，使得耦合模块40的结构简单，易于实现。

在第二输出模块60中：第三输出单元61包括：第十五晶体管M15和第四电容C4，第十五晶体管M15连接于第二电源端和第二输出端之间，第十五晶体管M15的栅极连接第三节点N3，第四电容C4连接于第十五晶体管M15的栅极和第一极之间。第四输出单元62包括：第十六晶体管M16，连接于第一电源端与第二输出端之间，第十六晶体管M16的栅极连接第四节点N4。第二输出模块60中的各功能单元均采用一个或两个元器件，使得第二输出模块60的结构简单，易于实现。

图4是本发明实施例提供的一种栅极驱动电路的驱动时序示意图。下面结合图3和图4，对该栅极驱动电路的驱动过程进行具体说明。示例性地，各栅极输入信号和各时钟信号的低电位均等于第一电源信号VGL的电位，各栅极输入信号和各时钟信号的高电位均等于第二电源信号VGH的电位；栅极驱动电路中各晶体管为特性相同的晶体管，任一晶体管的阈值电压均可记为Vth。该栅极驱动电路的驱动过程包括：

第一阶段T1，第一栅极输入信号GIN1和第一时钟信号SCK1为低电位，第二栅极输入信号GIN2和第二时钟信号SCK2为高电位。第一晶体管M1导通，第一栅极输入信号GIN1的低电位通过第一晶体管M1传输，使得第二节点N2的电位为VGL-Vth；第二晶体管M2和第三晶体管M3均导通，第一电源信号VGL的低电位通过第二晶体管M2传输，第一时钟信号SCK1的低电位通过第三晶体管M3传输，使得第一节点N1的电位为VGL-Vth。因此，第六晶体管M6和第七晶体管M7均导通，第二电源信号VGH的高电位通过第六晶体管M6传输，第二时钟信号SCK2的高电位通过第七晶体管M7传输，使得第一栅极驱动信号GOUT1的电位为VGH。第十三晶体管M13导通，第二电源信号VGH通过第十三晶体管M13传输，对耦合节点N5进行复位。第八晶体管M8导通，第二栅极输入信号GIN2的高电位通过第八晶体管M8传输，使得第四节点N4的电位为VGH，进而使得第十四晶体管M14、第十一晶体管M11和第十六晶体管M16均关断；此时第三电容C3两端电位相同。第九晶体管M9导通，但第十晶体管M10关断，第一电源信号VGL不能向第三节点N3传输；由于第四电容C4的存储作用，第三节点N3进行电位维持，第十五晶体管M15也关断，第二栅极驱动信号GOUT2进行低电位维持。因此，该阶段中，第一栅极驱动信号GOUT1为高电位，第二栅极驱动信号GOUT2为低电位。

第二阶段T2，第一栅极输入信号GIN1、第一时钟信号SCK1和第二栅极输入信号GIN2为高电位，第二时钟信号SCK2为低电位。第一晶体管M1和第二晶体管M2均关断，第二节点N2的电位仍控制第七晶体管M7导通，此时第二时钟信号SCK2的低电位通过第七晶体管M7传输，第一栅极驱动信号GOUT1变换为低电位，该电位变化经过第二电容C2的耦合作用，将第二节点N2的电位进一步拉低，使得第七晶体管M7充分导通，使得第一栅极驱动信号GOUT1的电位达到VGL；此时第二节点N2的电位约等于VGL-Vth+(VGL-VGH)*((Cgs1+1)/(Cgs1+C2+Cother))，其中，Cgs1为第七晶体管M7的栅极与第一极和第二极之间的寄生电容，Cother为与第二节点N2相关的其他寄生电容。第三晶体管M3导通，第一时钟信号SCK1的高电位通过第三晶体管M3传输，使第一节点N1的电位为VGH，进而控制第六晶体管M6关断。第十三晶体管M13导通，将第二电源信号VGH的高电位传输至耦合节点N5。第八晶体管M8关断，第四控制端N4维持上一阶段的高电位，控制第十四晶体管M14、第十一晶体管M11和第十六晶体管M16均关断。第九晶体管M9与第十晶体管M10均导通，第一电源信号VGL的低电位通过第九晶体管M9与第十晶体管M10传输，使得第三节点N3的电位为VGL-Vth；第十五晶体管M15导通，第二电源信号VGH的高电位通过第十五晶体管M15传输，使得第二栅极驱动信号GOUT2的电位为VGH。因此，该阶段中，第一栅极驱动信号GOUT1为低电位，第二栅极驱动信号GOUT2为高电位。

第三阶段T3，第一栅极输入信号GIN1、第二时钟信号SCK2和第二栅极输入信号GIN2为高电位，第一时钟信号SCK1为低电位。第一晶体管M1导通，第一栅极输入信号GIN1的高电位通过第一晶体管M1传输，使得第二节点N2的电位为VGH；第三晶体管M3、第十三晶体管M13和第七晶体管M7均关断。第二晶体管M2导通，第一电源信号VGL的低电位通过第二晶体管M2传输，使得第一节点N1的电位为VGL-Vth；第六晶体管M6导通，第二电源信号VGH的高电位通过第六晶体管M6传输，使得第一栅极驱动信号GOUT1的电位为VGH。第八晶体管M8导通，第二栅极输入信号GIN2的高电位通过第八晶体管M8传输，使得第四节点N4的电位为VGH，进而使得第十四晶体管M14、第十一晶体管M11和第十六晶体管M16均关断。第九晶体管M9导通，但第十晶体管M10关断，第一电源信号VGL不能向第三节点N3传输；由于第四电容C4的存储作用，第三节点N3维持上一阶段的低电位，第十五晶体管M15导通，第二电源信号VGH的高电位通过第十五晶体管M15传输，使得第二栅极驱动信号GOUT2的电位为VGH。因此，该阶段中，第一栅极驱动信号GOUT1为高电位，第二栅极驱动信号GOUT2为高电位。

第四阶段T4，第一栅极输入信号GIN1和第一时钟信号SCK1为高电位，第二时钟信号SCK2为低电位，第二栅极输入信号GIN2在第四阶段T4中由高电位跳变为低电位。第一晶体管M1和第二晶体管M2均关断，第二节点N2维持上一阶段中的高电位，控制第三晶体管M3、第十三晶体管M13和第七晶体管M7均关断；由于第一电容C1的存储作用，第一节点N1维持上一阶段中的低电位，控制第六晶体管M6导通，第二电源信号VGH的高电位通过第六晶体管M6传输，使得第一栅极驱动信号GOUT1的电位为VGH。第八晶体管M8关断，第二栅极输入信号GIN2的电位跳变不会传输至第四控制端N4，因此，该阶段中，第四控制端N4维持上一阶段的高电位，控制第十四晶体管M14、第十一晶体管M11和第十六晶体管M16均关断。第二栅极输入信号GIN2为高电位的阶段，第九晶体管M9与第十晶体管M10均导通，第一电源信号VGL的低电位通过第九晶体管M9与第十晶体管M10传输，使得第三节点N3的电位为VGL-Vth；第二栅极输入信号GIN2为低电位的阶段，第九晶体管M9关断，阻断第一电源信号VGL的传输，第三节点N3进行电位维持；因此，该第四阶段T4中，第十五晶体管M15导通，第二电源信号VGH的高电位通过第十五晶体管M15传输，使得第二栅极驱动信号GOUT2的电位为VGH。因此，该阶段中，第一栅极驱动信号GOUT1为高电位，第二栅极驱动信号GOUT2为高电位。

第五阶段T5，第一栅极输入信号GIN1和第二时钟信号SCK2为高电位，第二栅极输入信号GIN2和第一时钟信号SCK1为低电位。第一晶体管M1、第二晶体管M2、第三晶体管M3、第十三晶体管M13、第六晶体管M6和第七晶体管M7的动作状态均可参见第三阶段T3中的描述，第一栅极驱动信号GOUT1的电位为VGH。第九晶体管M9和第十晶体管M10均关断。第八晶体管M8导通，第二栅极输入信号GIN2的低电位通过第八晶体管M8传输，使得第四节点N4的电位为VGL-Vth；进而使得第十四晶体管M14、第十一晶体管M11和第十六晶体管M16均导通；第二时钟信号SCK2的高电位通过第十四晶体管M14传输，使得耦合节点N5的电位为VGH，此时耦合节点N5未发生电位跳变，第三点容C3两端的电位差为耦合节点N5和第四节点N4之间的电位差；第二电源信号VGH通过第十一晶体管M11传输，使第三节点N3的电位为VGH，进而控制第十五晶体管M15关断；第一电源信号VGL通过第十六晶体管M16传输，使得第二栅极驱动信号GOUT2的电位变低，但由于第十六晶体管M16的传输损失，该阶段第二栅极驱动信号GOUT2的电位达不到VGL。因此，该阶段中，第一栅极驱动信号GOUT1为高电位，第二栅极驱动信号GOUT2的电位开始下降。

第六阶段T6，第一栅极输入信号GIN1和第一时钟信号SCK1为高电位，第二栅极输入信号GIN2和第二时钟信号SCK2为低电位。第一晶体管M1、第二晶体管M2、第三晶体管M3、第十三晶体管M13、第六晶体管M6和第七晶体管M7的动作状态均可参见第四阶段T4中的描述，第一栅极驱动信号GOUT1的电位为VGH。第八晶体管M8关断，第四节点N4的电位扔控制第十四晶体管M14、第十一晶体管M11和第十六晶体管M16导通；第二时钟信号SCK2的低电位通过第十四晶体管M14传输，使耦合节点N5的电位降为VGL-Vth，该电位变化经过第三电容C3的耦合作用，将第四节点N4的电位进一步拉低，使得第十六晶体管M16充分导通，使得第二栅极驱动信号GOUT2的电位达到VGL。因此，该阶段中，第一栅极驱动信号GOUT1为高电位，第二栅极驱动信号GOUT2为低电位。

根据上述分析可以看出，在第一阶段T1至第六阶段T6中，第一栅极驱动信号GOUT1的低电位和第二栅极驱动信号GOUT2的高电位均产生于第二阶段T2中，第一栅极驱动信号GOUT1的低电位相位在第二栅极驱动信号GOUT2的高电位相位之内。后续各阶段中各晶体管的通断状态重复第五阶段T5和第六阶段T6，第一栅极驱动信号GOUT1维持(或者说长输出)高电位，第二栅极驱动信号GOUT2维持(或者说长输出)低电位。直至第一栅极输入信号GIN1和第二栅极输入信号GIN2的电位再次发生变化。

需要说明的是，上述图4中给出了第一栅极输入信号GIN1中设置有脉冲(此处为低电位脉冲)且第二栅极输入信号GIN2中也设置有脉冲(此处为高电位脉冲)的情况下的驱动过程，但不作为对本发明的限定。在其他实施方式中，可选地，当第一栅极输入信号GIN1中不包含脉冲时，与第一节点N1和第二节点N2的电位相关的元器件(例如第一晶体管M1、第二晶体管M2、第三晶体管M3、第十三晶体管M13、第六晶体管M6和第七晶体管M7)相当于维持第六阶段T6后的长输出状态，使第一栅极驱动信号GOUT1中也不具有脉冲。当第二栅极输入信号GIN2中不包含脉冲时，与第三节点N3和第四节点N4的电位相关的元器件(例如第八晶体管M8、第九晶体管M9、第十晶体管M10、第十一晶体管M11、第十五晶体管M15和第十六晶体管M16)相当于维持第六阶段T6后的长输出状态，使第二栅极驱动信号GOUT2中也不具有脉冲。那么，由于两栅极驱动信号的脉冲频率分别基于两栅极输入信号的脉冲频率相对独立的控制，通过合理配置第一栅极输入信号GIN1和第二栅极输入信号GIN2的脉冲频率，即可实现不同刷新频率的复杂显示需求。例如图5所示，可设置第一栅极输入信号GIN1的脉冲频率低于第二栅极输入信号GIN2的脉冲频率，以实现基于第一栅极输入信号GIN1的脉冲频率的低频显示。例如第一栅极驱动信号GOUT1为控制数据写入过程的扫描信号，第二栅极驱动信号GOUT2为发光控制信号，如图2中的第一类显示帧F1，相当于像素电路的刷新帧，在第二栅极驱动信号GOUT2的脉冲控制发光控制晶体管关断时，第一栅极驱动信号GOUT1的脉冲控制像素电路进行数据写入，实现数据刷新；如图2中的第二类显示帧F2，相当于像素电路的保持帧，在第二栅极驱动信号GOUT2的脉冲控制发光控制晶体管关断时，第一栅极驱动信号GOUT1无脉冲，此时像素电路不进行数据刷新，相当于基于第二栅极驱动信号GOUT2的脉冲提供了插黑阶段。

还需要说明的是，通过调节第二栅极输入信号GIN2的脉宽，还可以实现对第二栅极驱动信号GOUT2脉宽的调整。例如，延长图4中第二栅极输入信号GIN2的脉冲宽度，使其涵盖时钟信号的更多时钟周期，可以使得栅极驱动电路的驱动过程中多次重复第三阶段T3和第四阶段T4，以使第二栅极驱动信号GOUT2的脉冲宽度相应的增加。

图6是本发明实施例提供的又一种栅极驱动电路的结构示意图。参见图6，在上述各实施方式的基础上，可选地，第一控制模块10中还包括：第四晶体管M4，连接于第一晶体管M1的第二极和第二节点N2之间，第四晶体管M4的栅极连接第一电源端，第四晶体管M4在第一电源信号VGL的控制下处于常导通状态。将第一晶体管M1的第二极记为节点N6，通过设置第四晶体管M4，可以阻止第二节点N2在第二电容C2的耦合作用下产生的极低电位向节点N6传输，从而避免该极低电位对与节点N6连接的各晶体管的冲击。示例性地，可以设置第三晶体管M3的栅极连接节点N6，以实现对第三晶体管M3的保护。

同理，参见图7，第一控制模块10中还可以设置：第五晶体管M5，第五晶体管M5的栅极连接第一电源端，第五晶体管M5的第一极连接第二节点N2，第五晶体管M5的第二极连接复位模块50，例如连接第十三晶体管M13的栅极，以实现对第十三晶体管M13的保护。

同理，参见图6和图7，还可以在第二控制模块30中设置：第十二晶体管M12，连接于第八晶体管M8的第二极与第四节点N4之间，第十二晶体管M12的栅极连接第一电源端。其中，将第八晶体管M8的第二极记为节点N7，通过设置第十二晶体管M12，可以实现对节点N7所连接的各晶体管的保护。以及，可设置第十一晶体管M11的栅极连接节点N7，以实现对第十一晶体管M11的保护。

继续参见图2，在上述各实施方式的基础上，可选地，栅极驱动电路中还包括：电位控制模块70，电位控制模块70的控制端连接第四节点N4，电位控制模块70的第一端接入电位控制信号S1，电位控制模块70的第二端连接第一节点N1或第二节点N2；电位控制模块70用于根据第四节点N4的电位控制电位控制信号S1是否传输至电位控制模块70的第二端；电位控制模块70响应第四节点N4的电位导通时，将电位控制信号S1传输至电位控制模块70的第二端。本实施例通过设置电位控制模块70，可以尽量控制第一节点N1或第二节点N2的电位稳定，避免第一节点N1或第二节点N2长时间浮置。图2中示例性地，电位控制模块70的第二端连接第一节点N1。其中，可采用第一时钟信号SCK1或第一栅极输入信号GIN1复用为电位控制信号S1，以减少栅极驱动电路的外接端口，减少显示面板中相应的布线，有利于简化电路结构和版图设计。

具体地，参见图3，电位控制模块70中可包括：第十七晶体管M17，连接于电位控制模块70的第一端和第二端之间，第十七晶体管M17的栅极连接电位控制模块70的控制端。该电位控制模块70的结构简单，易于实现。

在一种实施方式中，可选地，如图3所示，可以将电位控制模块70的第二端连接第一节点N1，并将第一时钟信号SCK1复用为电位控制信号，但不作为对本发明的限定，在其他实施方式中，此连接关系下也可以设置第十七晶体管M17的第一极接入第一栅极输入信号GIN1。

在另一种实施方式中，可选地，如图8所示，可以将电位控制模块70的第二端连接第二节点N2，并将第一栅极输入信号GIN1复用为电位控制信号，但不作为对本发明的限定，在其他实施方式中，此连接关系下也可以设置第十七晶体管M17的第一极接入第一时钟信号SCK1。

综上所述，本发明实施例提供了一种17T4C架构的栅极驱动电路，电路内至少部分节点的电压共用，可以实现同时输出高低电压脉冲，保证屏体内像素电路正常工作，同时保证输出可靠性。相比于现有技术中至少需要一组8T2C结构的扫描电路来提供低电位脉冲+一组13T3C结构的发光控制电路来提供高电位脉冲的结构，本发明实施例所需晶体管(例如为TFT)&电容数量&控制信号均较少，因此可以极大的降低屏体边框和减少屏体功耗。以及，本发明实施例中，通过第一栅极输入信号GIN1来控制第一栅极驱动信号GOUT1的生成，使得第一栅极驱动信号GOUT1的脉冲频率可调。通过第二栅极输入信号GIN2来控制第二栅极驱动信号GOUT2的生成，使得第二栅极驱动信号GOUT2的脉宽和脉冲频率均可调，例如通过调整第二栅极输入信号GIN2的脉宽，可使第二栅极驱动信号GOUT2输出高电位的时间可调，可以更加方便地调试屏体显示效果，保证点亮效果。

需要说明的是，上述各实施方式中所涉及到的各晶体管，其第一极可以称作源极或漏极，相应的，其第二极可称作漏极或源极，由于在显示面板中晶体管的结构对称，因此对各晶体管的源极和漏极不做区分。

本发明实施例还提供了一种显示装置，包括多级如本发明任意实施例所提供的栅极驱动电路，具有相应的有益效果。图9是本发明实施例提供的一种显示装置的结构示意图。参见图9，示例性地，显示装置中包括显示面板1，各栅极驱动电路100均设置于显示面板1的非显示区NAA，显示面板1的显示区AA中可设置阵列排布的多个像素电路(图中未示出)。栅极驱动电路100用于向各像素电路提供其所需的栅极驱动信号，例如，第一栅极驱动信号GOUT1可作为扫描信号，通过扫描线LS传输至像素电路，第二栅极驱动信号GOUT2可作为发光控制信号，通过发光控制信号线LE传输至像素电路。

多级栅极驱动电路100级联连接，具体可以是：本级栅极驱动电路100的第一输出端连接下一级栅极驱动电路100的第一输入端，本级栅极驱动电路100的第二输出端连接下一级栅极驱动电路100的第二输入端。也就是说，本级栅极驱动电路100输出的第一栅极驱动信号GOUT1作为下一级栅极驱动电路100接入的第一栅极输入信号，本级栅极驱动电路100输出的第二栅极驱动信号GOUT2作为下一级栅极驱动电路100接入的第二栅极输入信号。

继续参见图9，在上述各实施方式的基础上，可选地，显示装置中还包括驱动芯片2，显示面板1的非显示区NAA还布设有多条信号线，驱动芯片2通过各条信号线向栅极驱动电路100提供其需要的控制信号。

具体地，显示面板1中可以布设：第一输入信号线LIN1和第二输入信号线LIN2。驱动芯片2可通过第一输入信号线LIN1连接第一级栅极驱动电路100的第一输入端，以传输第一级第一栅极输入信号(即第一级栅极驱动电路100所需的第一栅极输入信号)，并通过第二输入信号线LIN2连接第一级栅极驱动电路100的第二输入端，以传输第一级第二栅极输入信号(即第一级栅极驱动电路100所需的第二栅极输入信号)。

示例性地，驱动芯片2通过调节第一级第一栅极输入信号的脉冲频率，即，调节第一极第一栅极输入信号的有效电平的脉冲的频率，来调节各栅极驱动电路100输出的各第一栅极驱动信号GOUT1的脉冲频率。和/或，驱动芯片2通过调节第一级第二栅极输入信号的脉冲频率，即，调节第一极第二栅极输入信号的有效电平的脉冲的频率，来调节各栅极驱动电路100输出的各第二栅极驱动信号GOUT2的脉冲频率。和/或，驱动芯片2通过调节第一级第二栅极输入信号的脉宽，即，调节第一极第二栅极输入信号的有效电平的脉冲的宽度，来调节各栅极驱动电路100输出的各第二栅极驱动信号GOUT2的脉宽。

以及，显示面板1中可以布设：第一电源信号线LVGL，连接各栅极驱动电路100的第一电源端；以及，第二电源信号线LVGH，连接各栅极驱动电路100的第二电源端。驱动芯片2可以向第一电源信号线LVGL传输第一电源信号，向第二电源信号线LVGH传输第二电源信号。

以及，显示面板1中可以布设：第一时钟信号线LCK1和第二时钟信号线LCK2。各级栅极驱动电路100与第一时钟信号线74和第二时钟信号线75交替连接。例如，奇数级栅极驱动电路100的第一时钟端连接第一时钟信号线LCK1，第二时钟端连接第二时钟信号线LCK2；偶数级栅极驱动电路100的第一时钟端连接第二时钟信号线LCK2，第二时钟端连接第一时钟信号线LCK1。

应该理解，可以使用上面所示的各种形式的流程，重新排序、增加或删除步骤。例如，本发明中记载的各步骤可以并行地执行也可以顺序地执行也可以不同的次序执行，只要能够实现本发明的技术方案所期望的结果，本文在此不进行限制。

上述具体实施方式，并不构成对本发明保护范围的限制。本领域技术人员应该明白的是，根据设计要求和其他因素，可以进行各种修改、组合、子组合和替代。任何在本发明的精神和原则之内所作的修改、等同替换和改进等，均应包含在本发明保护范围之内。

Claims (10)

1.一种栅极驱动电路，其特征在于，包括：

第一控制模块，包括第一节点和第二节点，所述第一控制模块用于根据第一栅极输入信号控制所述第一节点和所述第二节点的电位；

第一输出模块，分别连接所述第一节点和所述第二节点，用于根据所述第一节点和所述第二节点的电位输出第一栅极驱动信号；

第二控制模块，包括第三节点和第四节点，所述第二控制模块用于根据第二栅极输入信号控制所述第三节点和所述第四节点的电位；

耦合模块，连接耦合节点，用于根据所述耦合节点的电位耦合控制所述第四节点的电位；

复位模块，连接所述耦合节点，用于根据所述第二节点的电位对所述耦合节点进行复位；

第二输出模块，分别连接所述第三节点和所述第四节点，用于根据所述第三节点和所述第四节点的电位输出第二栅极驱动信号；

其中，所述第一栅极驱动信号的有效电平的电位与所述第二栅极驱动信号的有效电平的电位不同，且所述第二栅极驱动信号的有效电平的脉宽覆盖所述第一栅极驱动信号的有效电平的脉宽。

2.根据权利要求1所述的栅极驱动电路，其特征在于，包括：第一时钟端，接入第一时钟信号；第二时钟端，接入第二时钟信号；第一输入端，接入所述第一栅极输入信号；第二输入端，接入所述第二栅极输入信号；第一电源端，接入第一电源信号；第二电源端，接入第二电源信号；第一输出端，输出第一栅极驱动信号；第二输出端，输出第二栅极驱动信号；

其中，所述第一控制模块用于根据所述第一时钟信号、所述第一电源信号和所述第一栅极输入信号，控制所述第一节点和所述第二节点的电位；

所述第一输出模块用于根据所述第二电源信号，所述第二时钟信号，所述第一节点和所述第二节点的电位控制所述第一栅极驱动信号的电位；

所述第二控制模块用于根据所述第二栅极输入信号、所述第一时钟信号、所述第二时钟信号、所述第一电源信号和所述第二电源信号控制所述第三节点和所述第四节点的电位；

所述耦合模块用于根据所述第四节点的电位和所述第二时钟信号控制所述耦合节点的电位，并将所述耦合节点的电位跳变耦合至所述第四节点；

所述复位模块用于响应所述第二节点的电位，采用所述第二电源信号对所述耦合节点进行复位；

所述第二输出模块用于根据所述第一电源信号，所述第二电源信号，所述第三节点和所述第四节点的电位控制所述第二栅极驱动信号的电位。

3.根据权利要求2所述的栅极驱动电路，其特征在于，所述第一控制模块包括：

第一输入单元，分别连接所述第一输入端、所述第一时钟端和所述第二节点，用于根据所述第一时钟信号控制所述第一栅极输入信号是否传输至所述第二节点；

第一电位控制单元，分别连接所述第一时钟端、所述第一电源端和所述第一节点，用于根据所述第一时钟信号控制所述第一电源信号是否传输至所述第一节点；

第二电位控制单元，分别连接所述第一节点、所述第二节点和所述第一时钟端，用于根据所述第二节点的电位控制所述第一时钟信号是否传输至所述第一节点；

优选地，所述第一输入单元包括：第一晶体管，所述第一晶体管的栅极连接所述第一时钟端，所述第一晶体管的第一极连接所述第一输入端，所述第一晶体管的第二极连接所述第二节点；

所述第一电位控制单元包括：第二晶体管，连接于所述第一电源端与所述第一节点之间，所述第二晶体管的栅极连接所述第一时钟端；

所述第二电位控制单元包括：第三晶体管，连接于所述第一时钟端与所述第一节点之间，所述第三晶体管的栅极连接所述第二节点；

优选地，所述第一控制模块还包括：第四晶体管，连接于所述第一晶体管的第二极和所述第二节点之间，所述第四晶体管的栅极连接所述第一电源端；其中，所述第三晶体管的栅极连接所述第一晶体管的第二极；

优选地，所述第一控制模块还包括：第五晶体管，所述第五晶体管的栅极连接所述第一电源端，所述第五晶体管的第一极连接所述第二节点，所述第五晶体管的第二极连接所述复位模块。

4.根据权利要求2所述的栅极驱动电路，其特征在于，所述第一输出模块包括：

第一输出单元，分别连接所述第一节点、所述第二电源端和所述第一输出端，用于根据所述第一节点的电位控制所述第二电源信号是否作为所述第一栅极驱动信号输出；

第二输出单元，分别连接所述第二节点、所述第二时钟端和所述第一输出端，用于根据所述第二节点的电位控制所述第二时钟信号是否作为所述第一栅极驱动信号输出；

优选地，所述第一输出单元包括：第六晶体管和第一电容，所述第六晶体管连接于所述第二电源端和所述第一输出端之间，所述第六晶体管的栅极连接所述第一节点，所述第一电容连接于所述第六晶体管的栅极和第一极之间；

所述第二输出单元包括：第七晶体管和第二电容，所述第七晶体管连接于所述第二时钟端和所述第一输出端之间，所述第七晶体管的栅极连接所述第二节点，所述第二电容连接于所述第七晶体管的栅极和第二极之间。

5.根据权利要求2所述的栅极驱动电路，其特征在于，所述第二控制模块包括：

第二输入单元，分别连接所述第二输入端、所述第一时钟端和所述第四节点，用于根据所述第一时钟信号控制所述第二栅极输入信号是否传输至所述第四节点；

第三电位控制单元，分别连接所述第一电源端、所述第二输入端、所述第二时钟端和所述第三节点，用于根据所述第二栅极输入信号和所述第二时钟信号控制所述第一电源信号是否传输至所述第三节点；

第四电位控制单元，分别连接所述第三节点、所述第四节点和所述第二电源端，用于根据所述第四节点的电位控制所述第二电源信号是否传输至所述第三节点；

优选地，所述第二输入单元包括：第八晶体管，所述第八晶体管的栅极连接所述第一时钟端，所述第八晶体管的第一极连接所述第二输入端，所述第八晶体管的第二极连接所述第四节点；

所述第三电位控制单元包括：第九晶体管和第十晶体管，所述第九晶体管和所述第十晶体管串联连接于所述第一电源端与所述第三节点之间，所述第九晶体管的栅极连接所述第二输入端，所述第十晶体管的栅极连接所述第二时钟端；其中，所述第九晶体管和所述第十晶体管的沟道类型不同；

所述第四电位控制单元包括：第十一晶体管，连接于所述第二电源端与所述第三节点之间，所述第十一晶体管的栅极连接所述第四节点；

优选地，所述第二控制模块还包括：第十二晶体管，连接于所述第八晶体管的第二极与所述第四节点之间，所述第十二晶体管的栅极连接所述第一电源端；其中，所述第十一晶体管的栅极连接所述第八晶体管的第二极。

6.根据权利要求2所述的栅极驱动电路，其特征在于，所述复位模块包括：第十三晶体管，连接于所述第二电源端和所述耦合节点之间，所述第十三晶体管的栅极连接所述第二节点。

7.根据权利要求2所述的栅极驱动电路，其特征在于，所述耦合模块包括：

传输单元，分别连接所述第四节点、所述第二时钟端和所述耦合节点，用于根据所述第四节点的电位控制所述第二时钟信号是否传输至所述耦合节点；

耦合单元，分别连接所述耦合节点和所述第四节点，用于将所述耦合节点的电位跳变耦合至所述第四节点；

优选地，所述传输单元包括：第十四晶体管，连接于所述第二时钟端和所述耦合节点之间，所述第十四晶体管的栅极连接所述第四节点；

所述耦合单元包括：第三电容，连接于所述耦合节点与所述第四节点之间。

8.根据权利要求2所述的栅极驱动电路，其特征在于，所述第二输出模块包括：

第三输出单元，分别连接所述第三节点、所述第二电源端和所述第二输出端，用于根据所述第三节点的电位控制所述第二电源信号是否作为所述第二栅极驱动信号输出；

第四输出单元，分别连接所述第四节点、所述第一电源端和所述第二输出端，用于根据所述第四节点的电位控制所述第一电源信号是否作为所述第二栅极驱动信号输出；

优选地，所述第三输出单元包括：第十五晶体管和第四电容，所述第十五晶体管连接于所述第二电源端和所述第二输出端之间，所述第十五晶体管的栅极连接所述第三节点，所述第四电容连接于所述第十五晶体管的栅极和第一极之间；

所述第四输出单元包括：第十六晶体管，连接于所述第一电源端与所述第二输出端之间，所述第十六晶体管的栅极连接所述第四节点。

9.根据权利要求2所述的栅极驱动电路，其特征在于，还包括：电位控制模块，所述电位控制模块的控制端连接所述第四节点，所述电位控制模块的第一端接入电位控制信号，所述电位控制模块的第二端连接所述第一节点或所述第二节点；所述电位控制模块用于根据所述第四节点的电位控制所述电位控制信号是否传输至所述电位控制模块的第二端；

优选地，所述电位控制模块包括：第十七晶体管，连接于所述电位控制模块的第一端和第二端之间，所述第十七晶体管的栅极连接所述电位控制模块的控制端；

优选地，所述第一时钟信号或所述第一栅极输入信号复用为所述电位控制信号。

10.一种显示装置，其特征在于，包括：多级如权利要求1-9中任一项所述的栅极驱动电路；其中，本级栅极驱动电路输出的第一栅极驱动信号作为下一级栅极驱动电路接入的第一栅极输入信号，本级栅极驱动电路输出的第二栅极驱动信号作为下一级栅极驱动电路接入的第二栅极输入信号；

优选地，所述显示装置还包括：驱动芯片，用于向第一级栅极驱动电路传输第一级第一栅极输入信号和第一级第二栅极输入信号；

优选地，所述驱动芯片通过调节所述第一级第一栅极输入信号的脉冲频率，来调节各所述栅极驱动电路输出的各所述第一栅极驱动信号的脉冲频率；

所述驱动芯片通过调节所述第一级第二栅极输入信号的脉冲频率，来调节各所述栅极驱动电路输出的各所述第二栅极驱动信号的脉冲频率；

所述驱动芯片通过调节所述第一级第二栅极输入信号的脉宽，来调节各所述栅极驱动电路输出的各所述第二栅极驱动信号的脉宽。