CN117956792A - 具有在表面下位线上方的垂直晶体管的半导体装置结构 - Google Patents

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CN117956792A CN202311408341.8A CN202311408341A CN117956792A CN 117956792 A CN117956792 A CN 117956792A CN 202311408341 A CN202311408341 A CN 202311408341A CN 117956792 A CN117956792 A CN 117956792A
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Abstract

本发明公开了一种半导体装置结构包含一半导体基板、一主动区、一浅沟槽隔离区和一互连层。所述半导体基板具有一原始表面。所述主动区位于所述半导体基板内，其中所述主动区包含一晶体管，所述晶体管包含一栅极结构、一第一导电区以及一第二导电区，且所述栅极结构具有位于所述原始表面下方的一底面。所述浅沟槽隔离区围绕所述主动区。所述互连层延伸超出所述晶体管并在所述栅极结构下方的一连接位置电耦接所述晶体管。相较于现有技术，本发明解决了在所述半导体装置结构的几何和拓扑结构上布置字线、位线和存储电容以及与存取晶体管的栅极、源极区和漏极区的连接的复杂性，以及缩小所述半导体装置结构的面积。

Description

具有在表面下位线上方的垂直晶体管的半导体装置结构
技术领域
本发明涉及一种半导体装置结构，尤其涉及一种包含位于垂直晶体管上方的电容的位线上晶体管单元(transistor-over-bitline cell,TOB-cell)，其中所述垂直晶体管位于表面下位线(underground bit line)上方以缩小所述位线上晶体管单元的面积。
背景技术
在现有技术中，最重要的易失性存储器(volatile-memory)集成电路之一是使用1T1C存储单元的动态随机存取存储器(Dynamic Random Access Memory,DRAM)。所述动态随机存取存储器不仅提供了最佳的性价比功能并作为计算和通信应用程式的主存储器和/或缓冲存储器，也可作为用以从通过缩小硅晶圆上的最小特征尺寸(从几微米到二十纳米(nm)左右)微缩工艺技术以维持摩尔定律的最佳驱动力。目前所述动态随机存取存储器可用的技术节点在10至12纳米以上，但10至12纳米以上的技术节点并无法与目前逻辑技术中可用的最先进技术节点(例如5纳米)相匹配，其中上述无法相匹配的主要问题在于也就是使通过非常激进的设计规则仍然很难进一步微缩所述1T1C存储单元的结构。所述非常激进的设计规则是用于微缩所述1T1C存储单元内的存取晶体管(也就是1T)和立体(three-dimensional,3D)存储电容(也就是1C)，且所述立体存储电容例如为在所述存取晶体管的一部分的上方和隔离区上方的堆迭电容，或例如为位于所述存取晶体管下方非常深的沟槽电容。
在此详细阐述尽管在技术、设计和设备上投入巨额的资金和研发的情况下微缩所述1T1C存储器单元所面临的众所周知的困难。以下列举一些众所周知困难的例子：(1)所述存取晶体管的结构遭受不可避免且更严重的漏电流问题，从而降低了所述1T1C存储单元的存储功能(例如减少所述动态随机存取存储器的刷新时间)；(2)布局字线，位线和存储电容的几何和表面形貌的复杂性以及所述字线、所述位线、所述存储电容和所述存取晶体管的栅极，源极和漏极之间的连接在微缩所述动态随机存取存储器时变得越来越糟；(3)所述沟槽电容遭受所述沟槽电容的深度与开口尺寸的长宽比过大的问题，且所述沟槽电容的工艺几乎停止在14纳米节点工艺；(4)所述堆迭电容遭受更糟的表面形貌，并且在所述存取晶体管的主动区从20度扭转到50度以上后，几乎没有空间可作为所述存储电容的存储电极与所述存取晶体管的源极之间的接触空间。另外，用于所述位线接触所述存取晶体管的漏极的可允许空间越来越小，但却又必须艰难地维持自对准特征；(5)除非能够发现用于获得较高存储电容的电容值的高介电常数(high-k)绝缘体材料，否则所述存取晶体管恶化的漏电流问题将要求增加所述堆迭电容的电容值并保持持续增加所述堆迭电容的高度以得到更大的电容面积；(6)因为在日益要求更高的密度/容量和性能的情况下，并没有解决上述困难的技术突破，所以对所述动态随机存取存储器芯片更好的可靠性，品质和弹性的所有日益增长的要求都变得越来越难以满足等等。
然而现有技术并没有较好的技术以解决上述困难，所以如何设计所述1T1C存储单元的新结构去解决上述困难已成为所述1T1C存储单元的设计者的一项重要课题。
发明内容
本发明的一实施例公开一种半导体装置结构。所述半导体装置结构包含一半导体基板、一主动区、一浅沟槽隔离(shallow trench isolation,STI)区和一互连层。所述半导体基板具有一原始表面。所述主动区位于所述半导体基板内，其中所述主动区包含一晶体管，所述晶体管包含一栅极结构、一第一导电区以及一第二导电区，且所述栅极结构具有位于所述原始表面下方的一底面。所述浅沟槽隔离区围绕所述主动区。所述互连层延伸超出所述晶体管并在所述栅极结构下方的一连接位置电耦接所述晶体管。
在本发明的一实施例中，所述互连层设置在所述浅沟槽隔离区内且位于所述原始表面下方，且所述互连层与所述半导体基板隔离。
在本发明的一实施例中，所述第二导电区包含分别位于所述栅极结构两边的两个子区(sub-region)，且所述第一导电区低于所述第二导电区。
在本发明的一实施例中，所述晶体管另包含两个彼此分开的垂直通道区，且所述第一导电区通过所述两个垂直通道区电连接至所述第二导电区的两个子区。
在本发明的一实施例中，所述半导体装置结构另包含一高掺杂半导体区，其中所述高掺杂半导体区与所述两个垂直通道区之一相邻，所述高掺杂半导体区从所述原始表面向下延伸，以及所述高掺杂半导体区的掺杂类型与所述第一导电区的掺杂类型不同。
在本发明的一实施例中，所述互连层在所述连接位置通过一连接接触耦合至所述晶体管的第一导电区，或所述互连层在所述连接位置直接耦合所述第一导电区，其中所述连接接触为一高掺杂半导体插销(highly doped semiconductor plug)。
在本发明的一实施例中，所述半导体装置结构另包含一电容，其中所述电容电连接至所述第二导电区，且所述互连层是电连接至所述第一导电区的一位线。
在本发明的一实施例中，所述半导体装置结构另包含一字线，其中所述字线电连接至所述栅极结构，且所述字线穿过所述第二导电区。
在本发明的一实施例中，所述半导体装置结构另包含一电介质插销(dielectricplug)，其中所述电介质插销位于所述栅极结构和所述第一导电区之间。
本发明的另一实施例公开一种半导体装置结构。所述半导体装置结构包含一半导体基板、一第一主动区、一第二主动区、一浅沟槽隔离区、一晶体管和一互连层。所述半导体基板具有一半导体表面。所述浅沟槽隔离区位于所述第一主动区和所述第二主动区之间。所述晶体管是在所述第一主动区的基础上形成，且包含一栅极结构、一第一导电区和一第二导电区。所述互连层是位于所述浅沟槽隔离区之内且电耦合至所述晶体管的第一导电区，其中所述第一导电区位于所述晶体管的栅极结构之下。
在本发明的一实施例中，所述互连层的一侧面邻接一连接接触的侧面，且所述连接接触直接连接所述晶体管的第一导电区。
在本发明的一实施例中，所述互连层沿着所述浅沟槽隔离区延伸并且位于所述半导体表面下方。
在本发明的一实施例中，所述浅沟槽隔离区包含一第一间隔层和一第二间隔层，所述第一间隔层与所述第一主动区接触，所述第二间隔层与所述第二主动区接触，且所述第一间隔层的材料不同于所述第二间隔层的材料。
在本发明的一实施例中，所述互连层的一侧面邻接所述晶体管的第一导电区的侧面。
在本发明的一实施例中，所述半导体装置结构另包含一电容，其中所述电容电连接至所述第二导电区，且所述互连层是电连接至所述第一导电区的一位线。
在本发明的一实施例中，所述半导体装置结构另包含一字线，其中所述字线电连接至所述栅极结构，所述第二导电区包含位于所述栅极结构两侧的两个子区，并且所述字线穿过所述第二导电区的两个子区。
本发明的另一实施例公开一种半导体装置结构。所述半导体装置结构包含一半导体基板、一主动区、一浅沟槽隔离区、一晶体管和一互连层。所述半导体基板具有一半导体表面。所述所述浅沟槽隔离区围绕所述主动区。所述晶体管是位于所述主动区之内，其中所述晶体管包含一栅极结构、一第一导电区和一第二导电区。所述互连层是位于所述浅沟槽隔离区之内且电耦接所述晶体管的第一导电区，其中所述第二导电区位于所述第一导电区上方且包含分别位于所述栅极结构两边的两个子区。
在本发明的一实施例中，所述晶体管另包含两个彼此分离的垂直通道区，且所述第一导电区通过所述两个垂直通道区电连接至所述第二导电区的两个子区。
在本发明的一实施例中，所述半导体装置结构另包含一电容，其中所述电容电连接至所述晶体管的第二导电区的两个子区中的每一个子区。
在本发明的一实施例中，所述电容包含分别连接到所述第二导电区的两个子区的两个电极柱。
本发明的另一实施例公开一种半导体装置结构。所述半导体装置结构包含一半导体本体基板、一主动区、一浅沟槽隔离区和一互连层。所述半导体原始基板具有一原始表面。所述主动区是位于所述半导体本体基板内，其中所述主动区包含多个晶体管，每一晶体管包含一栅极结构、一第一导电区以及一第二导电区，所述栅极结构具有位于所述原始表面下方的一底面，且所述第一导电区电耦接所述半导体本体基板。所述浅沟槽隔离区围绕所述主动区。所述互连层延伸超出所述多个晶体管中的至少一晶体管并在所述至少一晶体管的栅极结构下方的一连接位置电耦接所述至少一晶体管。
在本发明的一实施例中，所述互连层是一位线，以及所述位线延伸超出所述多个晶体管并分别在每一晶体管的栅极结构下方的连接位置处电耦合到所述多个晶体管中的每一晶体管。
在本发明的一实施例中，所述互连层设置在所述浅沟槽隔离区内且位于所述原始表面下方并且与所述半导体本体基板隔离，以及所述至少一晶体管的第一导电区直接或间接连接到所述互连层的侧壁。
在本发明的一实施例中，所述至少一个晶体管另包含两个彼此分开的垂直通道区，且所述至少一个晶体管的第一导电区通过所述两个垂直通道区电连接到所述至少一个晶体管的第二导电区的两个子区。
在本发明的一实施例中，所述半导体装置结构，另包含一高掺杂半导体区，其中所述高掺杂半导体区与所述两个垂直通道区之一相邻，所述高掺杂半导体区从所述原始表面向下延伸，以及所述高掺杂半导体区的掺杂类型不同来自所述第一导电区的掺杂类型。
附图说明
图1A是本发明的一实施例所公开的一种位线上晶体管单元(1T1C cell)阵列的制造方法的流程图。
图1B、图1C、图1D、图1E、图1F、图1G、图1H是说明图1A的示意图。
图2是说明沉积衬垫氮化层和衬垫氧化层以及形成浅沟槽隔离后的上视图和沿着所述X方向的剖面图的示意图。
图3是说明沉积和回蚀氮化层-1以形成氮化间隔层-1，以及沉积旋涂电介质层和光阻层的示意图。
图4是说明蚀刻掉没有被光阻层覆盖的上边缘氮化间隔层-1和旋涂电介质的示意图。
图5是说明剥离光阻层和旋涂电介质，且生成氧化层-1的示意图。
图6是说明沉积金属层在沟槽中且通过所述化学机械研磨技术平坦化的示意图。
图7是说明沉积光阻层以及蚀刻对应所述主动区的末端的金属层的示意图。
图8是说明移除光阻层且回蚀金属层以形成表面下位线的示意图。
图9是说明在沟槽中沉积氧化层-2的示意图。
图10是说明沉积氧化层-3、氮化层-2以及光阻层，然后移除氧化层-3、氮化层-2以及光阻层的不必要部份的示意图。
图11是说明移除光阻层、衬垫氮化层以及衬垫氧化层以露出平面表面的示意图。
图12是说明形成凹槽以及形成氧化间隔层-1和氮化间隔层-1的示意图。
图13是说明移除凹槽中露出的硅以形成沟槽孔以及氧化间隔层-2和氮化间隔层-2的示意图。
图14是说明移除沟槽孔中露出的硅并热生成热氧化物，露出所述表面下位线的侧壁，以及沉积原位掺杂n+多晶硅的示意图。
图15是说明移除原位掺杂n+多晶硅和热氧化物，生长(N+)漏极区，以及在所述沟槽区热生成氧化物插销的示意图。
图16是说明移除氧化间隔层-2，热生成热氧化物，以及沉积、平坦化和回蚀氮化钛层和钨层的示意图。
图17是说明沉积氮化层，然后沉积并蚀刻氧化层的示意图。
图18是说明蚀刻氮化层和氧化层的部分，以及生长n型轻掺杂漏极的示意图。
图19是说明沉积氧化层，创建外扩散区，以及蚀刻掉氧化层-3、氮化层-2、衬垫氮化层和衬垫氧化层以形成凹槽的示意图。
图20是说明形成氧化间隔层-3和氮化间隔层-3，以及各向异性蚀刻露出的硅以形成深沟槽的示意图。
图21是说明生长原位掺杂p型硅层以及生长热氧化物以完全填充沟槽的示意图。
图22是说明生长垂直层，在垂直层上方形成高介电常数介电层作为储存节点绝缘体，以及形成导电层(SixGe1-x)作为电容的共同电极的示意图。
其中，附图标记说明如下：
202 基板
204 衬垫氧化层
206 衬垫氮化层
208、OSS 平面表面
210 沟槽
214、1704、1902 氧化层
304 旋涂电介质
306、702、1106 光阻层
502 氧化层-1
602 金属层
902、UGBL 表面下位线
1002、CVD-STI-Oxide2 氧化层-2
1102 氧化层-3
1104 氮化层-2
1202、1904 凹槽
1204 氧化间隔层-1
1206 氮化间隔层-1
1302 沟槽孔
1304 氧化间隔层-2
1306 氮化间隔层-2
1402、1602、2104 热氧化物
1404 原位掺杂n+多晶硅
1502 (N+)漏极区
1504 氧化物插销
1604 氮化钛层
1606 钨层
1702 氮化层
1801 硅侧壁
1802 n型轻掺杂漏极
2002 氧化间隔层-3
2004 氮化间隔层-3
2102 原位掺杂p型硅层
2202 垂直层
2204 高介电常数介电层
2206 导电层
STI 浅沟槽隔离
10-50、102-176 步骤
具体实施方式
本发明通过使用一种独特的将动态随机存取存储器(dynamic random accessmemory,DRAM)单元结构中的一晶体管(1T)和一电容(1C)堆迭在非常紧凑的平面中的三维构造制造方法以提供非常紧凑的1T1C动态随机存取存储器单元的结构。本发明的一个主要发明特征为存取晶体管(也就是1T)位于表面下位线(underground bit line,UGBL)结构之上，所以新的动态随机存取存储器单元结构被命名为位线上晶体管单元(transistor-over-bitline cell,TOB-cell)。另外，本发明的另一个主要发明特征是所述动态随机存取存储器单元结构的制造方法仅依赖少数需要先进光刻技术和曝光工具的处理步骤，但最关键的处理步骤依赖利用新颖的自对准和/或自构造处理方法以使所述位线上晶体管单元具有高度微缩的能力，例如所述位线上晶体管单元可以缩小到4.5x2.5F(或5x2.5F)的单元面积，其中最小特征尺寸F已向下发展到约6纳米(nm)的范围。
为了关注所述位线上晶体管单元的发明及其主要发明特征，以下制造方法仅集中于具体建造1T1C单元(也就是所述位线上晶体管单元)，而没有详细说明整个动态随机存取存储器单元芯片的形成，而整个动态随机存取存储器单元芯片的形成应该包括其他附加工艺来形成整个动态随机存取存储器单元芯片的外围电路。
接下来请参考图1A、图1B、图1C、图1D、图1E、图1F、图1H，其中图1A是本发明的一实施例所公开的一种位线上晶体管单元(TOB-cell)阵列的制造方法的流程图。
步骤10：开始；
步骤15：在一基板(例如，一p型硅基板)的基础上，定义所述位线上晶体管单元阵列的主动区并形成浅沟槽隔离(shallow trench isolation,STI)；
步骤20：沿着所述主动区的侧壁，形成非对称的间隔层；
步骤25：在所述非对称的间隔层之间和原始硅表面(original silicon surface(OSS))之下，形成表面下导线(例如位线)；
步骤30：形成所述位线上晶体管单元阵列的存取晶体管的漏极区以及表面下位线和所述位线上晶体管单元阵列的存取晶体管的漏极区之间的连接；
步骤35：形成字线和所述位线上晶体管单元阵列的存取晶体管的栅极；
步骤40：形成所述位线上晶体管单元阵列的存取晶体管的源极区；
步骤45：形成在所述存取晶体管之上的电容；
步骤50：结束。
请参照图1B和图2，步骤15包含：
步骤102：在所述基板的平面表面208之上，热生成一衬垫氧化层204，以及在衬垫氧化层204之上沉积一衬垫氮化层206(图2)；
步骤104：定义所述位线上晶体管单元阵列的主动区，且移除对应所述主动区之外的平面表面208的基板材料(例如硅材料)以产生沟槽210(图2)；
步骤106：在沟槽210内沉积且回蚀氧化层214以在平面表面208下方形成所述浅沟槽隔离(STI)。
请参照图1C、图3、图4、图5，步骤20包含：
步骤108：沉积和回蚀一氮化层-1以形成一氮化间隔层-1(图3)；
步骤110：在沟槽210内沉积旋涂电介质(spin-on dielectrics,SOD)304且通过化学机械研磨(chemical mechanical polishing,CMP)技术平坦化(图3)；
步骤112：在旋涂电介质304和衬垫氮化层206上方沉积光阻层306(图3)；
步骤114：蚀刻掉没有被光阻层306覆盖的上边缘氮化间隔层-1和旋涂电介质304(图4)；
步骤116：剥离光阻层306和旋涂电介质304，且生成(例如热生成)氧化层-1502(图5)。
请参照图1D、图6、图7、图8、图9，步骤25包含：
步骤118：沉积金属层602在沟槽210中且通过所述化学机械研磨技术平坦化(图6)；
步骤120：沉积并图案化光阻层702(图7)；
步骤122：蚀刻对应所述主动区的末端的金属层602以形成多条导线(图7)；
步骤124：移除光阻层702且回蚀金属层602(所述多条导线)以形成表面下位线(underground bit line,UGBL)902或表面下导线(underground conductive line)(图8)；
步骤126：在沟槽210中沉积氧化层-2 1002且通过所述化学机械研磨技术平坦化(图9)。
请参照图1E、图10、图11、图12、图13、图14、图15，步骤30包含：
步骤128：沉积氧化层-3 1102，氮化层-2 1104，以及图案化的光阻层1106，然后蚀刻掉氧化层-3 1102和氮化层-2 1104的不必要部份(图10)；
步骤130：移除图案化的光阻层1106，衬垫氮化层206，以及衬垫氧化层204，以及露出平面表面208(图11)；
步骤132：挖掘曝露的平面表面208以形成凹槽1202(图12)；
步骤134：沿着凹槽1202的边缘先形成氧化间隔层-1 1204，然后再形成氮化间隔层-1 1206(图12)；
步骤136：以笔直垂直形状向下移除凹槽1202中露出的硅以形成沟槽孔1302(图13)；
步骤138：沿着沟槽孔1302的边缘先形成氧化间隔层-2 1304，然后再形成氮化间隔层-2 1306(图13)；
步骤140：移除沟槽孔1302中露出的硅并热生成热氧化物1402(图14)；
步骤142：移除所述表面下位线的侧壁上的下边缘氮化间隔层-1以露出所述表面下位线的侧壁，并在所述沟槽中沉积原位掺杂(in-situ doped)n+多晶硅1404以连接所述表面下位线露出的侧壁(图14)；
步骤144：移除原位掺杂n+多晶硅1404和热氧化物1402(图15)；
步骤146：使用选择性外延生长(selective epitaxy growth,SEG)技术来生长(N+)漏极区1502(图15)；
步骤148：在所述沟槽区热生成氧化物插销1504(图15)；
请参照图1F和图16，步骤35包含：
步骤150：移除氧化间隔层-2 1304(图16)；
步骤152：热生成热氧化物1602(图16)；
步骤154：沉积氮化钛层1604和钨层1606，然后回蚀氮化钛层1604和钨层1606(图16)；
请参照图1G、图17、图18、图19、图20，步骤40包含：
步骤156：沉积氮化层1702，然后沉积并蚀刻氧化层1704(图17)；
步骤158：蚀刻氮化层1702和氧化层1704的部分以曝露出靠近OSS且位于OSS下方的硅侧壁1801，以及使用所述选择性外延生长(selective epitaxy growth,SEG)技术通过曝露的硅侧壁1801生长n型轻掺杂漏极(lightly doped drain,LDD)1802(图18)；
步骤160：沉积氧化层1902，并利用所述化学机械研磨技术以使氧化层1902的平坦表面和氮化层-2 1104的表面平齐(图19，也请参照图18)；
步骤162：使用快速热退火(rapid thermal anneal,RTA)为前述生长的源极区和漏极区创建外扩散区(图19)；
步骤164：蚀刻掉氧化层-3 1102、氮化层-2 1104、衬垫氮化层206和衬垫氧化层204以在氧化层1902旁形成凹槽1904并露出OSS(图19，也请参照图18)；
步骤166：形成氧化间隔层-3 2002和氮化间隔层-3 2004(图20)；
步骤168：在氧化间隔层-3 2002和氮化间隔层-3 2004的基础上，各向异性蚀刻露出的硅以形成深沟槽2006(图20)；
请参照图1H、图21、图22，步骤45包含：
步骤170：生长薄的原位掺杂(in-situ doped)p型硅层2102(图21)；
步骤172：生长热氧化物2104以完全填满沟槽(图21)；
步骤174、移除氧化间隔层-3 2002、氮化间隔层-3 2004、氧化间隔层-1 1204和氮化间隔层-1 1206，然后使用所述选择性外延生长技术来生长垂直层2202(图22)；
步骤176：在垂直层2202上方形成高介电常数(high-k)介电层2204作为储存节点绝缘体，然后形成导电层(例如，SixGe1-x)2206作为电容的共同电极(图22)。
上述制造方法的详细说明如下。上述制造方法是从p型硅晶圆(也就是p型基板202)开始，其中在本发明的另一实施例中，本发明可从互补金属氧化物半导体(complementary metal oxide semiconductor,CMOS)工艺的三井结构中的p型井开始，从而使得基板可偏压在一负电压。
在步骤102中，如图2(a)所示，在平面表面208上方热生成衬垫氧化层204，然后在衬垫氧化层204上方沉积衬垫氮化层206，其中如果所述基板为硅基板，则平面表面208也称为水平硅表面(horizontal silicon surface,HSS)或原始硅表面(original siliconsurface,OSS)，之后的附图说明是以平面表面208或OSS为例。
在步骤104中，可通过光刻技术(photolithographic technique)定义所述位线上晶体管单元阵列的主动区，其中图2(a)所示，因为将衬垫氮化层206作为光罩，所以所述位线上晶体管单元阵列的主动区对应衬垫氧化层204和衬垫氮化层206，且在衬垫氮化层206之外的平面表面208将据以曝露。因为在衬垫氮化层206之外的平面表面208被曝露，所以对应衬垫氮化层206之外的平面表面208的硅材料可被各向异性蚀刻技术(anisotropicetching technique)移除以制造出沟槽(或凹槽)210，其中例如沟槽210可在平面表面208之下达到300～350纳米深。
在步骤106中，沉积氧化层214以填满沟槽210，然后回蚀氧化层214以在沟槽210内形成在平面表面208下方的所述浅沟槽隔离。另外，图2(b)是对应图2(a)的上视图，其中图2(a)是沿着如图2(b)所示的X方向的切割线的剖面图。
在步骤108中，如图3(a)所示，沉积所述氮化层-1和利用所述各向异性蚀刻技术回蚀所述氮化层-1以沿着沟槽210的两边缘(也就是上边缘和下边缘)形成所述氮化间隔层-1。在本发明的另一实施例中，所述氮化间隔层-1可用氧碳氮化硅(SiOCN)取代作为一侧的间隔层。
在步骤110中，如图3(a)所示，在沟槽210内的所述浅沟槽隔离上方沉积旋涂电介质304以填充沟槽210。然后通过所述化学机械研磨技术平坦化旋涂电介质304以使旋涂电介质304的顶部和衬垫氮化层206的顶部平齐。
在步骤112中，如图3(a)所示，通过光阻层306保护沿着沟槽210的下边缘的所述氮化间隔层-1的下边缘氮化间隔层-1，但是沿着沟槽210的上边缘的所述氮化间隔层-1的上边缘氮化间隔层-1则不被光阻层306保护。也就是说在旋涂电介质304和衬垫氮化层206上方沉积光阻层306后，因为在所述上边缘氮化间隔层-1上的光阻层306被移除但所述下边缘氮化间隔层-1上的光阻层306被保留，所以之后所述下边缘氮化间隔层-1可被保留但所述上边缘氮化间隔层-1会被移除。另外，图3(b)是对应图3(a)的上视图，其中图3(a)是沿着如图3(b)所示的Y方向的切割线的剖面图。在步骤114中，如图4所示，可通过各向同性蚀刻技术(isotropic etching technique)蚀刻掉没有被光阻层306覆盖的所述上边缘氮化间隔层-1和旋涂电介质304。
在步骤116中，如图5所示，剥离光阻层306和旋涂电介质304，其中旋涂电介质304具有远高于热生成氧化层和沉积氧化层的蚀刻速率。然后热生成氧化层-1 502以形成氧化间隔层-1，其中所述氧化间隔层-1覆盖沟槽210的上边缘，且氧化层-1 502不会长超过衬垫氮化层206。如图5所示，步骤116导致非对称的间隔层(也就是所述下边缘氮化间隔层-1和所述氧化间隔层-1)分别形成在沟槽210的两对称边缘(也就是沟槽210的上边缘和下边缘)。例如，所述氧化间隔层-1的厚度约为1纳米以及所述下边缘氮化间隔层-1的厚度约为1～1.5纳米。上述非对称的间隔层(如图5所示)的结构和上述相关的步骤是本发明的一主要技术特征，其称为在沟槽(或凹槽)的两对称边缘上的非对称的间隔层(asymmetricspacers on two symmetrical edges of a trench or a concave,ASoSE)。
在步骤118中，如图6所示，沉积金属层602(或需要承受后续工艺条件的导电材料(例如掺杂多晶硅))以填满沟槽210且通过所述化学机械研磨技术平坦化以使金属层602的顶部和衬垫氮化层206的顶部平齐(如图6所示)。另外，在本发明的一实施例中，金属层602可以是薄氮化钛层加上钨。另外，图4、图5、图6是沿着如图3(b)所示的Y方向的切割线的剖面图。
在步骤120中，如图7所示，沉积光阻层702以覆盖所述下边缘氮化间隔层-1和所述氧化间隔层-1，但曝露所述下边缘氮化间隔层-1和所述氧化间隔层-1对应所述主动区的末端的两边缘。接着在步骤122中，如图7所示，蚀刻对应所述主动区的末端的金属层602以分隔所述多条导线(也就是金属层602)。
在步骤124中，如图8(a)所示，在移除光阻层702之后，回蚀沟槽210内的金属层602至合理厚度以形成表面下位线(或表面下导线)902，其中表面下位线902的顶部是远低于平面表面208(例如，表面下位线902的厚度约为40纳米)。另外，如图8(a)所示，表面下位线902位于所述浅沟槽隔离的顶部之上以及表面下位线902的两侧壁分别受限于所述非对称间隔层(也就是所述下边缘氮化间隔层-1和所述氧化间隔层-1)。另外，图8(a)是沿着如图8(b)所示的Y方向的切割线的剖面图。
在步骤126中，如图9(沿着如图8(b)所示的Y方向的切割线的剖面图)所示，氧化层-2 1002(也称为CVD-STI-oxide2)需要有足够的厚度以填充表面下位线902上方的沟槽210，然后通过所述化学机械研磨技术抛光氧化层-2 1002以保留氧化层-2 1002的部分，其中氧化层-2 1002被保留的部分的顶部和衬垫氮化层206的顶部平齐，以及覆盖所述下边缘氮化间隔层-1和所述氧化间隔层-1。如图9所示，步骤126可使表面下位线902(也就是互连导线)嵌入至沟槽210内所有绝缘体(也就是一隔离区)中且受限于所述所有绝缘体(之后表面下位线902将连接至所述位线上晶体管单元阵列的存取晶体管的漏极)，其中如图9所示的结构称为绝缘体包围的表面下位线，且表面下位线902(UGBL)是本发明的另一主要技术特征。
在步骤128中，如图10(a)所示，首先沉积氧化层-3 1102，氮化层-2 1104，以及图案化的光阻层1106。然后利用蚀刻技术移除氧化层-3 1102和氮化层-2 1104中的不必要部份。另外，可通过氧化层-3 1102和氮化层-2 1104所组成的复合层定义晶体管/字线图案(transistor/word line pattern)，其中氧化层-3 1102和氮化层-2 1104所组成的复合层是由垂直于所述主动区方向的方向上的多个条状的氧化层-3 1102和氮化层-2 1104所组成，以及例如，如果所述位线上晶体管单元设计在最小特征尺寸F约为6nm的条件下，则单一个晶体管/字线图案的宽度可为1.5～2F。因此，如图10(a)和图10(b)所示，用于定义所述存取晶体管和所述字线的纵向(所述Y方向)条纹(由氧化层-3 1102和氮化层-2 1104组成)，以及用于定义所述主动区的交叉点方形(cross-point square)将被形成，其中所述主动区是位于两纵向条纹之间的交叉点方形，以及图10(a)是沿着如图10(b)所示的X方向的切割线的剖面图。
如图10(b)所示，图10(b)所示的上视图显示了位于衬垫氮化层206和衬垫氧化层204上方的具有氧化层-3 1102和氮化层-2 1104所组成的纵向条纹的织物状棋盘图案(fabric-like checkerboard pattern)，以及也显示了在水平方向(也就是如图10(b)所示的X方向)上的所述主动区和所述浅沟槽隔离。如图11(b)所示，所述主动区允许所述存取晶体管通过一种自对准技术(self-alignment technique)形成。这种用于在一个工艺步骤中制造所述存取晶体管的栅极结构和所述字线的自对准结构的织物状棋盘图案是本发明的另一主要技术特征。
在步骤130中，如图11(a)所示，保留光阻层1106以蚀刻掉衬垫氮化层206，但保留衬垫氧化层204，以及如图11(b)所示，通过蚀刻技术(例如反应式离子蚀刻(reactive ionetching process,RIE)工艺移除光阻层1106和衬垫氧化层204。因此，平面表面208(也就是OSS)曝露在如图11(b)所示的交叉点方形区(cross-point square area)，其中所述交叉点方形区对应所述主动区(位于图10(a)和图10(b)所示的交叉点方形)。另外，图11(a)和图11(b)是沿着图10(b)如所示的X方向的切割线的剖面图。
在步骤132中，如图12(a)所示，通过所述各向异性蚀刻技术(anisotropicetching technique)挖掘所述交叉点方形区所露出的OSS(也就是曝露的平面表面208)以形成凹槽1202，其中凹槽1202随后成为包含存取晶体管的栅极结构的区，并且可以向下延伸至OSS原始硅表面下方的一定距离(例如在OSS下方约6～8nm深度)。另外，利用所述各向异性蚀刻技术挖掘所述浅沟槽隔离(例如约5nm深度)以形成管道状凹槽(沿图8(b)所示的Y方向)以用于后续局部区的字线互连，其中所述管道状凹槽的深度(例如约5nm)比凹槽1202的深度(例如约6nm)还要浅。图12(a)是沿着图12(a)所示的X方向的剖面图。
在步骤134中，如图12(a)所示，沿着凹槽1202的边缘先形成氧化间隔层-1 1204，然后再形成氮化间隔层-1 1206。这里举个例子，氧化间隔层-1 1204的宽度和氮化间隔层-1 1206的宽度总和可约为2.5nm，其中因为氧化间隔层-1 1204和氮化间隔层-1 1206下方的硅将被用作稍后形成的所述存取晶体管的通道区，所以氧化间隔层-1 1204的宽度和氮化间隔层-1 1206的宽度总和是至关重要的。
在步骤136中，如图13(a)所示，以氮化间隔层-1 1206为光罩，使用所述各向异性刻蚀技术以笔直垂直的形状将凹槽1202中露出的硅移除以形成沟槽孔1302(例如沟槽孔1302的深度约为70nm)。另外，使用所述各向异性蚀刻技术挖掘所述浅沟槽隔离(例如约50nm深)以形成管道状凹槽(沿着图8(b)所示的Y方向)以用于后续局部区的字线互连。
在步骤138中，如图13(a)所示，沿着沟槽孔1302的边缘先形成氧化间隔层-21304，然后再形成氮化间隔层-2 1306。这里举个例子，氧化间隔层-2 1304的宽度和氮化物间隔物2 1306的宽度的总和可约为1.5nm。另外，图13(a)是沿着图13(a)所示的X方向的剖面图。
在步骤140中，如图14(a)所示，以氮化间隔层-2 1306为光罩，使用所述各向异性刻蚀技术进一步移除沟槽孔1302中露出的硅以形成一沟槽区，其中例如所述沟槽区的深度约为50nm。然后热生成围绕所述沟槽区的侧壁和底部的热氧化物1402。在本发明的一实施例中，如图14(a)所示，所述主动区中的沟槽区和位于围绕所述主动区的浅沟槽隔离区内的表面下位线(UGBL)相邻。
在步骤142中，如图14(a)所示，移除所述表面下位线(参见图9)的侧壁上的下边缘氮化间隔层-1以露出所述表面下位线的侧壁，此时氮化间隔层-21306也被移除。然后，如图14(a)所示，沉积原位掺杂n+多晶硅1404以填满所述沟槽区。在本发明的一实施例中，原位掺杂n+多晶硅1404将连接所述表面下位线的露出侧壁。另外，图14(a)是沿着图14(b)所示的X方向的剖面图。
在步骤144中，如图15(a)所示，利用所述各向同性蚀刻技术移除原位掺杂n+多晶硅1404和热氧化物1402以用于后续形成所述存取晶体管的漏极区。在步骤144中，因为间隔层(例如氧化间隔层-1 1204、氮化间隔层-1 1206或氧化间隔层-2 1304)的保护，所以连接到所述表面下位线露出的侧壁的原位掺杂n+多晶硅1404的部分将被保留并扮演一表面下位线连接器(underground bitline connector,UBC)的角色。
在步骤146中，如图15(a)所示，使用所述选择性外延生长技术来生长一n+原位掺杂多晶硅的薄层(例如约10nm)以在所述表面下位线连接器(UBC)的上方形成(N+)漏极区1502，其中因为所述表面下位线连接器也采用原位掺杂n+多晶硅，所以保证了(N+)漏极区1502与所述表面下位线连接器可良好地连接。
在本发明的另一实施例中，在步骤142中，如图14(a)所示，先移除所述表面下位线(参见图9)的侧壁上的所述下边缘氮化间隔层-1以露出所述表面下位线的侧壁。然后无需沉积原位掺杂n+多晶硅1404来填充所述沟槽区，而是仅利用蚀刻技术去除热氧化物1402以露出硅的侧壁和底面，其中露出的硅的侧壁和底面可作为所述选择性外延生长(SEG)技术的基底。此后，使用所述选择性外延生长技术来生长一n+原位掺杂多晶硅的薄层(例如约10nm)以形成(N+)漏极区1502，然后(N+)漏极区1502可直接连接所述表面下位线的露出的侧壁。由于(N+)漏极区1502自动连接至所述表面下位线的侧壁，所以无需在(N+)漏极区1502和所述表面下位线之间形成另一个连接插销。
在步骤148中，如图15(a)所示，然后在所述沟槽区中热生成氧化物插销1504。另外，图15(a)是沿着图15(b)所示的X方向的剖面图。
接下来是描述如何形成局部字线和所述存取晶体管的栅极结构。在步骤150中，如图16(a)所示，然后去除氧化间隔层-2 1304以使用于所述存取晶体管的通道区的硅区曝露出来。
在步骤152中，如图16(a)所示，在露出的硅区上热生成热氧化物1602，其中热氧化物1602可作为所述存取晶体管的介电层，且所述存取晶体管的介电层也可以是任何其他高介电常数(high-K)的复合栅极绝缘体。
在步骤154中，如图16(a)所示，然后先沉积氮化钛层1604，之后再沉积钨层1606以形成自动连接的所述栅极结构和所述局部字线。然后回蚀氮化钛层1604和钨层1606直到氮化钛层1604/钨层1606的顶面低于OSS(例如低于OSS约5nm)。另外，图16(a)是沿图16(b)所示的X方向的剖面图。
在步骤156中，如图17(a)所示，沉积氮化层1702(其中氮化层1702是用于保护氮化钛层1604/钨层1606不因被任何氧化物材料接触而劣化)，之后沉积氧化层1704。然后，使用蚀刻方法去除氧化层1704的部分以保留所述栅极结构和所述局部字线上方具有覆盖层的复合结构，其中所述覆盖层是由氧化层1704和氮化层1702组成。另外，图17(a)是沿着图17(a)所示的X方向的剖面图。
在步骤158中，如图18(a)所示，然后蚀刻氮化层1702和氧化层1704的部分以露出靠近OSS并位于OSS下方的硅侧壁1801。然后，使用所述选择性外延生长(SEG)技术通过露出的硅侧壁1801生长具有单晶硅的n型轻掺杂漏极(lightly doped drain,LDD)1802。另外，图18(a)是沿着图18(b)所示的X方向的剖面图。
在步骤160中，如图19(a)所示，首先沉积氧化层1902填充栅极结构上方的沟槽，然后利用所述化学机械研磨技术使氧化层1902的平坦表面和氮化层-2 1104的表面平齐。
在步骤162中，如图19(a)所示，然后使用快速热退火来建立用于n型轻掺杂漏极1802和(N+)漏极区1502的外扩散区。在本发明的一实施例中，n型轻掺杂漏极1802的外扩散区将与氮化钛层1604或钨层1606的顶面对齐，以及(N+)漏极区1502的外扩散区将与氮化钛层1604或钨层1606的底面对齐。
在步骤164中，如图19(a)所示，进一步蚀刻掉氧化层1902之间的氧化层-3 1102、氮化层-2 1102、衬垫氮化层206和衬垫氧化层204以形成凹槽1904并露出OSS。另外，图19(a)是沿着图19(b)所示的X方向的剖面图。
在步骤166中，如图20(a)所示，然后在凹槽1904的侧壁上形成氧化间隔层-3 2002和氮化间隔层-3 2004，其中氧化间隔层-3 2002和氮化间隔层-3 2004的厚度必须足够厚以覆盖n型轻掺杂漏极1802和(N+)漏极区1502的外扩散区。
在步骤168中，如图20(a)所示，在氧化间隔层-3 2002和氮化间隔层-3 2004的基础上，各向异性蚀刻凹槽1904内露出的硅以形成深沟槽2006。另外，图20(a)是沿着图20(b)所示的X方向的剖面图。
在步骤170中，如图21所示，然后利用所述选择性外延生长技术生长原位掺杂p型硅层2102(其中例如原位掺杂p型硅层2102可以是原位重掺杂p型单晶硅层)，其中原位掺杂p型硅层2102的掺杂类型与所述漏极区/源极区的掺杂类型不同。步骤170的目的是形成到所述存取晶体管的p型本体(p-type body)的额外p型连接(p-type connection)，其允许负基板电压(例如-0.3V左右)向所述存取晶体管的p型基板202提供偏压(这种做法已被所述位线上晶体管单元(transistor-over-bitline cell,TOB-cell)充分采用以避免所述存取晶体管的p-n接面(p-n junction)上出现任何噪声，其中所述p-n接面上出现的噪声会导致所述存储电容所储存的电荷被额外泄漏)。
在步骤172中，如图21所示，生长热氧化物2104(其中热氧化物2104不仅将原位掺杂p型硅层2102定义的沟槽完全填满且还有一些额外的溢流)，并使用所述各向同性蚀刻技术移除溢出的热氧化物2104，使得残余热氧化物2104的顶面和OSS平齐。然后移除氧化间隔层-3 2002、氮化间隔层-3 2004、氧化间隔层-1 1204和氮化间隔层-1 1206以使用于所述存取晶体管的源极区而保留的OSS全部曝露出来。
在步骤174中，如图22所示，然后使用所述选择性外延生长技术在露出的OSS上(也就是在所述存取晶体管的源极区上)生长垂直层2202，其中垂直层2202具有原位掺杂n+(例如磷)的选择性外延材料(selective epi material)。这里的关键技术特征是在所述存取晶体管的源极区上方(也在原位掺杂p型硅层2102上方)的这些外延生长柱(也就是垂直层2202)可以充当所述存储电容的储存节点/电极。另外，这些外延生长柱是自建的垂直结构，就像为了所述存储电容长了两条腿一样。
在步骤176中，如图22所示，然后可以在垂直层2202上方形成一层薄的高介电常数介电层2204作为储存节点绝缘体。然后形成导电层2206(例如具有硼掺杂剂的SixGe1-x)作为电容的共同电极。另外，图21和图22是沿图20(b)所示的X方向的剖面图。
综上所述，本发明揭露了位线上晶体管单元(也称为位线上晶体管动态随机存取存储器单元)。所述位线上晶体管单元包含所述存取晶体管和位于所述存取晶体管上方的电容，其中所述存取晶体管位于所述表面下位线之上。所述存取晶体管是具有两个独立垂直通道的垂直晶体管，其中所述两个独立垂直通道是用于增强电流连接。所述存取晶体管的(N+)漏极区是直接或间接地自动连接到所述表面下位线的侧壁，所述存储电容的储存节点(也就是说所述外延生长柱或所述垂直层)是自建在所述存取晶体管的源极区之上，且所述源极区包含两个独立的子区。因此，解决了在其几何和拓扑结构上布置所述字线、所述位线和所述存储电容以及与所述存取晶体管的栅极、源极区和漏极区的连接的复杂性，并且所述位线上晶体管单元可以缩小到4.5x2.5F(或5x2.5F)，其中最小特征尺寸F可扩展到约6nm的范围。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (25)

1.一种半导体装置结构，其特征在于包含：
一半导体基板，具有一原始表面；
一主动区，位于所述半导体基板内，其中所述主动区包含一晶体管，所述晶体管包含一栅极结构、一第一导电区以及一第二导电区，且所述栅极结构具有位于所述原始表面下方的一底面；
一浅沟槽隔离区，围绕所述主动区；及
一互连层，延伸超出所述晶体管并在所述栅极结构下方的一连接位置电耦接所述晶体管。
2.如权利要求1所述的半导体装置结构，其特征在于所述互连层设置在所述浅沟槽隔离区内且位于所述原始表面下方，且所述互连层与所述半导体基板隔离。
3.如权利要求1所述的半导体装置结构，其特征在于所述第二导电区包含分别位于所述栅极结构两边的两个子区，且所述第一导电区低于所述第二导电区。
4.如权利要求3所述的半导体装置结构，其特征在于所述晶体管另包含两个彼此分开的垂直通道区，且所述第一导电区通过所述两个垂直通道区电连接至所述第二导电区的两个子区。
5.如权利要求4所述的半导体装置结构，其特征在于另包含一高掺杂半导体区，其中所述高掺杂半导体区与所述两个垂直通道区之一相邻，所述高掺杂半导体区从所述原始表面向下延伸，以及所述高掺杂半导体区的掺杂类型与所述第一导电区的掺杂类型不同。
6.如权利要求1所述的半导体装置结构，其特征在于所述互连层在所述连接位置通过一连接接触耦合至所述晶体管的第一导电区，或所述互连层在所述连接位置直接耦合所述第一导电区，其中所述连接接触为一高掺杂半导体插销。
7.如权利要求1所述的半导体装置结构，其特征在于另包含一电容，其中所述电容电连接至所述第二导电区，且所述互连层是电连接至所述第一导电区的一位线。
8.如权利要求7所述的半导体装置结构，其特征在于另包含一字线，其中所述字线电连接至所述栅极结构，且所述字线穿过所述第二导电区。
9.如权利要求1所述的半导体装置结构，其特征在于另包含一电介质插销，其中所述电介质插销位于所述栅极结构和所述第一导电区之间。
10.一种半导体装置结构，其特征在于包含：
一半导体基板，具有一半导体表面；
一第一主动区、一第二主动区以及一浅沟槽隔离区，其中所述浅沟槽隔离区位于所述第一主动区和所述第二主动区之间；
一晶体管，在所述第一主动区的基础上形成，且包含一栅极结构、一第一导电区和一第二导电区；及
一互连层，位于所述浅沟槽隔离区之内且电耦合至所述晶体管的第一导电区，其中所述第一导电区位于所述晶体管的栅极结构之下。
11.如权利要求10所述的半导体装置结构，其特征在于所述互连层的一侧面邻接一连接接触的侧面，且所述连接接触直接连接所述晶体管的第一导电区。
12.如权利要求10所述的半导体装置结构，其特征在于所述互连层沿着所述浅沟槽隔离区延伸并且位于所述半导体表面下方。
13.如权利要求12所述的半导体装置结构，其特征在于所述浅沟槽隔离区包含一第一间隔层和一第二间隔层，所述第一间隔层与所述第一主动区接触，所述第二间隔层与所述第二主动区接触，且所述第一间隔层的材料不同于所述第二间隔层的材料。
14.如权利要求10所述的半导体装置结构，其特征在于所述互连层的一侧面邻接所述晶体管的第一导电区的侧面。
15.如权利要求10所述的半导体装置结构，其特征在于另包含一电容，其中所述电容电连接至所述第二导电区，且所述互连层是电连接至所述第一导电区的一位线。
16.如权利要求15所述的半导体装置结构，其特征在于另包含一字线，其中所述字线电连接至所述栅极结构，所述第二导电区包含位于所述栅极结构两侧的两个子区，并且所述字线穿过所述第二导电区的两个子区。
17.一种半导体装置结构，其特征在于包含：
一半导体基板，具有一半导体表面；
一主动区和一浅沟槽隔离区，其中所述浅沟槽隔离区围绕所述主动区；一晶体管，位于所述主动区之内，其中所述晶体管包含一栅极结构、一第一导电区和一第二导电区；及
一互连层，位于所述浅沟槽隔离区之内且电耦接所述晶体管的第一导电区，其中所述第二导电区位于所述第一导电区上方且包含分别位于所述栅极结构两边的两个子区。
18.如权利要求17所述的半导体装置结构，其特征在于所述晶体管另包含两个彼此分离的垂直通道区，且所述第一导电区通过所述两个垂直通道区电连接至所述第二导电区的两个子区。
19.如权利要求17所述的半导体装置结构，其特征在于另包含一电容，其中所述电容电连接至所述晶体管的第二导电区的两个子区中的每一个子区。
20.如权利要求19所述的半导体装置结构，其特征在于所述电容包含分别连接到所述第二导电区的两个子区的两个电极柱。
21.一种半导体装置结构，其特征在于包含：
一半导体本体基板，具有一原始表面；
一主动区，位于所述半导体本体基板内，其中所述主动区包含多个晶体管，每一晶体管包含一栅极结构、一第一导电区以及一第二导电区，
所述栅极结构具有位于所述原始表面下方的一底面，且所述第一导电区电耦接所述半导体本体基板；
一浅沟槽隔离区，围绕所述主动区；及
一互连层，延伸超出所述多个晶体管中的至少一晶体管并在所述至少一晶体管的栅极结构下方的一连接位置电耦接所述至少一晶体管。
22.如权利要求21所述的半导体装置结构，其特征在于所述互连层是一位线，以及所述位线延伸超出所述多个晶体管并分别在每一晶体管的栅极结构下方的连接位置处电耦合到所述多个晶体管中的每一晶体管。
23.如权利要求21所述的半导体装置结构，其特征在于所述互连层设置在所述浅沟槽隔离区内且位于所述原始表面下方并且与所述半导体本体基板隔离，以及所述至少一晶体管的第一导电区直接或间接连接到所述互连层的侧壁。
24.如权利要求21所述的半导体装置结构，其特征在于所述至少一个晶体管另包含两个彼此分开的垂直通道区，且所述至少一个晶体管的第一导电区通过所述两个垂直通道区电连接到所述至少一个晶体管的第二导电区的两个子区。
25.如权利要求24所述的半导体装置结构，其特征在于另包含一高掺杂半导体区，其中所述高掺杂半导体区与所述两个垂直通道区之一相邻，所述高掺杂半导体区从所述原始表面向下延伸，以及所述高掺杂半导体区的掺杂类型不同来自所述第一导电区的掺杂类型。
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