CN117954500B - 一种抑制动态雪崩的平面栅碳化硅mosfet的制造方法 - Google Patents
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- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 title claims abstract description 48
- 229910010271 silicon carbide Inorganic materials 0.000 title claims abstract description 48
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 18
- 230000002401 inhibitory effect Effects 0.000 title abstract description 7
- 239000002184 metal Substances 0.000 claims abstract description 53
- 230000004888 barrier function Effects 0.000 claims abstract description 52
- 238000000151 deposition Methods 0.000 claims abstract description 25
- 238000005530 etching Methods 0.000 claims abstract description 23
- 239000000758 substrate Substances 0.000 claims abstract description 20
- 238000002407 reforming Methods 0.000 claims abstract description 16
- 238000005468 ion implantation Methods 0.000 claims abstract description 14
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 6
- 235000012239 silicon dioxide Nutrition 0.000 claims description 3
- 239000000377 silicon dioxide Substances 0.000 claims description 3
- 238000000034 method Methods 0.000 description 11
- 230000000694 effects Effects 0.000 description 4
- 230000002829 reductive effect Effects 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 238000002513 implantation Methods 0.000 description 3
- 239000000969 carrier Substances 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000002427 irreversible effect Effects 0.000 description 1
- 230000000670 limiting effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
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- H01L29/0626—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a localised breakdown region, e.g. built-in avalanching region
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- H—ELECTRICITY
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
- H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
- H01L29/7806—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a Schottky barrier diode
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- Manufacturing & Machinery (AREA)
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Abstract
本发明提供了一种抑制动态雪崩的平面栅碳化硅MOSFET的制造方法，在碳化硅衬底一侧面淀积金属形成漏极金属层，之后在碳化硅衬底的另一侧面上淀积生长形成漂移层；在漂移层上通过离子注入方式，分别形成第一阱层和第二阱层，所述漂移层上形成一突起部，该突起部为倒凸字形，阱区包括第一阱层以及第二阱层；通过离子注入，形成源区；通过淀积金属，形成第一源极金属区和第二源极金属区，源极金属层包括第一源极金属区以及第二源极金属区；去除原阻挡层，重新形成阻挡层，刻蚀形成通孔，淀积形成栅介质层；重新形成阻挡层，对阻挡层刻蚀形成通孔，对通孔淀积金属，形成栅极金属层，去除阻挡层，完成制造，提高抑制动态雪崩能力。
Description
技术领域
本发明涉及一种抑制动态雪崩的平面栅碳化硅MOSFET的制造方法。
背景技术
SiC VDMOS作为SiC功率器件中的代表性器件，在电动汽车、航空航天、电力转换等领域有广泛的应用。半导体雪崩效应是指在一个强电场中，半导体中的载流子的速度会加快，导致碰撞电离的速率增加，从而产生更多的电子空穴对。半导体动态雪崩效应对器件内部漂移区造成的损伤是可逆的，具备可恢复性，但是当雪崩产生的载流子进入到器件的栅介质中时，对栅介质造成的损伤是不可逆的，容易造成器件的性能退化和永久失效，在这样的背景下，抑制动态雪崩，保护雪崩效应引起的栅介质损坏成为提高器件可靠性的关键手段。并且，在航空航天的极端环境下，会使得半导体更加容易发生雪崩效应，因此可靠性成为了制约碳化硅器件应用的关键技术，亟需提供一种稳定的碳化硅器件。
发明内容
本发明要解决的技术问题，在于提供一种抑制动态雪崩的平面栅碳化硅MOSFET的制造方法，提高抑制动态雪崩能力。
本发明是这样实现的：一种抑制动态雪崩的平面栅碳化硅MOSFET的制造方法，包括如下步骤：
步骤1、在碳化硅衬底一侧面淀积金属形成漏极金属层，之后在碳化硅衬底的另一侧面上淀积生长形成漂移层；
步骤2、在漂移层上方淀积阻挡层，对阻挡层刻蚀形成通孔，对通孔进行对漂移层进行离子注入，形成第一阱层；
步骤3、去除原阻挡层，重新形成阻挡层，刻蚀形成通孔，对通孔对漂移层进行离子注入，形成第二阱层，所述漂移层上形成一突起部，该突起部为倒凸字形，阱区包括第一阱层以及第二阱层；
步骤4、去除原阻挡层，重新形成阻挡层，刻蚀形成通孔，对通孔对漂移层进行离子注入，形成源区；
步骤5、去除原阻挡层，重新形成阻挡层，刻蚀阻挡层以及漂移层，淀积金属，形成第一源极金属区；
步骤6、去除原阻挡层，重新形成阻挡层，刻蚀形成通孔，淀积金属，形成第二源极金属区，源极金属层包括第一源极金属区以及第二源极金属区；
步骤7、去除原阻挡层，重新形成阻挡层，刻蚀形成通孔，淀积形成栅介质层；
步骤8、重新形成阻挡层，对阻挡层刻蚀形成通孔，对通孔淀积金属，形成栅极金属层，去除阻挡层，完成制造。
进一步地，所述突起部的长边长度与短边长度比例为3:2。
进一步地，所述长边的长度为1至2微米。
进一步地，所述碳化硅衬底、源区和漂移层为N型，所述阱区为P型。
进一步地，碳化硅衬底的掺杂浓度为2e18cm-3，漂移层的掺杂浓度为3e16 cm-3，阱区的掺杂浓度为6e16 cm-3，源区的掺杂浓度为5e19cm-3。
进一步地，所述栅介质层为二氧化硅或者高k介质。
本发明的优点在于：
一、漂移层的突起部为倒凸字形，该突起部作为动态雪崩抑制结构，该结构在漏极电压波动导致动态雪崩时通过抑制结构将部分雪崩电流抑制在栅介质层外，不对栅介质层造成损害，提高抑制动态雪崩能力；
二、通过源极金属层与漂移层连接构建肖特基二极管，能降低寄生体二极管的导通压降，降低体二极管的续流损耗。
附图说明
下面参照附图结合实施例对本发明作进一步的说明。
图1为本发明一种抑制动态雪崩的平面栅碳化硅MOSFET的制造方法的流程图。
图2为本发明一种抑制动态雪崩的平面栅碳化硅MOSFET的工序剖视图一。
图3为本发明一种抑制动态雪崩的平面栅碳化硅MOSFET的工序剖视图二。
图4为本发明一种抑制动态雪崩的平面栅碳化硅MOSFET的工序剖视图三。
图5为本发明一种抑制动态雪崩的平面栅碳化硅MOSFET的工序剖视图四。
图6为本发明一种抑制动态雪崩的平面栅碳化硅MOSFET的工序剖视图五。
图7为本发明一种抑制动态雪崩的平面栅碳化硅MOSFET的工序剖视图六。
图8为本发明一种抑制动态雪崩的平面栅碳化硅MOSFET的工序剖视图七。
图9为本发明一种抑制动态雪崩的平面栅碳化硅MOSFET的工序剖视图八。
图10为本发明一种抑制动态雪崩的平面栅碳化硅MOSFET的工序剖视图九。
图11为本发明一种抑制动态雪崩的平面栅碳化硅MOSFET的原理图。
具体实施方式
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使本申请的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...接触”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层、掺杂类型和/或部分，这些元件、部件、区、层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂类型或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层、掺杂类型或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可以用于描述图中所述的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所述的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。
在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应当理解的是，术语“包括/包含”或“具有”等指定所陈述的特征、整体、步骤、操作、组件、部分或它们的组合的存在，但是不排除存在或添加一个或更多个其他特征、整体、步骤、操作、组件、部分或它们的组合的可能性。同时，在本说明书中，术语“和/或”包括相关所列项目的任何及所有组合。
如图1至11所示，本申请实施例通过提供一种抑制动态雪崩的平面栅碳化硅MOSFET的制造方法，包括如下步骤：
步骤1、在碳化硅衬底1一侧面淀积金属形成漏极金属层8，之后在碳化硅衬底1的另一侧面上淀积生长形成漂移层2；
步骤2、在漂移层2上方淀积阻挡层a，对阻挡层a刻蚀形成通孔，对通孔进行对漂移层2进行离子注入，形成第一阱层31，离子注入能量为100-500kev，注入深度为300nm-1500nm；
步骤3、去除原阻挡层a，重新形成阻挡层a，刻蚀形成通孔，对通孔对漂移层2进行离子注入，形成第二阱层32，离子注入能量为10-100kev，注入深度为10nm-300nm，所述漂移层2上形成一突起部21，该突起部21为倒凸字形，阱区3包括第一阱层31以及第二阱层32；
步骤4、去除原阻挡层a，重新形成阻挡层a，刻蚀形成通孔，对通孔对漂移层2进行离子注入，形成源区4，离子注入能量为10-100kev，注入深度为10nm-300nm；
步骤5、去除原阻挡层a，重新形成阻挡层a，刻蚀形成通孔，淀积金属，形成第一源极金属区61；
步骤6、去除原阻挡层a，重新形成阻挡层a，刻蚀形成通孔，淀积金属，形成第二源极金属区62，源极金属层6包括第一源极金属区61以及第二源极金属区62；
步骤7、去除原阻挡层a，重新形成阻挡层a，刻蚀形成通孔，淀积形成栅介质层5，所述栅介质层5为二氧化硅或者高k介质；
步骤8、重新形成阻挡层a，对阻挡层a刻蚀形成通孔，对通孔淀积金属，形成栅极金属层7，去除阻挡层a，完成制造。
所述碳化硅衬底1、源区4和漂移层2为N型，所述阱3区为P型，碳化硅衬底1的掺杂浓度为2e18cm-3，漂移层2的掺杂浓度为3e16 cm-3，阱区3的掺杂浓度为6e16 cm-3，源区4的掺杂浓度为5e19cm-3；碳化硅衬底1的高掺杂浓度是为了实现碳化硅衬底1和漏极金属层8的欧姆接触，降低漏极金属层8的接触电阻。
突起部21构成了动态雪崩抑制结构，在漏极电压波动导致动态雪崩时可以将n型漂移层2的雪崩载流子进行部分阻挡吸收，降低雪崩击穿对器件栅极的损伤，提高器件的动态雪崩抑制能力；所述突起部21的长边L1长度与短边L2长度比例为3:2，通过该比例的设置使得抑制雪崩能力和器件导通电阻的效果最好，短边越短抑制动态雪崩的能力越强，器件大导通电阻越大，反之亦然。
源极金属层6和n型漂移层2的直接接触，构建了肖特基二极管，肖特基二极管的导通压降要小于寄生pn结的导通压降，从而在器件体二极管续流时能有效降低器件的损耗，提高电源系统效率。
如图11所示，上述制造方法得到的碳化硅MOSFET，包括：
碳化硅衬底1，
漂移层2，所述漂移层2下侧面连接至所述碳化硅衬底1上侧面，所述漂移层2上设有突起部21，该突起部21为倒凸字形，所述突起部21的长边L1长度与短边L2长度比例为3:2；所述L1的长度为1至2微米；
阱区3，所述阱区3连接至所述漂移层2；
源区4，所述源区4连接至所述阱区3；
栅介质层5，所述栅介质层5分别连接所述漂移层2的突起部21以及阱区3；
源极金属层6，所述源极金属层6分别连接所述源区4以及漂移层2；
栅极金属层7，所述栅极金属层7连接至所述栅介质层5；
以及，漏极金属层8，所述漏极金属层8连接至所述碳化硅衬底1；
所述碳化硅衬底1、源区4和漂移层2为N型，所述阱区3为P型。
虽然以上描述了本发明的具体实施方式，但是熟悉本技术领域的技术人员应当理解，我们所描述的具体的实施例只是说明性的，而不是用于对本发明的范围的限定，熟悉本领域的技术人员在依照本发明的精神所作的等效的修饰以及变化，都应当涵盖在本发明的权利要求所保护的范围内。
Claims (5)
1.一种抑制动态雪崩的平面栅碳化硅MOSFET的制造方法，其特征在于，包括如下步骤：
步骤1、在碳化硅衬底一侧面淀积金属形成漏极金属层，之后在碳化硅衬底的另一侧面上淀积生长形成漂移层；
步骤2、在漂移层上方淀积阻挡层，对阻挡层刻蚀形成通孔，对通孔进行对漂移层进行离子注入，形成第一阱层；
步骤3、去除原阻挡层，重新形成阻挡层，刻蚀形成通孔，对通孔对漂移层进行离子注入，形成第二阱层，所述漂移层上形成一突起部，该突起部为倒凸字形，阱区包括第一阱层以及第二阱层，所述突起部的长边长度与短边长度比例为3:2；
步骤4、去除原阻挡层，重新形成阻挡层，刻蚀形成通孔，对通孔对漂移层进行离子注入，形成源区；
步骤5、去除原阻挡层，重新形成阻挡层，刻蚀阻挡层以及漂移层，淀积金属，形成第一源极金属区；
步骤6、去除原阻挡层，重新形成阻挡层，刻蚀形成通孔，淀积金属，形成第二源极金属区，源极金属层包括第一源极金属区以及第二源极金属区；
步骤7、去除原阻挡层，重新形成阻挡层，刻蚀形成通孔，淀积形成栅介质层；
步骤8、重新形成阻挡层，对阻挡层刻蚀形成通孔，对通孔淀积金属，形成栅极金属层，去除阻挡层，完成制造。
2.如权利要求1所述的一种抑制动态雪崩的平面栅碳化硅MOSFET的制造方法，其特征在于，所述长边的长度为1至2微米。
3.如权利要求1所述的一种抑制动态雪崩的平面栅碳化硅MOSFET的制造方法，其特征在于，所述碳化硅衬底、源区和漂移层为N型，所述阱区为P型。
4.如权利要求1所述的一种抑制动态雪崩的平面栅碳化硅MOSFET的制造方法，其特征在于，碳化硅衬底的掺杂浓度为2e18cm-3，漂移层的掺杂浓度为3e16 cm-3，阱区的掺杂浓度为6e16 cm-3，源区的掺杂浓度为5e19cm-3。
5.如权利要求1所述的一种抑制动态雪崩的平面栅碳化硅MOSFET的制造方法，其特征在于，所述栅介质层为二氧化硅或者高k介质。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202410342303.5A CN117954500B (zh) | 2024-03-25 | 2024-03-25 | 一种抑制动态雪崩的平面栅碳化硅mosfet的制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202410342303.5A CN117954500B (zh) | 2024-03-25 | 2024-03-25 | 一种抑制动态雪崩的平面栅碳化硅mosfet的制造方法 |
Publications (2)
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|---|---|
| CN117954500A CN117954500A (zh) | 2024-04-30 |
| CN117954500B true CN117954500B (zh) | 2024-06-07 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202410342303.5A Active CN117954500B (zh) | 2024-03-25 | 2024-03-25 | 一种抑制动态雪崩的平面栅碳化硅mosfet的制造方法 |
Country Status (1)
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|---|---|
| CN (1) | CN117954500B (zh) |
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| CN115832057A (zh) * | 2022-12-15 | 2023-03-21 | 南京芯干线科技有限公司 | 一种碳化硅mosfet器件以及制备方法 |
| CN117594657A (zh) * | 2023-11-16 | 2024-02-23 | 深圳辰达半导体有限公司 | 一种高可靠性车规级SiC MOSFET器件及制备方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10608102B2 (en) * | 2017-09-29 | 2020-03-31 | Electronics And Telecommunications Research Institute | Semiconductor device having a drain electrode contacting an epi material inside a through-hole and method of manufacturing the same |
-
2024
- 2024-03-25 CN CN202410342303.5A patent/CN117954500B/zh active Active
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN218274607U (zh) * | 2022-08-22 | 2023-01-10 | 泰科天润半导体科技（北京）有限公司 | 一种降低栅电荷的碳化硅mosfet |
| CN115332317A (zh) * | 2022-10-13 | 2022-11-11 | 深圳平创半导体有限公司 | 集成sbd的碳化硅平面mosfet及其制造方法 |
| CN115832057A (zh) * | 2022-12-15 | 2023-03-21 | 南京芯干线科技有限公司 | 一种碳化硅mosfet器件以及制备方法 |
| CN115831758A (zh) * | 2023-02-13 | 2023-03-21 | 泰科天润半导体科技（北京）有限公司 | 一种集成肖特基的碳化硅umosfet的制造方法 |
| CN117594657A (zh) * | 2023-11-16 | 2024-02-23 | 深圳辰达半导体有限公司 | 一种高可靠性车规级SiC MOSFET器件及制备方法 |
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| Publication number | Publication date |
|---|---|
| CN117954500A (zh) | 2024-04-30 |
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