CN117939953A - 显示基板和显示装置 - Google Patents

Abstract

本公开提供一种显示基板和显示装置。显示基板包括衬底基板，以及设置在衬底基板上的多个呈阵列排布的像素单元，像素单元包括像素驱动电路；其中，显示基板还包括设置在衬底基板上的第一导电层；第一导电层包括多条第一栅线，一条第一栅线被配置为为一行像素驱动电路提供第一栅极驱动信号；第一导电层还包括多条第一辅助走线和多条第二辅助走线，且一条第一辅助走线和一条第二辅助走线贯穿一行像素单元；任一第一栅线和与之最近的第一辅助走线和第二辅助走线之间的距离不相等。

Description

显示基板和显示装置

技术领域

本公开属于显示技术领域，具体涉及一种显示基板和显示装置。

背景技术

莫尔纹作为显示视效的评估指标之一，广泛的存在于面板显示行业中，莫尔纹是一种具有相对关系的图层在一定空间位置上进行叠加产生新的可见图像，它不存在任何一个基本图层，并且随空间位置变化而变化，称为一种莫尔现象，叠加的图层之间的相互作用导致叠加后的图像会出现明暗相间的区域，由此产生。

随着客户端对于产品品质把控追求越来越严苛，对于阳光下息屏状况下的目视效果也有相应需求；息屏状态下照射屏幕背板，由于金属走线间的相互叠加后会产生不可控的干涉条纹，影响目视效果。为了满足产品息屏显示效果，急需对金属走线的排列进行不同的设计，降低莫尔纹视效对人眼的影响。

发明内容

本发明旨在至少解决现有技术中存在的技术问题之一，提供一种显示基板和显示装置。

第一方面，本公开提供了一种显示基板，包括衬底基板，以及设置在所述衬底基板上的多个呈阵列排布的像素单元，所述像素单元包括像素驱动电路；其中，所述显示基板还包括设置在所述衬底基板上的第一导电层；

所述第一导电层包括多条第一栅线，一条所述第一栅线被配置为为一行所述像素驱动电路提供第一栅极驱动信号；

所述第一导电层还包括多条第一辅助走线和多条第二辅助走线，且一条所述第一辅助走线和一条所述第二辅助走线贯穿一行所述像素单元；

任意所述第一栅线和与之最近的所述第一辅助走线和所述第二辅助走线之间的距离不相等。

在一些实施例中，所述显示基板划分为多个呈阵列排布的重复单元，每个所述重复单元包括沿行方向相邻设置的两个所述像素单元；

贯穿一行所述重复单元的所述第一辅助走线和所述第二辅助走线设置在与该重复单元对应的所述第一栅线的同一侧；

所述重复单元的尺寸为p*p；所述第一栅线和所述第一辅助走线之间的距离为1/2*p；所述第一栅线和所述第二辅助走线之间的距离为7/10*p。

在一些实施例中，p的取值为45～55μm。

在一些实施例中，所述第一栅线包括第一凸出部，所述第一辅助走线包括第二凸出部，所述第二辅助走线包括第三凸出部；

所述第一凸出部、所述第二凸出部和所述第三凸出部在列方向上并排设置。

在一些实施例中，所述第一栅线包括第一凸出部，所述第一辅助走线包括第二凸出部，所述第二辅助走线包括第三凸出部；

所述第二凸出部和所述第三凸出部中的一者与所述第一凸出部位于同一列，另一者与所述第一凸出部在行方向上的距离为1/2*p。

在一些实施例中，所述像素驱动电路包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管和存储电容；所述第一栅线为所述第四晶体管提供所述第一栅极驱动信号；所述第一导电层还包括所述存储电容的第一极板；

所述显示基板还包括：

第一半导体层，设置在所述衬底基板和所述第一导电层之间；所述第一半导体层包括所述第三晶体管的有源层、所述第四晶体管的有源层、所述第五晶体管的有源层、所述第六晶体管的有源层、所述第七晶体管的有源层和所述第八晶体管的有源层；

第二导电层，设置在所述第一导电层背离所述衬底基板一侧；所述第二导电层包括所述第三晶体管的第一极和第二极、所述第四晶体管的第一极和第二极、所述第五晶体管的第一极和第二极、所述第六晶体管的第一极和第二极、所述第七晶体管的第一极和第二极、所述第八晶体管的第一极和第二极以及所述存储电容的第二极板；

第二半导体层，设置在所述第二导电层背离所述衬底基板的一侧；所述第二半导体层包括所述第一晶体管的有源层和所述第二晶体管的有源层；

第三导电层，设置在所述第二半导体层背离所述衬底基板的一侧；所述第三导电层包括所述第一晶体管的第一极和第二极，以及所述第二晶体管的第一极和第二极。

在一些实施例中，所述显示基板划分为显示区和围绕所述显示区的非显示区；所述发光器件设置在所述显示区内；

所述显示基板还包括设置在所述第三导电层背离所述衬底基板一侧的层间绝缘层；所述层间绝缘层包括设置在所述非显示区的黑矩阵。

在一些实施例中，所述黑矩阵在所述衬底基板上的正投影包括圆形。

在一些实施例中，所述黑矩阵的厚度为0.5～1.5μm，相邻所述黑色矩阵的距离为45～55μm。

在一些实施例中，所述层间绝缘层还包括设置在所述显示区的光折射单元。

在一些实施例中，所述第一晶体管和所述第二晶体管均为氧化物晶体管，所述第三晶体管、所述第四晶体管、所述第五晶体管、所述第六晶体管、所述第七晶体管和所述第八晶体管均为低温多晶硅晶体管。

第二方面，本公开提供了一种显示装置，包括上述的显示基板。

附图说明

图1为现有的显示基板的第一半导体层和第一导电层的叠加示意图；

图2为本发明的一种显示基板的第一半导体层和第一导电层的叠加示意图；

图3为改善前后的仿真结果图；

图4为图2中的一种第一导电层的结构示意图；

图5为图2的又一种第一导电层的结构示意图；

图6为本公开的像素驱动电路的结构示意图；

图7为图2中的一种第一半导体层的结构示意图；

图8为本公开的显示基板的结构示意图。

具体实施方式

为使本领域技术人员更好地理解本发明的技术方案，下面结合附图和具体实施方式对本发明作进一步详细描述。

除非另作定义，本申请所涉及的技术术语或者科学术语应当为本申请所属技术领域内具有一般技能的人士所理解的通常意义。本申请所涉及的“一”、“一个”、“一种”、“该”等类似词语并不表示数量限制，可表示单数或复数。本申请所涉及的术语“包括”、“包含”、“具有”以及它们任何变形，意图在于覆盖不排他的包含；例如包含了一系列步骤或模块(单元)的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可以还包括没有列出的步骤或单元，或可以还包括对于这些过程、方法、产品或设备固有的其它步骤或单元。本申请所涉及的“连接”、“相连”、“耦接”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电气的连接，不管是直接的还是间接的。本申请所涉及的“多个”是指两个或两个以上。“和/或”描述关联对象的关联关系，表示可以存在三种关系，例如，“A和/或B”可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。字符“/”一般表示前后关联对象是一种“或”的关系。本申请所涉及的术语“第一”、“第二”、“第三”等仅仅是区别类似的对象，不代表针对对象的特定排序。。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。

相关技术中，显示基板上具有呈阵列排布的像素单元，每个像素单元包括像素驱动电路和至少一个发光器件，像素驱动电路中包括多个晶体管和存储电容，显示基板上还包括用于驱动像素驱动电路的栅线、数据线、时钟信号线、电源信号线等多种信号线。通常情况下，部分晶体管的有源层(沟道区)和掺杂区(源漏掺杂区)制作在一层半导体层上，源漏极制作在一层导电层上，另一部分晶体管的有源层制作在另一层半导体层上，源漏极制作在另一层导电层上。需要说明的是，这里的“部分晶体管”和“另一部分晶体管”的区分标准在于晶体管的种类不同，例如氧化物晶体管和低温多晶硅晶体管。低温多晶硅晶体管的迁移率更大，具有更好的开关速度，但氧化物晶体管的漏电流更小，功耗更小，电路中可以根据晶体管的具体作用选择不同种类的晶体管。例如，在本公开的像素驱动电路中，参照图6，为了防止漏电，第一晶体管(用于复位)和第二晶体管(用于阈值补偿)均采用氧化物晶体管，这样在屏幕显示不刷新时，也不会因为漏电问题导致发光器件OLED的发光亮度降低，影响显示效果。

可以理解的是，在一个像素驱动电路中，可以将多个种类相同的晶体管的有源层(沟道区)和掺杂区(源漏掺杂区)一体化设置，例如，继续参照图6，可以将第三至第八晶体管的有源层和掺杂区一体化设置。不同种类的晶体管可以分层设置，例如，可以先采用沉积的工艺制备多晶硅晶体管(即第三至第八晶体管)，之后采用溅射的工艺制备氧化物晶体管(第一晶体管和第二晶体管)。进一步的，与各晶体管的源漏极相连接的各信号线(例如，时钟信号线、电源信号线)与对应的晶体管的源漏极可以同层设置，例如，连接第五晶体管的第一极(可以是源极，也可以是漏极，源漏极同层设置)的传输第一电平信号ELVDD的信号线与第五晶体管的第一极可以设置在同一层。特别的，为像素驱动电路提供栅极驱动信号的栅线与晶体管的栅极分层设置。

上述显示基板中像素单元是呈阵列排布的，设定按行方向分布的相邻的两个像素单元构成一个重复单元，参照图1，图1示例性的画出了四个重复单元，其中，每个重复单元仅示例性的画出两层(颜色较深的为上层，颜色较浅的为下层)，其中，上层包括第一栅线Gate1和存储电容Cst的第一极板，下层包括像素驱动电路中的第三至第八晶体管的有源层。应当理解的是，“上层”和“下层”中应当还包括别的部件的图案，例如电源信号线图案等。“上层”和“下层”之间也可以包括别的图案，例如第三至第八晶体管的栅极图案。本公开中的显示基板的具体结构仅针对下层中第三至第八晶体管的有源层图案与上层中第一栅线Gate1图案、存储电容Cst的第一极板图案之间周期性排布产生莫尔纹的问题。

继续参照图1，每个重复单元包括轴对称排布的两个像素单元，像素单元包括像素驱动电路。连接各行像素单元的栅线按列方向排布，这样重复单元按行方向和列方向以相同的周期排布就会产生莫尔纹，例如，图1中的重复单元在行方向和列方向上的周期均是p。具体的，莫尔纹包括横纹和纵向车轮纹，横纹对人眼的观感效果影响小，纵向车轮纹对人眼的影响较大。

针对上述问题，本公开提供了一种显示基板，其包括衬底基板和设置在衬底基板上的多个呈阵列排布的像素单元，,像素单元包括像素驱动电路和发光器件。显示基板还包括设置在衬底基板上的第一导电层，第一导电层包括多条第一栅线Gate1，一条栅线用于驱动一行像素驱动电路。其中，第一导电层还包括多条第一辅助走线1和多条第二辅助走线2，参照图2，第一辅助走线1和第二辅助走线2均与第一栅线Gate1一一对应设置，一条第一辅助走线1和一条第二辅助走线2贯穿一行像素单元。特别的，任一第一栅线Gate1和与之最近的第一辅助走线1和第二辅助走线2的距离不相等。也就是说，对于每一行像素单元，具有与其对应的一条第一栅线Gate1、一条第一辅助走线1和一条第二辅助走线2，第一栅线Gate1为该行像素单元的像素驱动电路提供第一栅极驱动信号，第一辅助走线1和第二辅助走线2用于消除显示基板的莫尔纹，减少光学串扰现象，降低相近重复单元互相干涉的影响，在实际的像素驱动电路中并没有实际意义。

在一些示例中，贯穿一行重复单元的第一辅助走线1和第二辅助走线2设置在该重复单元对应的第一栅线Gate1的同一侧。当然，第一辅助走线1走线和第二辅助走线2也可以分布在第一栅线Gate1的两侧，为了合理利用空间，增加布线的整洁度，因此优选的将第一辅助走线1和第二辅助走线2设置在第一栅线Gate1的同一侧。参照图2，第一辅助走线1和第二辅助走线2设置在第一栅线Gate1的下侧。其中，重复单元的尺寸为p*p，第一栅线Gate1和第一辅助走线1之间的距离为c为1/2*p，第一栅线Gate1和第二辅助走线2之间的距离a为7/10*p，不难计算出，第一辅助走线1和第二辅助走线2之间的距离b＝a-c＝1/5*p。其中，p的取值可以为45～55μm。优选的，设置p的值为49.8μm。另外，发明人还对上述显示基板进行了仿真。具体的，仿真过程包括：采用射线追踪法模拟显示基板中各层的光线传播情况，同时基于傅里叶理论的频谱分析叠加得到最适合的莫尔纹图案，之后对莫尔纹图案进行视效定量对比，采用人眼对比敏感函数(CSF)对莫尔纹图像进行分析。其中，计算CSF函数数值公式如下：

其中，f_x和f_y分别使图像x轴和y轴的角空间频率(ad/mm)，d是观看者距离(mm)。仿真结果如图3所示。从图3中可以看出，增加第一辅助走线和第二辅助走线后，上述显示基板相较于现有显示基板，可以减弱相近周期干涉的影响，完全消除纵向车轮纹，只残余一些横向车轮纹，而横向车轮纹并不会影响观感，从而可以改善显示面板的显示效果。另外，增加辅助走线前的CSF参数为0.085164，改善后的CSF参数为0.051389，有明显下降。

示例性的，本公开的显示基板中，第一栅线Gate1包括第一凸出部G01，第一辅助走线1包括第二凸出部101，第二辅助走线2包括第三凸出部103。参照图4，第一凸出部G01、第二凸出部101和第三凸出部103可以设置在同一列，为了降低工艺复杂度，可以采用相同的掩膜制备第一栅线Gate1、第一辅助走线1和第二辅助走线，此时，三者的形状完全相同。当然，为了改善显示效果，可以设计不同形状的第一凸出部G01、第二凸出部101和第三凸出部103。

又示例性的，第二凸出部101和第三凸出部103中的一者与第一凸出部G01在同一列，另一者不在同一列，且与第一凸出部G01在行方向上的距离相差d。参照图5，第二凸出部101与第一凸出部G01在同一列，第三凸出部103与第一凸出部G01在行方向上距离为d，d的取值为1/2*p。这样设置可以进一步降低干涉影响。

在一些示例中，本公开还提供了显示基板上的像素驱动电路的结构示意图，参照图6，像素驱动电路具体包括数据写入子电路501、第一发光控制子电路502、第二发光控制子电路503、阈值补偿子电路504、驱动子电路505、第一复位子电路506、第二复位子电路507和第三复位子电路508。

具体的，数据写入子电路501，被配置为在第一栅极驱动信号Gate1的控制下，将数据信号写入第一节点N1。第一发光控制子电路502，被配置为在发光控制信号EM的控制下，将第一电平信号ELVDD写入第一节点N1。第二发光控制子电路503，被配置为在发光控制信号EM的控制下，将第二节点N2的电压传输至发光器件的阳极。阈值补偿子电路504，被配置为在第二栅极驱动信号Gate2的控制下，将第二节点N2的电压传输至第三节点N3。驱动子电路505，被配置为在第三节点N3电压的控制下，将第一节点N1的电压传输至第二节点N2。第一复位子电路506，被配置为在第一复位信号Reset1的控制下，对第二节点N2进行复位。第二复位子电路507，被配置为在第二复位信号Reset2的控制下，对发光器件的阳极的电压进行复位。第三复位子电路508，被配置为在第二复位信号Reset2的控制下，对第一节点N1进行复位。

在此需要说明的是，第一节点N1为数据写入子电路501、第一发光控制子电路502、驱动子电路505和第三复位子电路508的连接节点。第二节点N2为驱动子电路505、阈值补偿子电路504、第二发光控制子电路503和第一复位子电路506的连接节点。第二发光控制子电路503包括第六晶体管T6。第三节点N3为阈值补偿子电路504和驱动子电路505的连接节点。

在一些示例中，数据写入子电路501包括第四晶体管T4。第四晶体管T4的栅极连接第一栅极驱动信号Gate1端，源极连接第一节点N1，漏极连接数据信号端。第四晶体管T4被配置为在第一栅极驱动信号Gate1的控制下，将数据信号传输至第一节点N1。

在一些示例中，第一发光控制子电路502包括第五晶体管T5。第五晶体管T5的栅极连接发光控制信号EM端，源极连接第一电平信号ELVDD端，漏极连接第一节点N1。第五晶体管T5被配置为在发光控制信号EM的的控制下，将第一电平信号ELVDD传输至第一节点N1。

在一些示例中，第二发光控制子电路503包括第六晶体管T6。第六晶体管T6的栅极连接发光控制信号EM端，源极连接第二节点N2，漏极连接发光器件的阳极。第六晶体管T6被配置为在发光控制信号EM的控制下，将第二节点N2的电压传输至发光器件的阳极，驱动发光器件发光。

在一些示例中，阈值补偿子电路504包括第二晶体管T2，第二晶体管T2的控制极连接第二栅极驱动信号Gate2端，源极连接第三节点N3，漏极连接第二节点N2。第二晶体管T2被配置为在第二栅极驱动信号Gate2的控制下，将第二节点N2的电压补偿至第三节点N3。

在一些示例中，驱动子电路505包括第三晶体管T3，第三晶体管T3的栅极连接第三节点N3，源极连接第一节点N1，漏极连接第二节点N2。第三晶体管T3被配置为在第三节点N3电压的控制下，将第一节点N1的电压传输至第二节点N2。

在一些示例中，第一复位子电路506包括第一晶体管T1，第一晶体管T1的栅极连接第一复位信号Reset1端，源极连接第二节点N2，漏极连接第一初始化信号端。第一晶体管T1被配置为在第一复位信号Reset1的控制下，对第二节点N2的电压进行复位。

在一些示例中，第二复位子电路507包括第七晶体管T7，第七晶体管T7的栅极连接第二复位信号Reset2端，源极连接发光器件的阳极，漏极连接第二初始化信号端。第七晶体管T7被配置为在第二复位信号Reset2的控制下，对发光器件的阳极处的电压进行复位。

在一些示例中，第三复位子电路508包括第八晶体管T8，第八晶体管T8的栅极连接第二复位信号Reset2端，源极连接第三初始化信号端，漏极连接第一节点N1。第八晶体管T8被配置为在第二复位信号Reset2的控制下，对第一节点N1的电压进行复位。

下面结合一个具体实施例对上述像素驱动电路进行说明。

如图6所示，像素驱动电路包括数据写入子电路501、第一发光控制子电路502、第二发光控制子电路503、阈值补偿子电路504、驱动子电路505、第一复位子电路506、第二复位子电路507和第三复位子电路508。其中，数据写入子电路501包括第四晶体管T4；数据写入子电路501包括第四晶体管T4；第二发光控制子电路503包括第六晶体管T6；阈值补偿子电路504包括第二晶体管T2；驱动子电路505包括第三晶体管T3；第一复位子电路506包括第一晶体管T1；第一复位子电路506包括第一晶体管T1；第三复位子电路508包括第八晶体管T8。特别的，第一晶体管T1和第二晶体管T2均为N型氧化物晶体管，第三至第八晶体管T8均为P型低温多晶硅晶体管。

具体的，第四晶体管T4的栅极连接第一栅极驱动信号Gate1端，源极连接第一节点N1，漏极连接数据信号端。第五晶体管T5的栅极连接发光控制信号EM端，源极连接第一电平信号ELVDD端，漏极连接第一节点N1。第六晶体管T6的栅极连接发光控制信号EM端，源极连接第二节点N2，漏极连接发光器件的阳极。第二晶体管T2的控制极连接第二栅极驱动信号Gate2端，源极连接第三节点N3，漏极连接第二节点N2。第三晶体管T3的栅极连接第三节点N3，源极连接第一节点N1，漏极连接第二节点N2。第一晶体管T1的栅极连接第一复位信号Reset1端，源极连接第二节点N2，漏极连接初始化信号端。第七晶体管T7的栅极连接第二复位信号Reset2端，源极连接发光器件的阳极，漏极连接初始化信号端。第八晶体管T8的栅极连接第二复位信号Reset2端，源极连接初始化信号端，漏极连接第一节点N1。发光器件的阴极连接第二电平信号ELVSS端。

其中，第一电平信号ELVDD端提供第一电平信号ELVDD，第二电平信号ELVSS端提供第二电平信号ELVSS，第一栅极驱动信号Gate1端提供第一栅极驱动信号Gate1，第二栅极驱动信号Gate2端提供第二栅极驱动信号Gate2，发光控制信号EM端提供发光控制信号EM，第一复位信号Reset1端提供第一复位信号Reset1，第二复位信号Reset2端提供第二复位信号Reset2，第一初始化信号Vinit1端提供第一初始化信号Vinit1，第二初始化信号Vinit2端提供第二初始化信号Vinit2，第三初始化信号Vinit3端提供第三初始化信号Vinit3。

基于上述电路结构，本公开提供了一种该像素驱动电路的工作过程，具体如下。

在初始化阶段t1，第一复位信号端写入高电平信号，打开第一晶体管T1，第一初始化信号Vinit1写入第二节点N2，第二复位信号端和第三复位信号端均写入低电平信号，打开第七晶体管T7和第八晶体管T8，第二初始化信号Vinit2写入发光器件OLED的阳极，第三初始化信号Vinit3写入第一节点N1，完成对第二节点N2的电压、第一节点N1的电压以及发光器件OLED的阳极电压的复位。

在数据写入阶段t2，第一栅极驱动信号Gate1写入低电平信号，打开第四晶体管T4，数据信号Data通过第四晶体管T4写入第一节点N1，即第三晶体管T3的第一极；第二栅极驱动信号Gate2写入高电平信号打开第二晶体管T2，将第二节点N2的电压补偿至第三节点N3。

在发光阶段t3，发光控制信号EM写入低电平信号，打开第五晶体管T5和第六晶体管T6，第一电平信号ELVDD通过第五晶体管T5、第三晶体管T3和第六晶体管T6传输至发光器件OLED使其发光。

在一些示例中，显示基板上集成有上述的像素驱动电路，显示基板具体包括：衬底基板10，以及依次设置在衬底基板10上的第一半导体层、第一导电层、第二导电层、发光器件、第二半导体层、第三导电层。其中，设置在第一导电层上的第一栅线Gate1为第四晶体管T4提供第一栅极驱动信号。

进一步的，第一半导体层包括上述第三至第八晶体管的有源层，如图7所示，第四晶体管T4的有源层和第五晶体管T5的有源层大致在同一列，第五晶体管T5的有源层和第六晶体管T6的有源层大致在同一行，第七晶体管T7的有源层和第八晶体管T8的有源层大致在同一行。第一导电层包括多条第一栅线Gate1和存储电容的第一极板。第二导电层包括第三至第八晶体管的源漏电极和存储电容的第二极板。发光器件包括沿背离衬底基板10方向依次设置的阳极、发光层和阴极，阳极与第六晶体管T6的第二极和第七晶体管T7的第二极电连接。第二半导体层包括第一晶体管T1的有源层和第二晶体管T2的有源层。第三导电层包括第一晶体管和第二晶体管的源漏极。

应当理解的是，各个导电层之间以及导电层和半导体层之间均设置有绝缘层，以保证电路的正常运行，以及，第一半导体层和第一导电层之间应当设置有第三至第八晶体管的栅极，第二半导体层与第三导电层应设置有第一晶体管和第二晶体管的栅极，以保证电路的完整性。

在一些示例中，显示基板可以划分为显示区AA和围绕显示区AA的非显示区PA。其中，上述的发光器件OLED设置在显示区AA中，非显示区PA设置有黑矩阵3，如图8所示。继续参照图8，显示基板包括依次设置在衬底基板10上的缓冲层20、膜层30和层间绝缘层40。其中，膜层30包括上述的第一半导体层、第一导电层、第二导电层、发光器件、第二半导体层、第三导电层以及设置在各层之间的绝缘层，图中仅以一层绝缘层表示。在位于非显示区PA的层间绝缘层40进行挖孔设计，并填充Black PDL(黑矩阵材料)材料，可以制备黑矩阵3。黑矩阵3可以在不影响电学性能的前提下，防止光线串扰，同时光线经过层间绝缘层40时由于多孔衍射作用，可以有效降低叠层结构由光线造成的干涉莫尔纹加强的影响。

可选地，黑矩阵3可通过曝光显影技术实现，具体实现形式包括：在膜层30层上进行涂胶，曝光显影之后去除残胶得到黑矩阵3。在一些示例中，黑矩阵3的高度限定在0.5～1.5μm。在一些示例中，设置相邻两个黑矩阵的间距为45～55μm，优选的，可以将相邻黑矩阵的间距设置为50μm，黑矩阵3在衬底基板10上的投影形状可以但不限于圆形，还可以为矩形、三角形等。

在一些示例中，显示基板还包括设置在层间绝缘层40上的且分布在显示区AA的多个光折射单元4，具体的，如图8所示，光折射单元4包括两层光线偏折层，第一层使光线水平方向发生偏折，第二光线调制层使光线竖直方向发生偏折，使一束光线分成四束，由于偏离距离小，使叠层光线之间的干涉作用叠加产生高频信号减小，低频信号不受影响，进而莫尔纹视效减轻。可以理解的是，两层光线偏折层的位置关系(主要包括上下层关系)并不影响消除莫尔纹的效果，因此本公开对此不作出限定。

第二方面，本公开提供了一种显示装置，其包括上述实施例中的显示基板。该显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。当然，本实施例的显示装置中还可以包括其他常规结构，如电源单元、显示驱动单元等。

可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

Claims (12)

1.一种显示基板，包括衬底基板，以及设置在所述衬底基板上的多个呈阵列排布的像素单元，所述像素单元包括像素驱动电路；其中，所述显示基板还包括设置在所述衬底基板上的第一导电层；

所述第一导电层包括多条第一栅线，一条所述第一栅线被配置为为一行所述像素驱动电路提供第一栅极驱动信号；

所述第一导电层还包括多条第一辅助走线和多条第二辅助走线，且一条所述第一辅助走线和一条所述第二辅助走线贯穿一行所述像素单元；

任一所述第一栅线和与之最近的所述第一辅助走线和所述第二辅助走线之间的距离不相等。

2.根据权利要求1所述的显示基板，其中，所述显示基板划分为多个呈阵列排布的重复单元，每个所述重复单元包括沿行方向相邻设置的两个所述像素单元；

贯穿一行所述重复单元的所述第一辅助走线和所述第二辅助走线设置在与该重复单元对应的所述第一栅线的同一侧；

所述重复单元的尺寸为p*p；所述第一栅线和所述第一辅助走线之间的距离为1/2*p；所述第一栅线和所述第二辅助走线之间的距离为7/10*p。

3.根据权利要求2所述的显示基板，其中，p的取值为45～55μm。

4.根据权利要求2所述的显示基板，其中，所述第一栅线包括第一凸出部，所述第一辅助走线包括第二凸出部，所述第二辅助走线包括第三凸出部；

所述第一凸出部、所述第二凸出部和所述第三凸出部在列方向上并排设置。

5.根据权利要求2所述的显示基板，其中，所述第一栅线包括第一凸出部，所述第一辅助走线包括第二凸出部，所述第二辅助走线包括第三凸出部；

所述第二凸出部和所述第三凸出部中的一者与所述第一凸出部位于同一列，另一者与所述第一凸出部在行方向上的距离为1/2*p。

6.根据权利要求1所述的显示基板，其中，所述像素驱动电路包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管和存储电容；所述第一栅线为所述第四晶体管提供所述第一栅极驱动信号；所述第一导电层还包括所述存储电容的第一极板；

所述显示基板还包括：

第一半导体层，设置在所述衬底基板和所述第一导电层之间；所述第一半导体层包括所述第三晶体管的有源层、所述第四晶体管的有源层、所述第五晶体管的有源层、所述第六晶体管的有源层、所述第七晶体管的有源层和所述第八晶体管的有源层；

第二导电层，设置在所述第一导电层背离所述衬底基板一侧；所述第二导电层包括所述第三晶体管的第一极和第二极、所述第四晶体管的第一极和第二极、所述第五晶体管的第一极和第二极、所述第六晶体管的第一极和第二极、所述第七晶体管的第一极和第二极、所述第八晶体管的第一极和第二极以及所述存储电容的第二极板；

第二半导体层，设置在所述第二导电层背离所述衬底基板的一侧；所述第二半导体层包括所述第一晶体管的有源层和所述第二晶体管的有源层；

第三导电层，设置在所述第二半导体层背离所述衬底基板的一侧；所述第三导电层包括所述第一晶体管的第一极和第二极，以及所述第二晶体管的第一极和第二极。

7.根据权利要求6所述的显示基板，其中，所述显示基板划分为显示区和围绕所述显示区的非显示区；所述发光器件设置在所述显示区内；

所述显示基板还包括设置在所述第三导电层背离所述衬底基板一侧的层间绝缘层；所述层间绝缘层包括设置在所述非显示区的黑矩阵。

8.根据权利要求6所述的显示基板，其中，所述黑矩阵在所述衬底基板上的正投影包括圆形。

9.根据权利要求6所述的显示基板，其中，所述黑矩阵的厚度为0.5～1.5μm，相邻所述黑色矩阵的距离为45～55μm。

10.根据权利要求6所述的显示基板，其中，所述层间绝缘层还包括设置在所述显示区的光折射单元。

11.根据权利要求6所述的显示基板，其中，所述第一晶体管和所述第二晶体管均为氧化物晶体管，所述第三晶体管、所述第四晶体管、所述第五晶体管、所述第六晶体管、所述第七晶体管和所述第八晶体管均为低温多晶硅晶体管。

12.一种显示装置，包括如权利要求1-11中任一项所述的显示基板。