CN117915654A - 存储器及其制作方法、操作方法 - Google Patents

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CN117915654A
CN117915654A CN202211236415.XA CN202211236415A CN117915654A CN 117915654 A CN117915654 A CN 117915654A CN 202211236415 A CN202211236415 A CN 202211236415A CN 117915654 A CN117915654 A CN 117915654A
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Changxin Memory Technologies Inc
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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Abstract

本公开实施例公开了一种存储器及其制作方法、操作方法，其中，所述存储器包括：衬底；外围电路，位于所述衬底上；存储阵列，位于所述外围电路上，包括沿第一方向堆叠设置的第一导电线、存储单元、第二导电线；其中，所述存储单元包括沿所述第一方向堆叠设置的存储结构以及双向阈值开关，所述第一导电线沿第二方向延伸，所述第二导电线沿第三方向延伸；所述第二方向与所述第三方向相交且均与所述第一方向垂直，所述第一方向为所述衬底的厚度方向。

Description

存储器及其制作方法、操作方法
技术领域
本公开涉及半导体技术领域，具体地，涉及一种存储器及其制作方法、操作方法。
背景技术
动态随机存取存储器(DRAM，Dynamic Random Access Memory)的主要工作原理是利用电容内存储电荷的多寡来代表一个二进制比特(bit)是1还是0。目前主流的存储阵列架构是由包括一个晶体管和一个电容器的存储单元(即1T1C的存储单元)组成的阵列。
然而随着动态随机存取存储器的尺寸不断缩小，1T1C组成的阵列存在诸多问题，如何在保证存储器的性能的同时形成存储密度更高的动态随机存取存储器成为亟待解决的问题。
公开内容
有鉴于此，本公开实施例提出一种存储器及其制作方法、操作方法。
根据本公开的第一方面，提供了一种存储器，包括：
衬底；
外围电路，位于所述衬底上；
存储阵列，位于所述外围电路上，包括沿第一方向堆叠设置的第一导电线、存储单元、第二导电线；其中，所述存储单元包括沿所述第一方向堆叠设置的存储结构以及双向阈值开关(OTS，Ovonic Threshold Switching)，所述第一导电线沿第二方向延伸，所述第二导电线沿第三方向延伸；所述第二方向与所述第三方向相交且均与所述第一方向垂直，所述第一方向为所述衬底的厚度方向。
在一些实施例中，存储单元还包括：第一半导体层、第二半导体层；其中，所述第一半导体层、双向阈值开关、第二半导体层沿所述第一方向堆叠设置。
在一些实施例中，第一半导体层的材料和所述第二半导体层的材料均包括掺杂的锗化硅，所述双向阈值开关的材料包括硫系化物。
在一些实施例中，外围电路包括：写电压驱动电路；所述写电压驱动电路用于根据预写入数据的状态将选中存储单元所连接的第一导电线和第二导电线之间设置为正向压差或负向压差。
在一些实施例中，外围电路包括：读电压驱动电路和电流检测电路；其中，
所述读电压驱动电路用于向选中存储单元所连接的第二导电线施加读取电压；
所述电流检测电路用于检测施加读取电压之后的所述选中存储单元与所述第二导电线连接的一端的电流。
在一些实施例中，存储器还包括互连层；所述互连层位于所述存储阵列以及所述外围电路之间，用于电连接所述存储阵列以及所述外围电路。
在一些实施例中，存储器还包括隔离层，所述第一导电线、所述双向阈值开关以及所述第二导电线均被所述隔离层部分环绕。
在一些实施例中，隔离层的材料包括碳氮化硅以及氮化硅。
在一些实施例中，存储结构包括存储电容，所述存储电容包括第一电极、介质层、第二电极；所述介质层覆盖所述第一电极，所述第二电极覆盖所述介质层，所述第一电极与所述第一导电线连接，所述第二电极与所述双向阈值开关连接。
在一些实施例中，第一电极的材料和所述第二电极的材料均包括以下至少之一：
掺杂的碳化硅、掺杂的锗化硅、掺杂的碳化锗硅。
根据本公开的第二方面，提供了一种存储器的制作方法，所述方法包括：
提供衬底；
在所述衬底上形成外围电路；
在所述外围电路上形成存储阵列；其中，
形成所述存储阵列包括：
在所述外围电路上形成沿第二方向延伸的第一导电线；
在所述第一导电线上形成存储单元；所述存储单元包括沿第一方向堆叠设置的存储结构以及双向阈值开关；
在所述存储单元上形成沿第三方向延伸的第二导电线；所述第二方向与所述第三方向相交且均与所述第一方向垂直，所述第一方向为所述衬底的厚度方向。
在一些实施例中，形成所述第一导电线，包括：
在所述外围电路上形成第一绝缘层；
在所述第一绝缘层中形成第一凹槽，所述第一凹槽沿第二方向延伸；
在所述第一凹槽中形成所述第一导电线。
在一些实施例中，所述存储结构包括存储电容，形成所述存储单元，包括：
在所述第一导电线上形成第二绝缘层；
在所述第二绝缘层中形成贯穿所述第二绝缘层的通孔；
在所述通孔中依次形成第一电极、介质层、第二电极；所述第一电极、介质层、第二电极共同构成所述存储结构，所述第一电极覆盖所述通孔的侧壁以及底壁，所述介质层覆盖所述第一电极，所述第二电极覆盖所述介质层；所述第一电极与所述第一导电线连接，所述第二电极与所述双向阈值开关连接。
在一些实施例中，形成所述存储单元包括：
在所述存储结构上依次形成第一半导体材料层、双向阈值开关材料层、第二半导体材料层；
刻蚀所述第一半导体材料层、双向阈值开关材料层、第二半导体材料层，形成贯穿所述第一半导体材料层、双向阈值开关材料层、第二半导体材料层的第二凹槽和第三凹槽；所述第二凹槽沿所述第二方向延伸，所述第三凹槽沿所述第三方向延伸，所述第二凹槽和第三凹槽将所述第一半导体材料层、双向阈值开关材料层、第二半导体材料层分别划分成第一半导体层、双向阈值开关、第二半导体层。
在一些实施例中，形成所述第二导电线，包括：
在所述存储单元上形成第二导电层；
刻蚀所述第二导电层，形成第四凹槽；所述第四凹槽沿第三方向延伸，所述第四凹槽将所述第二导电层划分成第二导电线，所述第二导电线与所述双向阈值开关连接。
在一些实施例中，方法还包括：
形成隔离层；所述第一导电线、所述双向阈值开关以及所述第二导电线均被所述隔离层部分环绕。
根据本公开的第三方面，提供了一种存储器的操作方法，应用于上述任一方案所述的存储器，所述方法包括：
接收第一指令，所述第一指令指示对所述存储器中选中存储单元进行数据写入操作；
响应于所述第一指令，根据预写入数据的状态将正向压差或反向压差设置在选中存储单元所连接的第一导电线和第二导电线之间。
根据本公开的第四方面，提供了另一种存储器的操作方法，应用于上述任一方案所述的存储器，所述方法包括：
接收第二指令，所述第二指令指示对所述存储器中选中存储单元进行数据读取操作；
响应于所述第二指令将读取电压施加在所述选中存储单元所连接的第二导电线上；
施加读取电压之后，检测施加读取电压之后的所述选中存储单元与所述第二导电线连接的一端的电流。
本公开实施例提供了一种存储器及其制作方法、操作方法，所述存储器包括：衬底；外围电路，位于所述衬底上；存储阵列，位于所述外围电路上，包括沿第一方向堆叠设置的第一导电线、存储单元、第二导电线；其中，所述存储单元包括沿所述第一方向堆叠设置的存储结构以及双向阈值开关，所述第一导电线沿第二方向延伸，所述第二导电线沿第三方向延伸；所述第二方向与所述第三方向相交且均与所述第一方向垂直，所述第一方向为所述衬底的厚度方向。本公开实施例中，将双向阈值开关作为选通器件，利用双向阈值开关实现对存储结构的充电以及放电速度的控制，从而达到存储信息的目的，双向阈值开关的形成工艺简单，具有较高的开关速度，易于与存储结构堆叠，占用面积小，可以大幅提高存储器的存储密度；且双向阈值开关为两端口器件，这样使得布线更加简单且布线设计更加灵活，同时可以减小外围电路的面积。
附图说明
图1为相关技术中的一种动态随机存取存储器的结构示意图；
图2为相关技术中的一种1T1C架构的动态随机存取存储器的电路连接示意图；
图3为本公开实施例提供的一种存储器的俯视结构示意图；
图4为本公开实施例提供的一种存储器的剖面结构示意图一；
图5为本公开实施例提供的一种存储器的剖面结构示意图二；
图6为本公开实施例提供的一种存储单元两端的电压与第二导电线的电流的关系示意图；
图7a为本公开实施例提供的一种写入“1”时电压施加方式示意图；
图7b为本公开实施例提供的一种写入“0”时电压施加方式示意图；
图8a为本公开实施例提供的一种读取“1”时电压施加方式示意图；
图8b为本公开实施例提供的一种读取“0”时电压施加方式示意图；
图9为本公开实施例提供的一种读取“0”时电流与第二导电线上的电压关系示意图；
图10为本公开实施例提供的存储器的制造方法的流程示意图；
图11-图30为本公开实施例提供的一种存储器的制造过程的剖面示意图；
图31为本公开实施例提供的存储器的操作方法的流程示意图；
图32为本公开实施例提供的存储器的操作方法的流程示意图。
具体实施方式
为使本公开实施例的技术方案和优点更加清楚，下面将结合附图和实施例对本公开的技术方案进一步详细阐述。虽然附图中显示了本公开的示例性实施方法，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了能够更透彻的理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。
在下列段落中参照附图以举例方式更具体的描述本公开。根据下面说明和权利要求书，本公开的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本公开实施例的目的。
可以理解的是，本公开中的“在……上”、“在……之上”和“在……上方”的含义应当以最宽方式被解读，以使得“在……上”不仅表示其“在”某物“上”且其间没有居间特征或层(即直接在某物上)的含义，而且还包括在某物“上”且其间有居间特征或层的含义。
此外，为了便于描述，可以在本文中使用诸如“在……上”、“在……之上”、“在……上方”、“上”“上部”等的空间相对术语来描述如图所示的一个元件或特征与另一个元件或特征的关系。除了在附图中所描绘的取向之外，空间相对术语旨在涵盖设备在使用或操作中的不同取向。装置可以以其它方式定向(旋转90度或处于其它取向)并且同样可以相应地解释本文使用的空间相对描述词。
在本公开实施例中，术语“衬底”是指在其上添加后续材料层的材料。衬底本身可以被图案化。被添加在衬底顶部的材料可以被图案化或者可以保持未被图案化。此外，衬底可以包括多种半导体材料，例如硅、硅锗、锗、砷化嫁、磷化锢等。替代地，衬底可以由非导电材料制成，例如玻璃、塑料或蓝宝石晶圆。
在本公开实施例中，术语“层”是指包括具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构厚度的均质或非均质连续结构的区域。例如，层可位于连续结构的顶表面和底表面之间，或者层可在连续结构顶表面和底表面处的任何水平面对之间。层可以水平、垂直和/或沿倾斜表面延伸。层可以包括多个子层。例如，互连层可包括一个或多个导体和接触子层(其中形成互连线和/或过孔触点)、以及一个或多个电介质子层。
在本公开实施例中，术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。
本公开实施例涉及的半导体结构是将被用于后续制程以形成最终的器件结构的至少一部分。这里，所述最终的器件可以包括存储器，所述存储器包括但不限于动态随机存取存储器，以下仅以动态随机存取存储器为例进行说明。
但需要说明的是，以下实施例关于动态随机存取存储器的描述仅用来说明本公开，并不用来限制本公开的范围。
随着动态随机存取存储器技术的发展，存储单元的尺寸越来越小，其阵列架构由8F2到6F2再到4F2，动态随机存取存储器由多个存储单元构成。相关技术中，每一个存储单元主要是由一个晶体管与一个由晶体管所操控的存储电容构成，即动态随机存取存储器包括1个晶体管(T，Transistor)和1个电容(C，Capacitor)(1T1C)的架构；其主要的作用原理是利用电容内存储电荷的多寡来代表一个二进制比特(bit)是l还是0。
图1为相关技术中的一种动态随机存取存储器的结构示意图；从图1中可以看出动态随机存取存储器包括一个晶体管和一个电容C，其中，晶体管的源极与位线(BL，BitLine)连接，晶体管的漏极与电容C连接，晶体管的栅极与字线连接。图2为相关技术中的一种采用1T1C的架构的电路连接示意图；如图2所示，晶体管T的漏极与位线电连接，晶体管T的源极与电容C的其中一个电极电连接，电容C的另外一个电极可以连接参考电压，所述参考电压可以是地电压也可以是其他电压，晶体管T的栅极与字线(WL，Word Line)连接；通过字线WL施加电压控制晶体管T导通或截止，位线BL用于在晶体管T导通时，对所述晶体管T执行读取或写入操作。
然而，随着动态随机存取存储器的尺寸不断缩小，在形成更高效率和更高密度的1T1C架构的动态随机存取存储器时面临着诸多挑战。动态随机存取存储器更小的尺寸对应了晶体管更薄的栅极氧化物、更小的有源区、更差的栅感应漏极漏电流以及更差的接面漏电流，从而影响动态随机存取存储器的性能。
基于此，为解决上述问题中的一个或多个，本公开实施例提供了一种存储器，所述存储器包括：
衬底；
外围电路，位于所述衬底上；
存储阵列，位于所述外围电路上，包括沿第一方向堆叠设置的第一导电线、存储单元、第二导电线；其中，所述存储单元包括沿所述第一方向堆叠设置的存储结构以及双向阈值开关，所述第一导电线沿第二方向延伸，所述第二导电线沿第三方向延伸；所述第二方向与所述第三方向相交且均与所述第一方向垂直，所述第一方向为所述衬底的厚度方向。
本公开实施例提供的存储器包括各种类型的存储器。以下仅以动态随机存取存储器作为示例性的说明。
图3为本公开实施例提供的一种存储器的俯视结构示意图；图4以及图5为本公开实施例提供的一种存储器的剖面结构示意图。需要说明的是，图4示出了在图3的AA’位置的截面图；图5示出了在图3的BB’位置的截面图；且图3所示出的俯视图中仅示例性的示出了第一导电线、第二导电线以及存储结构，而省略了其它结构。
这里，所述第一方向与衬底101的表面垂直；所述第二方向与所述第三方向相交，且均与所述衬底101的表面平行。第二方向与第三方向相交，可以理解为，第二方向与第三方向之间的夹角为0-90度。
为了清楚的描述本公开，以下实施例中以第二方向与第三方向垂直为例进行说明。示例性的，所述第一方向为图3-图5中示出的Z轴方向；所述第二方向为图3-图5中示出的Y轴方向；所述第三方向为图3-图5中示出的X轴方向。但需要说明的是，以下实施例中关于方向的描述仅用于说明本公开，并不用来限制本公开的范围。
在一些具体示例中，所述衬底101可以包括单质半导体材料衬底(例如为硅(Si)衬底、锗(Ge)衬底等)、复合半导体材料衬底(例如为锗硅(SiGe)衬底等)、绝缘体上硅(SOI)衬底、绝缘体上锗(GeOI)衬底等。优选地，所述衬底101为硅衬底。
在一些具体示例中，所述外围电路102可以包括多个晶体管及控制电路，所述晶体管可以为CMOS晶体管，所述CMOS晶体管用于控制外围器件的导通与关断。
这里，外围电路102位于衬底101上，存储阵列103位于外围电路102上，也就是说外围电路102和存储阵列103沿衬底101的厚度方向堆叠设置，这样使得可以节省存储器的面积，有利于存储器的小型化发展。
如图4以及图5所示，所述存储器还包括在外围电路102以及存储阵列103之间的第三绝缘层125，所述第三绝缘层125的材料包括但不限于氮化硅(Si3N4)。
这里，第一导电线104和第二导电线106的材料可以相同也可以不同，第一导电线104和第二导电线106的材料均包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物或其任何组合。
这里，第一导电线104可以作为存储器的字线或位线，第二导电线106也可以作为存储器的字线或位线。示例性的，当第一导电线104作为存储器的字线时，第二导电线106作为存储器的位线；当第一导电线104作为存储器的位线时，第二导电线106作为存储器的字线。下面以第一导电线104作为存储器的字线，第二导电线106作为存储器的位线为例进行示例性说明。
在一些实施例中，所述存储结构107包括存储电容，所述存储电容包括第一电极112、介质层113、第二电极114；所述介质层113覆盖所述第一电极112，所述第二电极114覆盖所述介质层113，所述第一电极112与所述第一导电线104连接，所述第二电极114与所述双向阈值开关108连接。
这里，所述介质层113的组成材料包括高介电常数(High-K)材料，高介电常数材料一般指介电常数高于3.9的材料，且通常显著高于该值。在一些具体示例中，所述介质层113的材料可以包括但不限于氧化铝(Al2O3)、氧化锆(ZrO)、氧化铪(HfO2)、钛酸锶(SrTiO3)等。
这里，第一电极112作为存储电容的下电极、介质层113作为存储电容的电介质、第二电极114作为存储电容的上电极。
在一些实施例中，所述第一电极112的材料和所述第二电极114的材料均包括以下至少之一：
掺杂的碳化硅、掺杂的锗化硅、掺杂的碳化锗硅。
可以理解的是，掺杂的碳化硅、掺杂的锗化硅、掺杂的碳化锗硅作为第一电极112的材料和第二电极114的材料，使得第一电极112和第二电极114具有更高的导电性以及更好的支撑性。
在一些具体示例中，碳化硅、锗化硅、碳化锗硅的掺杂类型包括但不限于N型。碳化硅、锗化硅、碳化锗硅的掺杂类型还可以为P型。
在一些具体示例中，存储电容可以呈现多种结构。示例性地，所述存储电容可以包括杯形电容CUP、圆筒形电容CYL、支柱形电容PIL。其中，杯形电容CUP、圆筒形电容CYL、支柱形电容PIL均包括第一电极112、第二电极114以及位于第一电极112和第二电极114之间的介质层113。
需要说明的是，在杯形电容CUP、圆筒形电容CYL、支柱形PIL中所述第一电极112的面积相等的情况下，圆筒形电容CYL的第二电极114的面积最大，圆筒形电容CYL和支柱形PIL的第二电极114的面积次之。基于此，实际应用中，可以采用圆筒形电容CYL作为存储器的存储电容，有利于提高存储器的集成度。
在一些具体示例中，如图4以及图5所示，所述存储器还包括第一阻挡层127、第二阻挡层128、第三阻挡层129，所述第一阻挡层127位于第一导电线104与存储结构107之间，所述第二阻挡层128位于存储结构107的第一电极112与介质层113之间，所述第三阻挡层129位于双向阈值开关108与第二导电线106之间。
这里，第一阻挡层127、第二阻挡层128、第三阻挡层129的材料均包括但不限于TiN。可以理解的是，这里的第一阻挡层127、第二阻挡层128、第三阻挡层129可以使得第一导电线104与存储结构107之间、第一电极112与介质层113之间、双向阈值开关108与第二导电线106之间较好的粘附，从而使得可以降低第一导电线104与存储结构107之间、第一电极112与介质层113之间、双向阈值开关108与第二导电线106之间的接触电阻。
在一些实施例中，所述存储单元还包括：第一半导体层109、第二半导体层110；其中，所述第一半导体层109、双向阈值开关108、第二半导体层110沿所述第一方向堆叠设置。
在一些实施例中，所述第一半导体层109的材料和所述第二半导体层110的材料均包括掺杂的锗化硅，所述双向阈值开关108的材料包括硫系化物。
在一些具体示例中，第一半导体层109的材料和所述第二半导体层110的材料的掺杂类型包括但不限于N型。第一半导体层109的材料和所述第二半导体层110的材料的掺杂类型还可以为P型。
可以理解的是，本公开实施例中以掺杂的锗化硅作为第一半导体层109的材料和所述第二半导体层110的材料，掺杂的锗化硅具有较高的电子迁移率、具有较好的导热效果，从而使得双向阈值开关108具有更高的开关速度，从而可以提高存储器的性能。
在一些具体示例中，所述双向阈值开关108的材料包括但不限于硒化锗(GeaSeb)、氮硒化锗(GeaSebNc)、砷硒化锗(GeaSebAsc)、氮锑硒化锗(GeaSebSbcNd)、碲化锗(GeaTeb)、碲化硅(SiaTeb)、碲化锌(ZnaTeb)、碲化碳(CaTeb)、碲化硼(BaTeb)、氮硅砷碲化锗(GeaAsbTecNdSie)、硒硅砷碲化锗(GeaAsbTecSedSie)。
可以理解的是，本公开实施例中采用双向阈值开关作为选通器件，当双向阈值开关两端的电压大于Vth时，双向阈值开关的材料由高阻态转变为低阻态，此时双向阈值开关处于开启状态；而当双向阈值开关两端的电压小于1/2Vth时，双向阈值开关的材料由低阻态转变为高阻态，此时双向阈值开关处于关闭状态。利用双向阈值开关的这一特性，可以控制对存储电容的充电以及放电的速度，从而达到存储信息的目的。
图6为本公开实施例提供的一种存储单元两端的电压与第二导电线的电流的关系示意图。从图6中可以看出，当存储单元两端的电压大于Vth时，双向阈值开关处于开启状态；当存储单元两端的电压小于1/2Vth时，双向阈值开关处于关闭状态。
可以理解的是，本公开实施例中以OTS做为选通器件具有较快的开关速度，例如B-Te35和C-Te36作为OTS时开关时间可控制在2ns内，而普通的金属-氧化物半导体场效应晶体管(MOSFET，Metal-Oxide-Semiconductor Field-Effect Transistor)的开关时间在50ns～200ns。本公开实施例中，利用OTS做为选通器件使得存储器具有更高的工作效率。
在一些实施例中，所述外围电路102包括：写电压驱动电路；所述写电压驱动电路用于根据预写入数据的状态将选中存储单元所连接的第一导电线104和第二导电线106之间设置为正向压差或负向压差。
图7a为本公开实施例提供的一种写入“1”时电压施加方式示意图；图7b为本公开实施例提供的一种写入“0”时电压施加方式示意图。如图7a所示，当对选中存储单元写入“1”时，对与选中存储单元连接的位线BL0施加Vth，将与选中存储单元连接的字线WL0接地，且对其它字线WL1和其它位线BL1均施加1/2Vth。如图7b所示，当对选中存储单元写入“0”时，将与选中存储单元连接的位线BL0接地，对与选中存储单元连接的字线WL0施加Vth，且对其它字线WL1和其它位线BL1均施加1/2Vth。
在一些实施例中，所述外围电路102包括：读电压驱动电路和电流检测电路；其中，
所述读电压驱动电路用于向选中存储单元所连接的第二导电线106施加读取电压；
所述电流检测电路用于检测施加读取电压之后的所述选中存储单元与所述第二导电线106连接的一端的电流。
在一些具体示例中，这里的检测电路包括但不限于感测放大器(SA，SenseAmplifier)。
图8a为本公开实施例提供的一种读取“1”时电压施加方式示意图。如图8a所示，当对选中存储单元读取“1”时，对选中存储单元连接的位线施加Vth，感测放大器与位线均与双向阈值开关108的同一端连接，存储电容未与双向阈值开关108连接的一端接地。当读取“1”时，OTS与存储电容连接的一端处于高电势，对选中存储单元连接的位线施加Vth后，OTS处于关闭状态，电流流向感测放大器，感测放大器检测到有电流通过。
图8b为本公开实施例提供的一种读取“0”时电压施加方式示意图。如图8b所示，当对选中存储单元读取“0”时，对选中存储单元连接的位线施加Vth，感测放大器与位线均与双向阈值开关108的同一端连接，存储电容未与双向阈值开关108连接的一端接地。当读取“0”时，OTS与存储电容连接的一端处于低电势，对选中存储单元连接的位线施加Vth后，OTS处于开启状态，电流大部分流向OTS，感测放大器检测到的电流较小。图9为本公开实施例提供的一种读取“0”时电流与第二导电线上的电压关系示意图。从图9可以看出，第二导电线上施加的电压越大，检测到的电流就越大，图9中实线部分对应通过OTS的电流，图9中虚线部分对应SA检测到的电流，也就是说当读取“0”时，SA检测到的电流比通过OTS的电流小的多。
在一些实施例中，所述存储器还包括互连层；所述互连层位于所述存储阵列103以及所述外围电路102之间，用于电连接所述存储阵列103以及所述外围电路102。
在一些具体示例中，在互连层中形成有导电互连线，通过导电互连线使得外围电路102与存储阵列103实现电性连接。
在一些实施例中，所述存储器还包括隔离层111，所述第一导电线104、所述双向阈值开关108以及所述第二导电线106均被所述隔离层111部分环绕。
在一些实施例中，所述隔离层111的材料包括碳氮化硅以及氮化硅。
具体的，如图4以及图5所示，隔离层111环绕第一导电线104未与存储电容接触的部分表面，隔离层111环绕双向阈值开关108未与第二导电线106及存储电容接触的表面，隔离层111环绕第二导电线106未与第三阻挡层129接触的表面。
可以理解的是，本公开实施例中第一导电线104、所述双向阈值开关108以及所述第二导电线106均被所述隔离层111部分环绕，这样使得可以减小RC延迟，且使得相邻的第一导电线104之间、相邻的第二导电线106之间、相邻的双向阈值开关108之间均具有较好的隔离效果。
在一些具体示例中，如图4以及图5所示，在相邻的双向阈值开关108之间还形成有第四绝缘层126，所述第四绝缘层126的材料包括但不限于氧化硅(SiO2)。
可以理解的是，本公开实施例中提供的存储阵列架构由4F2的架构，并且由于采用双向阈值开关作为选通器件，简化了工艺步骤，降低了整体的工艺难度，且布线设计上可以更灵活，存储密度较高，有利于存储器的小型化发展。
本公开实施例提供了一种存储器，包括：衬底101；外围电路102，位于所述衬底101上；存储阵列103，位于所述外围电路102上，包括沿第一方向堆叠设置的第一导电线104、存储单元、第二导电线106；其中，所述存储单元包括沿所述第一方向堆叠设置的存储结构107以及双向阈值开关108，所述第一导电线104沿第二方向延伸，所述第二导电线106沿第三方向延伸；所述第二方向与所述第三方向相交且均与所述第一方向垂直，所述第一方向为所述衬底101的厚度方向。本公开实施例中，将双向阈值开关108作为选通器件，利用双向阈值开关108实现对存储结构107的充电以及放电速度的控制，从而达到存储信息的目的，双向阈值开关108的形成工艺简单，具有较高的开关速度，易于与存储结构堆叠，占用面积小，可以大幅提高存储器的存储密度；且双向阈值开关108为两端口器件，这样使得布线更加简单且布线设计更加灵活，同时可以减小外围电路102的面积。
根据本公开的第二方面，本公开实施例还提供了一种存储器的制作方法，图10为本公开实施例提供的存储器的制作方法的流程示意图。如图10所示，本公开实施例提供的存储器的制作方法包括以下步骤：
S1100：提供衬底；
S1200：在所述衬底上形成外围电路；
S1300：在所述外围电路上形成存储阵列；其中，
形成所述存储阵列包括：
在所述外围电路上形成沿第二方向延伸的第一导电线；
在所述第一导电线上形成存储单元；所述存储单元包括沿第一方向堆叠设置的存储结构以及双向阈值开关；
在所述存储单元上形成沿第三方向延伸的第二导电线；所述第二方向与所述第三方向相交且均与所述第一方向垂直，所述第一方向为所述衬底的厚度方向。
应当理解，图10中所示的步骤并非排他的，也可以在所示操作中的任何步骤之前、之后或之间执行其他步骤；图10中所示的各步骤可以根据实际需求进行顺序调整。
在步骤S1100中，主要是提供衬底。
在一些具体示例中，所述衬底可以包括单质半导体材料衬底(例如为硅(Si)衬底、锗(Ge)衬底等)、复合半导体材料衬底(例如为锗硅(SiGe)衬底等)、绝缘体上硅(SOI)衬底、绝缘体上锗(GeOI)衬底等。优选地，所述衬底为硅衬底。
在步骤S1200中，主要是在衬底上形成外围电路。
在一些具体示例中，在衬底上形成外围器件层的过程可以包括：先在衬底上形成P型阱区(PWell)和N型阱区(NWell)，分别在PWell进行n掺杂，在NWell进行p掺杂，形成所需半导体掺杂区；然后，在衬底表面以上形成金属栅极，得到包含晶体管及相关控制电路的外围器件。
在一些具体示例中，所述方法还包括：在所述外围电路上形成互连层；所述互连层位于外围电路以及后续工艺中形成的存储阵列之间，用于电连接存储阵列以及外围电路。
在步骤S1300中，主要是在外围电路上形成存储阵列。
在一些实施例中，形成所述第一导电线，包括：
在所述外围电路上形成第一绝缘层；
在所述第一绝缘层中形成第一凹槽，所述第一凹槽沿第二方向延伸；
在所述第一凹槽中形成所述第一导电线。
在一些实施例中，所述存储结构包括存储电容，形成所述存储单元，包括：
在所述第一导电线上形成第二绝缘层；
在所述第二绝缘层中形成贯穿所述第二绝缘层的通孔；
在所述通孔中依次形成第一电极、介质层、第二电极；所述第一电极、介质层、第二电极共同构成所述存储结构，所述第一电极覆盖所述通孔的侧壁以及底壁，所述介质层覆盖所述第一电极，所述第二电极覆盖所述介质层；所述第一电极与所述第一导电线连接，所述第二电极与所述双向阈值开关连接。
在一些实施例中，形成所述存储单元包括：
在所述存储结构上依次形成第一半导体材料层、双向阈值开关材料层、第二半导体材料层；
刻蚀所述第一半导体材料层、双向阈值开关材料层、第二半导体材料层，形成贯穿所述第一半导体材料层、双向阈值开关材料层、第二半导体材料层的第二凹槽和第三凹槽；所述第二凹槽沿所述第二方向延伸，所述第三凹槽沿所述第三方向延伸，所述第二凹槽和第三凹槽将所述第一半导体材料层、双向阈值开关材料层、第二半导体材料层分别划分成第一半导体层、双向阈值开关、第二半导体层。
在一些实施例中，形成所述第二导电线，包括：
在所述存储单元上形成第二导电层；
刻蚀所述第二导电层，形成第四凹槽；所述第四凹槽沿第三方向延伸，所述第四凹槽将所述第二导电层划分成第二导电线，所述第二导电线与所述双向阈值开关连接。
在一些实施例中，所述方法还包括：
形成隔离层；所述第一导电线、所述双向阈值开关以及所述第二导电线均被所述隔离层部分环绕。
图11至图30为本公开实施例提供的一种存储器的制作过程的剖面示意图。需要说明的是，图11至图30为一个完整的反映存储器的制造方法的实现过程示意图，对于部分附图中未做标记的部分可以相互共用。下面结合图11至图30，对本公开实施例提供的存储器的制作方法进行详细地说明。
需要说明的是，图11至图30提供的方案中示例性的示出了在形成了外围电路的衬底上直接形成存储阵列，但形成存储阵列的方式不限于此。在一些具体示例中，还可以在另一衬底上形成存储阵列，并将形成了存储阵列的衬底与形成了外围电路的衬底通过键合工艺键合在一起，从而实现存储阵列与外围电路的电性连接。分别在两片衬底上形成存储阵列和外围电路的方式可以分开进行工艺制程，可以节省工艺时间，并可减少外围电路和存储阵列同时在一个衬底上形成时的相互影响。
如图11以及图12所示，在外围电路102上形成第一绝缘层115，所述第一绝缘层115的材料包括但不限于氧化硅(SiO2)。
需要说明的是，图12示出了在图11的CC’位置的截面图。
在一些具体示例中，形成第一绝缘层115的方法包括但不限于物理气相沉积(PVD，Physical Vapor Deposition)工艺、化学气相沉积(CVD，Chemical Vapor Deposition)工艺、原子层沉积(ALD，Atomic Layer Deposition)等工艺。
在一些具体示例中，所述方法还包括在外围电路102上形成第三绝缘层125，所述第三绝缘层125的材料包括但不限于氮化硅(Si3N4)。形成第三绝缘层125的方法包括但不限于PVD、CVD、ALD。
接下来，如图13以及图14所示，在第一绝缘层115中形成第一凹槽，所述第一凹槽沿第二方向延伸，并在第一凹槽的侧壁、底壁以及第一绝缘层115的表面形成隔离层111。
在一些具体示例中，所述隔离层111可以为叠层结构，所述隔离层111的材料包括但不限于碳氮化硅以及氮化硅，形成隔离层111的方法包括但不限于PVD、CVD、ALD。
接下来，在形成了隔离层111的第一凹槽中形成第一导电线104。
在一些具体示例中，所述第一导电线104的材料为导电材料，示例性的第一导电线104的材料包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物或其任何组合。
在一些具体示例中，所述方法还包括在第一导电线104上形成第一阻挡层127。所述第一阻挡层127的材料包括但不限于TiN。形成第一阻挡层127的方法包括但不限于PVD、CVD、ALD。
接下来，在第一绝缘层115上形成第二绝缘层116。
在一些具体示例中，所述第二绝缘层116的材料包括但不限于氧化硅(SiO2)。形成第二绝缘层116的方法包括但不限于PVD、CVD、ALD。
需要说明的是，图14示出了在图13的CC’位置的截面图。
接下来，如图15以及图16所示，在第二绝缘层116中形成通孔117，通孔117暴露出第一导电线104上的第一阻挡层127，且通孔117在第三方向的宽度大于第一导电线104在第三方向的宽度。
在一些具体示例中，形成通孔117的方法包括但不限于干法刻蚀工艺。
需要说明的是，图16示出了在图15的CC’位置的截面图。
接下来，如图17以及图18所示，在通孔117中依次形成第一电极112、介质层113、第二电极114。
需要说明的是，图18示出了在图17的CC’位置的截面图。
在一些具体实施例中，所述第一电极112的材料和所述第二电极114的材料均包括以下至少之一：
掺杂的碳化硅、掺杂的锗化硅、掺杂的碳化锗硅。
在一些具体示例中，碳化硅、锗化硅、碳化锗硅的掺杂类型可以为N型。
这里，形成第一电极112以及第二电极114的方法包括但不限于PVD、CVD、ALD。
这里，第一电极112用于作为存储电容的下电极，第二电极114用于作为存储电容的上电极，介质层113可以用于作为存储电容的电介质。
这里，所述介质层113的组成材料包括高介电常数(High-K)材料，高介电常数材料一般指介电常数高于3.9的材料，且通常显著高于该值。在一些具体示例中，所述介质层113的材料可以包括但不限于氧化铝(Al2O3)、氧化锆(ZrO)、氧化铪(HfO2)、钛酸锶(SrTiO3)等。
在一些具体示例中，所述方法还包括在形成介质层113之前，在第一电极112上形成第二阻挡层128。所述第二阻挡层128位于第一电极112以及介质层113之间，所述第二阻挡层128的材料包括但不限于TiN。形成第一阻挡层127的方法包括但不限于PVD、CVD、ALD。
接下来，如图19以及图20所示，在所述第二绝缘层116上依次形成第一半导体材料层118、双向阈值开关材料层119、第二半导体材料层120。
需要说明的是，图20示出了在图19的CC’位置的截面图。
这里，第一半导体材料层118的材料和第二半导体材料层120的材料可以相同也可以不同。示例性的，所述第一半导体材料层118、第二半导体材料层120的材料可以均为N型掺杂的锗化硅。
在一些具体示例中，形成第一半导体材料层118和第二半导体材料层120的方法包括但不限于PVD、CVD、ALD。
这里，所述双向阈值开关材料层119的材料包括硫系化物。示例性的，所述双向阈值开关材料层119的材料包括但不限于硒化锗(GeaSeb)、氮硒化锗(GeaSebNc)、砷硒化锗(GeaSebAsc)、氮锑硒化锗(GeaSebSbcNd)、碲化锗(GeaTeb)、碲化硅(SiaTeb)、碲化锌(ZnaTeb)、碲化碳(CaTeb)、碲化硼(BaTeb)、氮硅砷碲化锗(GeaAsbTecNdSie)、硒硅砷碲化锗(GeaAsbTecSedSie)。
这里，形成双向阈值开关108的材料的方法包括但不限于PVD、CVD、ALD。
接下来，如图21以及图22所示，刻蚀所述第一半导体材料层118、双向阈值开关材料层119、第二半导体材料层120，形成贯穿所述第一半导体材料层118、双向阈值开关材料层119、第二半导体材料层120的第二凹槽121和第三凹槽122；所述第二凹槽121沿所述第二方向延伸，所述第三凹槽122沿所述第三方向延伸，所述第二凹槽121和第三凹槽122将所述第一半导体材料层118、双向阈值开关材料层119、第二半导体材料层120分别划分成第一半导体层109、双向阈值开关108、第二半导体层110。
需要说明的是，图22示出了在图21的CC’位置的截面图。
这里，第一半导体层109与存储电容的第二电极114连接。
在一些具体示例中，形成第二凹槽121和第三凹槽122的方法包括但不限于干法刻蚀工艺。
接下来，如图23以及图24所示，在第二凹槽121以及第三凹槽122的侧壁、底壁以及第二半导体层110的表面形成隔离层111。
需要说明的是，图24示出了在图23的CC’位置的截面图。
接下来，如图25以及图26所示，在形成了隔离层111的第二凹槽121以及第三凹槽122中形成第四绝缘层126。
需要说明的是，图26示出了在图25的CC’位置的截面图。
这里，所述第四绝缘层126的材料包括但不限于氧化硅(SiO2)。形成第四绝缘层126的方法包括但不限于PVD、CVD、ALD等工艺。
在一些具体示例中，在第二凹槽121以及第三凹槽122中形成第四绝缘层126时，在隔离层111上也会形成第四绝缘层126，所述方法还包括：对第四绝缘层126进行平坦化处理，使得暴露出第二半导体层上的隔离层111。
在一些具体示例中，对第四绝缘层126进行平坦化处理的方法包括但不限于化学机械研磨(CMP，Chemical Mechanical Polish)。
在一些具体示例中，所述方法还包括：去除第二半导体层110上的隔离层111，使得暴露出第二半导体层110，便于后续工艺中形成的第二导电线106能与第二半导体层110连接。
在一些具体示例中，去除第二半导体层110上的隔离层111的方法包括但不限于刻蚀工艺。
接下来，如图27以及28所示，在第二半导体层110上形成第三阻挡层129。
需要说明的是，图28示出了在图27的CC’位置的截面图。
在一些具体示例中，所述第三阻挡层129的材料包括但不限于TiN。形成第三阻挡层129的方法包括但不限于PVD、CVD、ALD。
接下来，在第三阻挡层129上形成第二导电层。
在一些具体示例中，第二导电层的材料包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物或其任何组合。形成第二导电层的方法包括但不限于PVD、CVD、ALD。
接下来，刻蚀所述第二导电层，形成第四凹槽124；所述第四凹槽124沿第三方向延伸，所述第四凹槽124将所述第二导电层划分成第二导电线106，所述第二导电线106与所述双向阈值开关108连接。
在一些具体示例中，形成第四凹槽124的方法包括但不限于干法刻蚀工艺。
接下来，如图29以及30所示，在第四凹槽124中以及第二导电线106上形成隔离层111。
需要说明的是，图30示出了在图29的CC’位置的截面图。
根据本公开的第三方面，本公开实施例还提供了一种存储器的操作方法，应用于上述实施例中任一实施例所述的存储器，图31为本公开实施例提供的一种存储器的操作方法的流程示意图。如图31所示，本公开实施例提供的存储器的操作方法包括以下步骤：
S2100：接收第一指令，所述第一指令指示对所述存储器中选中存储单元进行数据写入操作；
S2200：响应于所述第一指令，根据预写入数据的状态将正向压差或反向压差设置在选中存储单元所连接的第一导电线和第二导电线之间。
在一些具体示例中，所述正向压差或反向压差是利用外围电路中的写电压驱动电路施加在所述选中存储单元所连接的第一导电线和第二导电线之间的。
根据本公开的第四方面，本公开实施例还提供了另一种存储器的操作方法，应用于上述实施例中任一实施例所述的存储器，图32为本公开实施例提供的另一种存储器的操作方法的流程示意图。如图32所示，本公开实施例提供的存储器的操作方法包括以下步骤：
S3100：接收第二指令，所述第二指令指示对所述存储器中选中存储单元进行数据读取操作；
S3200：响应于所述第二指令，将读取电压施加在所述选中存储单元所连接的第二导电线上；
S3300：施加读取电压之后，检测施加读取电压之后的所述选中存储单元与所述第二导电线连接的一端的电流。
在一些具体示例中，所述读取电压是利用外围电路中的读电压驱动电路施加在所述选中存储单元所连接的第二导电线上的。
在本公开所提供的几个实施例中，应该理解到，所揭露的设备和方法，可以通过非目标的方式实现。以上所描述的设备实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，如：多个单元或组件可以结合，或可以集成到另一个系统，或一些特征可以忽略，或不执行。另外，所显示或讨论的各组成部分相互之间的耦合、或直接耦合。
本公开所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。
本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (18)

1.一种存储器，其特征在于，包括：
衬底；
外围电路，位于所述衬底上；
存储阵列，位于所述外围电路上，包括沿第一方向堆叠设置的第一导电线、存储单元、第二导电线；其中，所述存储单元包括沿所述第一方向堆叠设置的存储结构以及双向阈值开关，所述第一导电线沿第二方向延伸，所述第二导电线沿第三方向延伸；所述第二方向与所述第三方向相交且均与所述第一方向垂直，所述第一方向为所述衬底的厚度方向。
2.根据权利要求1所述的存储器，其特征在于，所述存储单元还包括：第一半导体层、第二半导体层；其中，所述第一半导体层、双向阈值开关、第二半导体层沿所述第一方向堆叠设置。
3.根据权利要求2所述的存储器，其特征在于，所述第一半导体层的材料和所述第二半导体层的材料均包括掺杂的锗化硅，所述双向阈值开关的材料包括硫系化物。
4.根据权利要求1所述的存储器，其特征在于，所述外围电路包括：写电压驱动电路；所述写电压驱动电路用于根据预写入数据的状态将选中存储单元所连接的第一导电线和第二导电线之间设置为正向压差或负向压差。
5.根据权利要求1所述的存储器，其特征在于，所述外围电路包括：读电压驱动电路和电流检测电路；其中，
所述读电压驱动电路用于向选中存储单元所连接的第二导电线施加读取电压；
所述电流检测电路用于检测施加读取电压之后的所述选中存储单元与所述第二导电线连接的一端的电流。
6.根据权利要求1所述的存储器，其特征在于，所述存储器还包括互连层；所述互连层位于所述存储阵列以及所述外围电路之间，用于电连接所述存储阵列以及所述外围电路。
7.根据权利要求1所述的存储器，其特征在于，所述存储器还包括隔离层，所述第一导电线、所述双向阈值开关以及所述第二导电线均被所述隔离层部分环绕。
8.根据权利要求7所述的存储器，其特征在于，所述隔离层的材料包括碳氮化硅以及氮化硅。
9.根据权利要求1所述的存储器，其特征在于，所述存储结构包括存储电容，所述存储电容包括第一电极、介质层、第二电极；所述介质层覆盖所述第一电极，所述第二电极覆盖所述介质层，所述第一电极与所述第一导电线连接，所述第二电极与所述双向阈值开关连接。
10.根据权利要求9所述的存储器，其特征在于，所述第一电极的材料和所述第二电极的材料均包括以下至少之一：
掺杂的碳化硅、掺杂的锗化硅、掺杂的碳化锗硅。
11.一种存储器的制作方法，其特征在于，所述方法包括：
提供衬底；
在所述衬底上形成外围电路；
在所述外围电路上形成存储阵列；其中，
形成所述存储阵列包括：
在所述外围电路上形成沿第二方向延伸的第一导电线；
在所述第一导电线上形成存储单元；所述存储单元包括沿第一方向堆叠设置的存储结构以及双向阈值开关；
在所述存储单元上形成沿第三方向延伸的第二导电线；所述第二方向与所述第三方向相交且均与所述第一方向垂直，所述第一方向为所述衬底的厚度方向。
12.根据权利要求11所述的存储器的制作方法，其特征在于，形成所述第一导电线，包括：
在所述外围电路上形成第一绝缘层；
在所述第一绝缘层中形成第一凹槽，所述第一凹槽沿第二方向延伸；
在所述第一凹槽中形成所述第一导电线。
13.根据权利要求11所述的存储器的制作方法，其特征在于，所述存储结构包括存储电容，形成所述存储单元，包括：
在所述第一导电线上形成第二绝缘层；
在所述第二绝缘层中形成贯穿所述第二绝缘层的通孔；
在所述通孔中依次形成第一电极、介质层、第二电极；所述第一电极、介质层、第二电极共同构成所述存储结构，所述第一电极覆盖所述通孔的侧壁以及底壁，所述介质层覆盖所述第一电极，所述第二电极覆盖所述介质层；所述第一电极与所述第一导电线连接，所述第二电极与所述双向阈值开关连接。
14.根据权利要求11所述的存储器的制作方法，其特征在于，形成所述存储单元包括：
在所述存储结构上依次形成第一半导体材料层、双向阈值开关材料层、第二半导体材料层；
刻蚀所述第一半导体材料层、双向阈值开关材料层、第二半导体材料层，形成贯穿所述第一半导体材料层、双向阈值开关材料层、第二半导体材料层的第二凹槽和第三凹槽；所述第二凹槽沿所述第二方向延伸，所述第三凹槽沿所述第三方向延伸，所述第二凹槽和第三凹槽将所述第一半导体材料层、双向阈值开关材料层、第二半导体材料层分别划分成第一半导体层、双向阈值开关、第二半导体层。
15.根据权利要求11所述的存储器的制作方法，其特征在于，形成所述第二导电线，包括：
在所述存储单元上形成第二导电层；
刻蚀所述第二导电层，形成第四凹槽；所述第四凹槽沿第三方向延伸，所述第四凹槽将所述第二导电层划分成第二导电线，所述第二导电线与所述双向阈值开关连接。
16.根据权利要求11所述的存储器的制作方法，其特征在于，所述方法还包括：
形成隔离层；所述第一导电线、所述双向阈值开关以及所述第二导电线均被所述隔离层部分环绕。
17.一种存储器的操作方法，其特征在于，应用于权利要求1-10任一项所述的存储器，所述方法包括：
接收第一指令，所述第一指令指示对所述存储器中选中存储单元进行数据写入操作；
响应于所述第一指令，根据预写入数据的状态将正向压差或反向压差设置在选中存储单元所连接的第一导电线和第二导电线之间。
18.一种存储器的操作方法，其特征在于，应用于权利要求1-10任一项所述的存储器，所述方法包括：
接收第二指令，所述第二指令指示对所述存储器中选中存储单元进行数据读取操作；
响应于所述第二指令，将读取电压施加在所述选中存储单元所连接的第二导电线上；
施加读取电压之后，检测施加读取电压之后的所述选中存储单元与所述第二导电线连接的一端的电流。
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US11569243B2 (en) * 2018-09-25 2023-01-31 Intel Corporation Stacked-substrate DRAM semiconductor devices
CN112768488B (zh) * 2021-02-04 2021-11-09 长江先进存储产业创新中心有限责任公司 相变存储器及其制作方法
CN113990368B (zh) * 2021-10-29 2023-03-14 华中科技大学 一种基于奥氏阈值开关器件的动态存储结构及其操作方法
CN115020411A (zh) * 2022-05-25 2022-09-06 长鑫存储技术有限公司 存储器

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