CN117879586A - 一种低栅压高摆幅电平位移驱动电路 - Google Patents

Abstract

本发明属于功率集成电路技术领域，具体涉及一种低栅压高摆幅电平位移驱动电路。该电路双摆幅电平位移电路在传统的电平位移电路的基础上，分别在同相和反相回路中增加高压NMOS和高压PMOS器件，并使其栅电位分别偏置于5V和V_CC‑5V的固定电压，该电平位移具有两路同相输出OUTN和OUTP，其中OUTN的逻辑高电平为5V，逻辑低电平为0V，OUTP的逻辑高电平为V_CC，逻辑低电平为V_CC‑5V；满摆幅的输出级电路改进了传统的反相器电路，NMOS的输入使用OUTN，PMOS的输入使用OUTP，并在通路中添加高压NMOS和高压PMOS器件，从而达到使用薄栅氧工艺器件实现高摆幅输出的目的，瞬态上拉下拉能力强，不会产生静态功耗。该电路的优点在于使用薄栅氧工艺器件输出了高摆幅的逻辑驱动信号，没有静态功耗。

Description

一种低栅压高摆幅电平位移驱动电路

技术领域

本发明属于功率集成电路技术领域，具体涉及一种低栅压高摆幅电平位移驱动电路。

背景技术

目前的集成电路工艺中，薄栅氧工艺越来越多地被采用。薄栅氧工艺顺应了集成电路器件小型化的趋势，使得电路集成度提高、功耗减小、速度提升。此外，薄栅氧工艺可有效抑制短沟道效应、提升栅控能力，也可使MOS器件的驱动电流获得提升。为了适应集成电路总的发展趋势和降低工艺成本，越来越多的BCD工艺仅提供薄栅氧。

但是薄栅氧工艺的栅工作电压仅为5V。而栅驱动电路往往要求提供12-15V摆幅的栅驱动电压。显然采用薄栅氧BCD工艺，标准的电路架构无法满足上述要求，需要采用新的电路架构实现。

发明内容

针对上述需求，本发明提出了一种低栅压高摆幅电平位移驱动电路，以满足薄栅氧工艺条件下输出高摆幅逻辑驱动信号的要求。

本发明的技术方案为：

一种低栅压高摆幅电平位移驱动电路，包括双摆幅输出电平位移模块和满摆幅反相器输出级模块；

所述的双摆幅输出电平位移模块包括第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4和反相器INV；

所述的满摆幅反相器输出级模块包括第五NMOS管MN5、第六NMOS管MN6、第七NMOS管MN7、第八NMOS管MN8、第九NMOS管MN9、第五PMOS管MP5、第六PMOS管MP6、第七PMOS管MP7、第八PMOS管MP8和第九PMOS管MP9；

其中，第一NMOS管MN1的栅极接输入逻辑信号V_IN，同时与反相器INV的输入端相连，第一NMOS管MN1的源极接地，第一NMOS管MN1的漏极与第三NMOS管MN3的源极相连；第二NMOS管MN2的栅极与反相器INV的输出端相连，源极接地，漏极与第四NMOS管NM4的源极、第五NMOS管MN5的栅极相连；第三NMOS管MN3的栅极接固定偏置电压5V，第三NMOS管MN3的栅极同时与第四NMOS管NM4的栅极、第六NMOS管MN6的栅极、第八NMOS管MN8的栅极相连，第三NMOS管MN3的源极与第一NMOS管MN1的漏极相连，第三NMOS管MN3的漏极与第一PMOS管MP1的漏极相连；第四NMOS管MN4的源极与第二NMOS管MN2的漏极、第五NMOS管MN5的栅极相连；第一PMOS管MP1的栅极接固定偏置电压-5V，第一PMOS管MP1的栅极同时与第二PMOS管MP2的栅极、第五PMOS管MP5的栅极、第七PMOS管MP7的栅极相连，第一PMOS管MP1的源极与第三PMOS管MP3的漏极、第四PMOS管MP4的栅极相连；第二PMOS管的源极与第四PMOS管MP4的漏极、第三PMOS管MP3的栅极、第六PMOS管MP6的栅极相连，第二PMOS管的漏极与第四NMOS管MN4的漏极相连；第三PMOS管的栅极与第四PMOS管MP4的漏极、第二PMOS管MP2的源极、第六PMOS管MP6的栅极相连，第三PMOS管的源极接电源电压V_CC；第四PMOS管MP4的栅极与第三PMOS管MP3的漏极、第一PMOS管MP1的源极相连，第四PMOS管MP4的源极接电源电压V_CC；

第五NMOS管MN5的栅极与第二NMOS管MN2的漏极、第四NMOS管MN4的源极相连，第五NMOS管MN5的源极接地，第五NMOS管MN5的漏极与第六NMOS管MN6的源极、第七NMOS管MN7的栅极相连；第六NMOS管MN6的源极与第五NMOS管MN5的漏极、第七NMOS管MN7的栅极相连，第六NMOS管MN6的漏极与第五PMOS管MP5的漏极相连；第七NMOS管MN7的栅极与第五NMOS管MN5的漏极、第六NMOS管MN6的源极相连，第七NMOS管MN7的源极接地，第七NMOS管MN7的漏极与第八NMOS管MN8的源极、第九NMOS管MN9的栅极相连；第八NMOS管MN8的源极与第七NMOS管MN7的漏极、第九NMOS管MN9的栅极相连，第八NMOS管MN8的漏极与第七PMOS管MP7的漏极相连；第九NMOS管MN9的源极接地，第九NMOS管MN9的漏极与第九PMOS管MP9的漏极相连并作为输出端；第五PMOS管MP5的源极与第六PMOS管MP6的漏极、第八PMOS管MP8的栅极相连，第五PMOS管MP5的漏极与第六NMOS管MN6的漏极相连；第六PMOS管MP6的源极接电源电压V_CC，漏极与第五PMOS管MP5的源极、第八PMOS管MP8的栅极相连；第七PMOS管MP7的源极与第八PMOS管MP8的漏极、第九PMOS管MP9的栅极相连，第七PMOS管MP7的漏极与第八NMOS管MN8的漏极相连；第八PMOS管MP8的栅极与第六PMOS管MP6的漏极、第五PMOS管MP5的源极相连，第八PMOS管MP8的源极接电源电压V_CC，第八PMOS管MP8的漏极与第七PMOS管MP7的源极、第九PMOS管MP9的栅极相连；第九PMOS管MP9的栅极与第七PMOS管MP7的源极、第八PMOS管MP8的漏极相连，第九PMOS管MP9的源极接电源电压V_CC。

本发明的有益效果为，1)使用薄栅氧工艺器件输出了高摆幅的逻辑驱动信号，解决了薄栅氧工艺器件中5V栅压限制其在高压驱动电路中的应用问题，降低了工艺成本，适应集成电路总的发展趋势；2)该发明中的驱动电路不产生静态功耗，提高了驱动电路效率；3)满摆幅反相器输出级模块中的电路可以通过级联的方式降低传播延时，逐级提高驱动能力，适应驱动电路中不同尺寸功率管的应用需求。

附图说明

图1是本发明提出的一种低栅压高摆幅电平位移驱动电路实现结构图。

具体实施方式

下面结合附图对本发明作进一步的阐述。

如图1所示，本发明的双摆幅输出电平位移模块将传统的交叉耦合电平位移改进，在同相和反向回路增加一对高压NMOS和高压PMOS。输入VIN的逻辑摆幅低电平为0V，高电平为V_DD(V_DD≤5V)，当MN1的栅极为低电平时，MN2的栅极为高电平，OUTN被MN2拉为低电平，OUTP也逐渐下降，当OUTP下降为V_CC-5V时，MP2的V_GS＝0，MP2关闭，此时，OUTP被钳位在V_CC-5V，在这个过程中，MN4由截止区逐渐打开，MP2由打开状态逐渐进入截止区，存在MP2和MN4同时开启的时间段，保证了瞬态下拉电流，且在稳态时由于MP2关闭而没有静态功耗；当MN1的栅极为高电平时，MN2的栅极为低电平，OUTP被拉到电源电压V_CC，OUTN也被逐渐拉高，当OUTN升高到5V时，MN4的V_GS＝0，MN4关闭，此时OUTN被钳位在5V，在这个过程中，MN4由开启状态逐渐过渡到截止区，MP2由截止区逐渐过渡到开启状态，同样存在MP2和MN4同时开启的时间段，保证了瞬态上拉电流，且在稳态时由于MN4关闭而不会产生静态功耗。因此，该双摆幅输出电平位移模块输出了OUTN和OUTP同相逻辑信号，其中OUTN的逻辑低电平为0V，逻辑高电平为5V，OUTP的逻辑低电平为V_CC-5V，逻辑高电平为V_CC，瞬态上拉下拉能力强，静态功耗为0。

在栅驱动电路中，栅驱动输出级通常需要多级级联。但由于所有器件均有栅耐压限制，使得多级级联变得困难，因此将常用的反相器改进，在反相器的输出通路增加高压NMOS和高压PMOS，成为不受栅耐压限制的满摆幅反相器输出级模块。该电路由三级薄栅氧反相器链组成。其中，末级采用高压PMOS和高压NMOS组成倒相输出。它们的栅控制信号分别由两条分立的信号通道提供，这两个信号可以由上述的双摆幅电平位移模块产生，同时会在反相过程中如上述双摆幅电平位移模块一样自动钳位而不会使下级的反相器中的器件栅压超出限制范围。电路的自动钳位原理如下：OUTN和OUTP输入为同相，当OUTN和OUTP变为高电平时，MN5关，MP6开，在此过程中，MN6的源极电位和MP5的源极电位逐渐下降。当MP5的源极电位下降到V_CC-5V时，MP5的V_GS＝0,使得MP5关断。此时，MP5的源极电位被限定在Vcc-5V。另一方面，由于MN5的开启，MN6的源极电平下降到0V。在此过程中，MP5由开到关，MN6由关到开。其中，存在一个MP5和MN6同时开启的时间段，这样保证了瞬态下拉电流。而在稳态时，MP5关，MN6开，从电源到地无静态电流，仅依靠器件的泄漏电流来维持电平，即静态功耗为零。同时该设计又具有能提供足够的下拉(上拉)电流的能力。对于OUTN和OUTP变为低电平的情况，由于电路的对称性，情况与前面的描述类似。

满摆幅反相器输出级模块中，可以通过多级级联的方式来逐渐提高驱动能力，满足不同大小功率管的驱动需求，同时降低传播延时。在最后一级中，仅使用MP9和MN9两个高压MOS来达到满摆幅的输出，由于MP9和MN9的栅极电位摆幅为5V，均不会超过栅压限制，从而输出0到V_CC的满摆幅逻辑信号。

Claims (1)

1.一种低栅压高摆幅电平位移驱动电路，其特征在于，包括双摆幅输出电平位移模块和满摆幅反相器输出级模块；

所述的双摆幅输出电平位移模块包括第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4和反相器INV；

所述的满摆幅反相器输出级模块包括第五NMOS管MN5、第六NMOS管MN6、第七NMOS管MN7、第八NMOS管MN8、第九NMOS管MN9、第五PMOS管MP5、第六PMOS管MP6、第七PMOS管MP7、第八PMOS管MP8和第九PMOS管MP9；

其中，第一NMOS管MN1的栅极接输入逻辑信号V_IN，同时与反相器INV的输入端相连，第一NMOS管MN1的源极接地，第一NMOS管MN1的漏极与第三NMOS管MN3的源极相连；第二NMOS管MN2的栅极与反相器INV的输出端相连，源极接地，漏极与第四NMOS管NM4的源极、第五NMOS管MN5的栅极相连；第三NMOS管MN3的栅极接固定偏置电压5V，第三NMOS管MN3的栅极同时与第四NMOS管NM4的栅极、第六NMOS管MN6的栅极、第八NMOS管MN8的栅极相连，第三NMOS管MN3的源极与第一NMOS管MN1的漏极相连，第三NMOS管MN3的漏极与第一PMOS管MP1的漏极相连；第四NMOS管MN4的源极与第二NMOS管MN2的漏极、第五NMOS管MN5的栅极相连；第一PMOS管MP1的栅极接固定偏置电压-5V，第一PMOS管MP1的栅极同时与第二PMOS管MP2的栅极、第五PMOS管MP5的栅极、第七PMOS管MP7的栅极相连，第一PMOS管MP1的源极与第三PMOS管MP3的漏极、第四PMOS管MP4的栅极相连；第二PMOS管的源极与第四PMOS管MP4的漏极、第三PMOS管MP3的栅极、第六PMOS管MP6的栅极相连，第二PMOS管的漏极与第四NMOS管MN4的漏极相连；第三PMOS管的栅极与第四PMOS管MP4的漏极、第二PMOS管MP2的源极、第六PMOS管MP6的栅极相连，第三PMOS管的源极接电源电压V_CC；第四PMOS管MP4的栅极与第三PMOS管MP3的漏极、第一PMOS管MP1的源极相连，第四PMOS管MP4的源极接电源电压V_CC；

第五NMOS管MN5的栅极与第二NMOS管MN2的漏极、第四NMOS管MN4的源极相连，第五NMOS管MN5的源极接地，第五NMOS管MN5的漏极与第六NMOS管MN6的源极、第七NMOS管MN7的栅极相连；第六NMOS管MN6的源极与第五NMOS管MN5的漏极、第七NMOS管MN7的栅极相连，第六NMOS管MN6的漏极与第五PMOS管MP5的漏极相连；第七NMOS管MN7的栅极与第五NMOS管MN5的漏极、第六NMOS管MN6的源极相连，第七NMOS管MN7的源极接地，第七NMOS管MN7的漏极与第八NMOS管MN8的源极、第九NMOS管MN9的栅极相连；第八NMOS管MN8的源极与第七NMOS管MN7的漏极、第九NMOS管MN9的栅极相连，第八NMOS管MN8的漏极与第七PMOS管MP7的漏极相连；第九NMOS管MN9的源极接地，第九NMOS管MN9的漏极与第九PMOS管MP9的漏极相连并作为输出端；第五PMOS管MP5的源极与第六PMOS管MP6的漏极、第八PMOS管MP8的栅极相连，第五PMOS管MP5的漏极与第六NMOS管MN6的漏极相连；第六PMOS管MP6的源极接电源电压V_CC，漏极与第五PMOS管MP5的源极、第八PMOS管MP8的栅极相连；第七PMOS管MP7的源极与第八PMOS管MP8的漏极、第九PMOS管MP9的栅极相连，第七PMOS管MP7的漏极与第八NMOS管MN8的漏极相连；第八PMOS管MP8的栅极与第六PMOS管MP6的漏极、第五PMOS管MP5的源极相连，第八PMOS管MP8的源极接电源电压V_CC，第八PMOS管MP8的漏极与第七PMOS管MP7的源极、第九PMOS管MP9的栅极相连；第九PMOS管MP9的栅极与第七PMOS管MP7的源极、第八PMOS管MP8的漏极相连，第九PMOS管MP9的源极接电源电压V_CC。