CN117858515A - 包括用于增强的插入晶片的层叠封装件 - Google Patents

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Abstract

本申请涉及包括用于增强的插入晶片的层叠封装件。一种层叠封装件包括：第一晶片层叠物，其包括第一晶片；第二晶片层叠物，其包括第二晶片；以及插入晶片，其位于第一晶片层叠物和第二晶片层叠物之间，其中插入晶片比第一晶片和第二晶片中的每一个厚。

Description

包括用于增强的插入晶片的层叠封装件
技术领域
本公开涉及半导体技术，并且尤其地，涉及包括用于增强晶片层叠物的用于增强的插入晶片的层叠封装件。
背景技术
随着半导体封装件的性能更高，集成度变得更高，速度更快，以及尺寸减小，尝试了其中半导体晶片以三维(3D)形式层叠的层叠封装结构。尝试了其中如高带宽存储器模块那样垂直层叠晶片的结构。为了使层叠封装件具有更多晶片，晶片需要具有更小的厚度。随着晶片的厚度减小，可能在层叠晶片中导致结构故障。随着晶片的厚度减小，可能在晶片中导致翘曲。晶片的翘曲可能导致接合失败，诸如其中晶片之间的接合破裂的分层。
发明内容
在实施方式中，一种层叠封装件可以包括：第一晶片层叠物，其包括第一晶片；第二晶片层叠物，其包括第二晶片；以及插入晶片，其位于第一晶片层叠物和第二晶片层叠物之间，插入晶片比第一晶片和第二晶片中的每一个厚。
在实施方式中，一种层叠封装件可以包括：第一晶片层叠物，其包括第一晶片；第二晶片层叠物，其包括第二晶片；插入晶片，其位于第一晶片层叠物与第二晶片层叠物之间，插入晶片包括彼此相对的第一接合表面和第二接合表面；以及第三虚设金属层，其设置在插入晶片的第一接合表面上方或第二接合表面下方。
附图说明
图1是例示了根据实施方式的层叠封装件的截面图。
图2是例示了根据实施方式的层叠封装件的截面图。
图3是例示了图2中的层叠封装件的虚设金属层的平面图。
图4是例示了根据实施方式的层叠封装件的截面图。
图5是例示了根据实施方式的层叠封装件的截面图。
图6是例示了根据实施方式的层叠封装件的截面图。
图7是例示了使用包括根据实施方式的层叠封装件的存储卡的电子系统的框图。
图8是例示了包括根据实施方式的层叠封装件的电子系统的框图。
具体实施方式
在本申请的示例描述中使用的术语是考虑到提出的实施方式中的功能而选择的术语，并且术语的含义可以依据用户、操作者的意图或技术领域的实践而不同。如果在本说明书中已经具体定义了所使用的术语，则该术语的含义遵循该术语的定义，如果没有具体定义该术语，则该术语的含义可以按照本领域技术人员通常可以认识到的含义来解释。
在本申请的示例描述中，诸如“第一”、“第二”、“侧”、“顶”、“底或下”之类的术语被用于在元件之间进行区分并且不用于限制元件本身或表示特定次序。
半导体基板可以表示其上集成有电子部件和元件的半导体晶圆。集成电路可以集成在半导体基板上。半导体基板可以被切割成多个半导体芯片或多个半导体晶片。
半导体芯片可以是其上已集成有诸如DRAM、SRAM、NAND闪存、NOR闪存、MRAM、ReRAM、FeRAM或PcRAM之类的存储器装置的存储器芯片。半导体芯片可以表示其中逻辑电路已经集成在半导体基板上的逻辑晶片或ASIC芯片、应用处理器(AP)、图形处理单元(GPU)、中央处理单元(CPU)或片上系统(SoC)。
半导体芯片可以是构成半导体封装件或半导体产品的组件。半导体芯片可以应用于信息通信装置，诸如移动终端、生物或保健相关电子装置、以及人类可穿戴的电子装置。半导体芯片可以应用于物联网。
在整个说明书中，相同的附图标记可以表示相同的组件。因此，尽管在相应的附图中没有提及或描述相同的附图标记或相似的附图标记，但是可以参照其它附图来对它们进行描述。此外，虽然在某个附图中未示出一些附图标记，但是可以参照其它附图来描述这些附图标记。
本公开可以提出一种用于在半导体封装件或微电子技术领域中的改进的可靠性和增加的产量的结构。本公开可以描述直接接合晶片的层叠结构。其中晶片直接接合在一起的层叠结构可以包括其中晶片的接合表面直接接合的结构。晶片的接合表面可以表示晶片的暴露表面。其中晶片直接接合在一起的结构可以是从中已经排除了晶片之间的单独粘合层、连接凸块或焊接层的接合结构。
晶片的接合表面可以包括晶片中所包括的介电层的表面部分和导电层的表面部分。晶片可以包括晶片主体、基本贯穿晶片主体的导电通孔、覆盖晶片主体的介电层、以及暴露于介电层的导电层、金属层或连接焊盘。晶片的接合表面可以包括介电层的表面部分，并且可以包括连接焊盘的暴露于介电层的表面部分或通孔的暴露于介电层的端部部分。晶片的直接接合可以表示其中下晶片的下介电层的下表面部分和顶晶片的上介电层的上表面部分通过共价键接合在一起的接合结构或接合工艺，并且构成晶片的连接焊盘的金属层和构成通孔的端部的金属层接合在一起。介电层可以包括二氧化硅，并且金属层、连接焊盘或通孔可以包括铜层。晶片的直接接合可以表示铜-SiO2混合接合。
层叠结构可以为存储器模块或三维(3D)封装件提供结构特征和层叠构造。例如，工艺和结构可以包括更厚的插入晶片和在插入晶片下方和上方直接接合在一起的晶片。
插入晶片可以充当用于增强的元件或用于减小在直接接合至插入晶片的晶片中或直接接合至插入晶片的晶片之间伴随的应力的应力减小元件。插入晶片可以减少晶片的翘曲。插入晶片插入在晶片层叠物中，作为晶片层叠物的中间层(middle tier)。插入晶片可以通过减小应力来减少晶片之间出现分层。
晶片层叠物还可以包括晶片之间的虚设金属层。由于可施加于晶片层叠物的热预算，在虚设金属层中可能出现拉伸应力。虚设金属层的拉伸应力可以补偿由于热预算而可能出现在层叠晶片中的压缩应力。虚设金属层可以充当通过补偿层叠晶片中伴随的应力来减少晶片翘曲的元件。
图1是例示了根据实施方式的层叠封装件10的截面图。
参照图1，层叠封装件10可以包括第一晶片层叠物100S、第二晶片层叠物200S和插入晶片300。在下面的撰写中，诸如“第一”或“第二”之类的撰写应该被理解为在元件之间进行区分，而不应理解为表示元件的特定次序或数量。第一晶片层叠物100S可以包括第一晶片100，并且第二晶片层叠物200S可以包括第二晶片200。第二晶片层叠物200S可以设置在第一晶片层叠物100S上方。插入晶片300可以插入在第一晶片层叠物100S和第二晶片层叠物200S之间。插入晶片300可以直接接合至第一晶片层叠物100S。第二晶片层叠物200S可以直接接合至插入晶片300。
第一晶片层叠物100S可以包括垂直层叠的多个第一晶片100。第一晶片层叠物100S在图1中已经被例示为包括层叠为三层的第一晶片100的层叠物，但还可以包括更多的第一晶片100。第一晶片100可以包括第一晶片主体110以及覆盖第一晶片主体110的表面的第一介电层120和第二介电层130。第一介电层120和第二介电层130可以形成为分别覆盖第一晶片主体110的相对表面。介电层120和130可以形成为包括二氧化硅(SiO2)层。第一晶片100还可以包括导电的第一通孔140，作为基本上贯穿第一晶片主体110的连接器。第一通孔140可以以硅通孔(TSV)结构的形式形成。
第一晶片主体110可以包括其中集成有集成电路元件的半导体基板。集成电路元件可以包括诸如动态随机存取存储器(DRAM)装置之类的易失性存储器装置，或诸如NAND闪存装置之类的非易失性存储器装置。半导体基板可以是包括硅(Si)或锗(Ge)的基板，或者可以是包括碳化硅(SiC)、砷化镓(GaAs)、砷化铟(InAs)或磷化铟(InP)的基板。尽管未示出，但是第一通孔140可以电连接到形成于第一晶片主体110中的集成电路元件。
第一晶片100还可以包括电连接或接合到第一通孔140的第一连接焊盘150。第一连接焊盘150可以形成为包括导电层或包括金属层。第一连接焊盘150可以形成为包括构成第一通孔140的材料。第一通孔140可以形成为包括铜(Cu)层。第一连接焊盘150也可以形成为包括Cu层。第一连接焊盘150可以直接连接到第一通孔140或者可以形成为通过其它迹线连接到第一通孔140，这些迹线插置于第一连接焊盘150和第一通孔140之间。第一介电层120可以形成为在覆盖第一晶片主体110的表面的同时暴露出第一连接焊盘150的表面部分。第二介电层130可以形成为在覆盖第一晶片主体110的位于第一晶片主体110的被覆盖表面侧的相对侧的表面的同时暴露出第一通孔140的端部(140E)部分。
第一晶片层叠物100S可以包括其中彼此面对的接合表面100B-1和100B-2直接接合在一起的第一晶片100。第一晶片100可以具有第三接合表面100B-1和第五接合表面100B-2，即，彼此相对的表面。在下面的撰写中，诸如“第三”或“第五”之类的撰写应理解为在元件之间进行区分，并且应理解为不表示元件的特定次序或数量。第一晶片100可以垂直层叠，使得另一个第五接合表面100B-2直接接合到一个第三接合表面100B-1。例如，第二层的第一晶片100-2可以层叠在第一层的第一晶片100-1上，使得第二层的第一晶片100-2的第五接合表面100B-2直接接合到第一层的第一晶片100-1的第三接合表面100B-1。
第一晶片100的第三接合表面100B-1可以是包括第一晶片100的第二介电层130的暴露表面部分和第一晶片100的第一通孔140的暴露端部(140E)部分的表面。第一晶片100的第五接合表面100B-2可以是包括第一晶片100的第一介电层120的暴露表面部分和第一晶片100的第一连接焊盘150的暴露表面部分的表面。以相同的方式，多个第一晶片100可以垂直层叠以构成第一晶片层叠物100S。
插入晶片300可以进一步层叠在构成第一晶片层叠物100S的层叠的第一晶片100上。插入晶片300可以是比设置在插入晶片30下方的第一晶片100厚的晶片。插入晶片300的厚度T3可以比设置在插入晶片300下方的第一晶片100的厚度T1厚，使得插入晶片300可以具有比第一晶片100更大的刚度(或硬度)。插入晶片300可以具有比第一晶片100更大的抗翘曲性。插入晶片300具有厚度T3，该厚度T3可以是第一晶片100的厚度T1的1.5倍至10倍或更多。例如，如果第一晶片100具有几十纳米(nm)的厚度，则插入晶片300可以具有几十纳米到几百纳米(nm)的厚度。如果第一晶片100具有10nm至30nm的厚度，则插入晶片300可以具有60nm至700nm的厚度。如果第一晶片100具有大约20nm的厚度，则插入晶片300可以具有100nm至200nm的厚度。
插入晶片300可以是比设置在插入晶片300上方的第二晶片200厚的晶片。插入晶片300的厚度T3可以比设置在插入晶片300上方的第二晶片200的厚度T2厚。第二晶片200可以具有与第一晶片100的厚度T1基本相同或相似的厚度T2。因为如上所述的插入晶片300可以具有比第一晶片100和第二晶片200中的每一个更厚的厚度，所以插入晶片300能够减小在直接接合到插入晶片300的晶片100和200中或者在直接接合到插入晶片300的晶片100和200之间可能伴随的应力，或者能够抵抗弯曲力。插入晶片300可以用作用于增强的元件或应力减小元件，以用于增强晶片100和200的层叠物100S和200S。
插入晶片300在图1中已被例示为作为一个实体插入在第一晶片层叠物100S和第二晶片层叠物200S之间，但是多个插入晶片300可以以插入晶片300已经垂直层叠的形式插入在第一晶片层叠物100S和第二晶片层叠物200S之间。
插入晶片300可以包括插入晶片主体310和覆盖插入晶片主体310的表面的介电层320和330。第三介电层320和第四介电层330可以形成为分别覆盖插入晶片主体310的相对表面。介电层320和330可以形成为包括二氧化硅(SiO2)层。插入晶片300还可以包括导电的第二通孔340，作为基本上贯穿插入晶片主体310的连接部件。第二通孔340可以以TSV结构的形式形成。
插入晶片主体310可以像第一晶片主体110一样包括其中集成有集成电路元件的另一半导体基板。集成在插入晶片主体310中的集成电路元件可以包括易失性存储器装置或非易失性存储器装置。尽管未示出，但是第二通孔340可以电连接到形成于插入晶片主体310中的集成电路元件。因为插入晶片300可以比设置在插入晶片300下方的第一晶片100厚，所以第二通孔340可以形成为具有比第一通孔140更长的长度。
插入晶片300还可以包括分别电连接或接合到第二通孔340的第二连接焊盘350。第二连接焊盘350可以形成为包括诸如金属层之类的导电层。第二连接焊盘350可以形成为包括构成第二通孔340的材料。第二通孔340可以形成为包括铜(Cu)层。第二连接焊盘350也可以形成为包括Cu层。第二连接焊盘350可以直接连接到第二通孔340，或者可以形成为通过其它迹线连接到第二通孔340，其它迹线插置于第二连接焊盘350和第二通孔340之间。第三介电层320可以形成为在覆盖插入晶片主体310的表面的同时暴露出第二连接焊盘350的表面部分。第四介电层330可以形成为在覆盖插入晶片主体310的位于插入晶片主体310的被覆盖表面侧的相对侧的表面的同时暴露出第二通孔340的端部部分340E。
插入晶片300可以包括彼此面对或彼此相对的接合表面300B-1和300B-2。插入晶片300的第一接合表面300B-1可以是与插入晶片300下方的第一晶片层叠物100S面对的一个表面。插入晶片300的第二接合表面300B-2可以是与插入晶片300上方的第二晶片层叠物200S面对的另一表面。插入晶片300的第一接合表面300B-1可以是包括插入晶片300的第三介电层320的暴露表面部分和第二连接焊盘350的暴露于第三介电层320的表面部分的表面。插入晶片300的第二接合表面300B-2可以是包括插入晶片300的第四介电层330的暴露表面部分和第二通孔340的暴露于第四介电层330的端部部分340E的另一表面。
插入晶片300可以直接接合至最高层的第一晶片100-3，使得插入晶片300的第一接合表面300B-1直接接合到紧接地设置在插入晶片300下方的最高层的第一晶片100-3的第三接合表面100B-1。最高层的第一晶片100-3可以表示层叠在第一晶片层叠物100S中的第一晶片100当中的设置在最高层的第一晶片100。另选地，最高层的第一晶片100-3可以表示层叠在第一晶片层叠物100S中的第一晶片100当中的最靠近插入晶片300设置的第一晶片100。由于插入晶片300的第二连接焊盘350接合到最高层的第一晶片100-3的第一通孔140的端部140E部分，因此插入晶片300的第三介电层320可以接合到最高层的第一晶片100-3的第二介电层130。由于第二通孔340通过第二连接焊盘350电连接到第一通孔140，所以插入晶片300可以电连接到插入晶片300下方的最高层的第一晶片100-3。
最低层的第二晶片200-1可以层叠在插入晶片300上，使得第二晶片200的第四接合表面200B-2直接接合到插入晶片300的第二接合表面300B-2。最低层的第二晶片200-1可以表示层叠在第二晶片层叠物200S中的第二晶片200当中的设置在最低层的第二晶片200。另选地，最低层的第二晶片200-1可以表示层叠在第二晶片层叠物200S中的第二晶片200当中的设置为最靠近插入晶片300的第二晶片200。在最低层的第二晶片200-1上还可以层叠第二晶片200，从而构造第二晶片层叠物200S。层叠的第二晶片200可以具有第四接合表面200B-2和第六接合表面200B-1，即，彼此相对的表面。在下面的撰写中，诸如“第四”或“第六”之类的撰写应该理解为在元件之间进行区分，并且应理解为不表示元件的特定次序或数量。
第二晶片200可以垂直层叠，使得另一个第四接合表面200B-2直接接合至一个第六接合表面200B-1。例如，中间层的第二晶片200-2可以层叠在最低层的第二晶片200-1上，使得中间层的第二晶片200-2的第四接合表面200B-2直接接合到最低层的第二晶片200-1的第六接合表面200B-1。同样，最高层的第二晶片200-3可以层叠在中间层的第二晶片200-2上。在图1中，三个第二晶片200被例示为层叠在第二晶片层叠物200S中，但是第二晶片层叠物200S可以进一步包括更多的第二晶片200。
第二晶片200可以包括第二晶片主体210和分别覆盖第二晶片主体210的表面的介电层220和230。第五介电层220和第六介电层230可以形成为分别覆盖第二晶片主体210的相对表面。介电层220和230可以形成为包括二氧化硅(SiO2)层。每个第二晶片200还可以包括导电的第三通孔240，作为基本上贯穿第二晶片主体210的连接部件。第三通孔240可以以TSV结构的形式形成。
第二晶片主体210可以像第一晶片主体110一样包括其中集成有集成电路元件的半导体基板。集成在第二晶片主体210中的集成电路元件可以包括易失性存储器装置或非易失性存储器装置。尽管未示出，但是第三通孔240可以电连接到形成于第二晶片主体210中的集成电路元件。因为插入晶片300可以比设置在插入晶片300上方的第二晶片200厚，所以第三通孔240可以形成为具有比第二通孔340更短的长度。
第二晶片200还可以包括电连接或接合到第三通孔240的第三连接焊盘250。第三连接焊盘250可以形成为包括导电层或包括金属层。第三连接焊盘250可以形成为包括构成第三通孔240的材料。第三通孔240可以形成为包括铜(Cu)层。第三连接焊盘250也可以形成为包括铜层。第三连接焊盘250可以直接连接到第三通孔240或者可以形成为通过其它迹线连接到第三通孔240，其它迹线插置于第三连接焊盘250和第三通孔240之间。第五介电层220可以形成为在覆盖第二晶片主体210的表面的同时暴露出第三连接焊盘250的表面部分。第六介电层230可以形成为在覆盖第二晶片主体210的位于第二晶片主体210的被覆盖表面侧的相对侧的表面的同时暴露出第三通孔240的端部240E部分。
第二晶片200的第四接合表面200B-2可以是包括第二晶片200的第五介电层220的暴露表面部分和第三连接焊盘250的暴露于第五介电层220的表面部分的表面。第二晶片200的第六接合表面200B-1可以是包括第二晶片200的第六介电层230的暴露表面部分和第三通孔240的暴露于第六介电层230的端部(240E)部分的表面。
层叠的第二晶片200当中的设置在最低层处的最低层的第二晶片200-1设置为直接面对插入晶片300。最低层的第二晶片200-1的第四接合表面200B-2可以直接结合到设置在第四接合表面200B-2下方的插入晶片300的第二接合表面300B-2。由于最低层的第二晶片200-1的第三连接焊盘250接合到插入晶片300的第二通孔340的端部部分340E，所以插入晶片300的第四介电层330可以接合到最低层的第二晶片200-1的第五介电层220。由于最低层的第二晶片200-1的第三通孔240通过第三连接焊盘250电连接到插入晶片300的第二通孔340，所以插入晶片300可以电连接到插入晶片300上方的最低层的第二晶片200-1。插入晶片300的第二通孔340可以垂直地电连接插入晶片300上方的最低层的第二晶片200-1的第三通孔240和插入晶片300下方的第一晶片100的第一通孔140。插入晶片300的第二通孔340可以将层叠的第一晶片100的第一通孔140电连接到层叠的第二晶片200的第三通孔240。
因为插入晶片300具有比层叠的第一晶片100中的每一个的厚度厚的厚度T3并且由此具有相对更大的抗翘曲性，所以插入晶片300的第二接合表面300B-2可以具有基本上平坦的表面状态。因为插入晶片300的第二接合表面300B-2具有平坦状态，所以能够减少当第二晶片200依次层叠在插入晶片300上时第二晶片200之间接合失败的原因。因为插入晶片300没有被弯曲，所以第二晶片200可以接合到插入晶片300上而不会伴随接合失败。
返回参照图1，层叠封装件10还可以包括接合到第二晶片层叠物200S的顶晶片400。顶晶片400可以是比设置在顶晶片400下方的各个层叠的第二晶片200更厚的晶片。顶晶片400的厚度T4可以比设置在顶晶片400下方的第二晶片200的厚度T2厚，使得顶晶片400可以具有比第二晶片200更大的刚度(或硬度)。顶晶片400可以具有比第二晶片200更大的抗翘曲性。
顶晶片400可以具有厚度T4，该厚度T4是第二晶片200的厚度T2的1.5倍至10倍或更多。第二晶片200可以具有与第一晶片100的厚度类似或基本相同的厚度T2。顶晶片400可以具有比层叠的第一晶片100的厚度厚的厚度T4。顶晶片400可以具有几十纳米(nm)至几百纳米(nm)的厚度。在一些实施方式中，顶晶片400可以具有200nm至700nm的厚度。由于顶晶片400具有比第一晶片100和第二晶片200中的每一个更厚的厚度，因此顶晶片400能够减小直接接合至顶晶片400的晶片100和200中或直接接合至顶晶片400的晶片100和200之间可能伴随的应力，或者能够抵抗弯曲力。顶晶片400可以像插入晶片300一样充当用于增强的元件或应力减小元件，以用于增强晶片100和200的层叠物100S和200S。
顶晶片400在图1中被例示为作为一个实体层叠在第二晶片层叠物200S上，但是多个顶晶片400可以以顶晶片400已垂直层叠的形式层叠在第二晶片层叠物200S上。
顶晶片400可以包括顶晶片主体410和覆盖顶晶片主体410的位于顶晶片主体410一侧的表面的第七介电层420。诸如“第七”之类的撰写应该理解为在元件之间进行区分，并且应理解为不表示元件的特定次序或数量。第七介电层420可以形成为包括二氧化硅(SiO2)层。顶晶片主体410可以包括其中集成有集成电路元件的半导体基板。集成电路元件可以包括易失性存储器装置或非易失性存储器装置。顶晶片400还可以包括电连接到集成在顶晶片主体410中的集成电路元件的第四连接焊盘450。第七介电层420可以接合到设置在第七介电层420下方的最高层的第二晶片200-3的第六介电层230，并且可以形成为暴露出第四连接焊盘450的表面。顶晶片400可以直接接合到设置在顶晶片400下方的最高层的第二晶片200-3，并且可以层叠在最高层的第二晶片200-3上方。
虽然未在图1中例示，但是层叠封装件10还可以包括保护包括第一晶片层叠物100S、插入晶片300、第二晶片层叠物200S和顶晶片400的层叠结构的包封层。层叠封装件10还可以包括其中设置有包括第一晶片层叠物100S、插入晶片300、第二晶片层叠物200S和顶晶片400的层叠结构的互连组件(未示出)。互连组件可以包括印刷电路板(PCB)或者插入体。
图2是例示了根据实施方式的层叠封装件12的截面图。图3是例示了图2中的层叠封装件12的第一虚设金属层510的平面图。在图2中，被呈现为与图1中的元件具有相同的附图标记、被描述为与图1中的元件具有基本相同的形状、或被描述为与图1中的元件具有基本相似的形状的元件可以被理解为教导相同的元件。
参照图2，层叠封装件12还可以包括位于第一晶片层叠物100S-A和插入晶片300之间的第一虚设金属层510。第一虚设金属层510可以形成在第一晶片层叠物100S-A中所包括的第一晶片100当中的、设置在最高层的第一晶片100-3A中。第一虚设金属层510可以形成为设置在设置于第一晶片层叠物100S-A的最高层处的第一晶片100-3A的第三接合表面100B-1下方。第一虚设金属层510可以形成为具有被设置在第一晶片层叠物100S-A的最高层处的第一晶片100-3A的第二介电层130A电隔离的图案形状。设置在最高层处的第一晶片100-3A的第二介电层130A可以形成为通过覆盖第一虚设金属层510将第一虚设金属层510与外部隔离。
参照图2和图3，第一虚设金属层510可以形成为包括多个条状。第一虚设金属层510可以形成为从其中已经形成有第一通孔140的中心区域(CR)延伸到晶片侧部(DS)的条状。第一虚设金属层510可以通过可施加到第一晶片层叠物100S-A或层叠封装件12的热预算而产生拉伸应力TS。这样的拉伸应力可以充当通过减小使第一晶片层叠物100S-A弯曲的力来抵抗第一晶片层叠物100S-A的弯曲的抵抗力。第一虚设金属层510可以起到减小第一晶片层叠物100S-A的弯曲的作用。
图4是例示了根据实施方式的层叠封装件14的截面图。在图4中，被呈现为与图1中的元件具有相同的附图标记、被描述为与图1中的元件具有基本相同的形状、或被描述为与图1中的元件具有基本相似的形状的元件可以理解为教导相同的元件。
参照图4，层叠封装件14还可以包括引入第二晶片层叠物200S-B和插入晶片300之间的第二虚设金属层520。第二虚设金属层520可以形成在第二晶片层叠物200S-B中所包括的第二晶片200当中的设置在最低层的第二晶片200-1B中。第二虚设金属层520可以形成为设置在设置于第二晶片层叠物200S-B的最低层处的第二晶片200-1B的第四接合表面200B-2上。第二虚设金属层520可以形成为具有被设置在第二晶片层叠物200S-B的最低层的第二晶片200-1B的第五介电层220B电隔离的图案形状。设置在最低层的第二晶片200-1B的第五介电层220B可以形成为通过覆盖第二虚设金属层520将第二虚设金属层520与外部隔离。
第二虚设金属层520可以形成为具有与第一虚设金属层(图3中的510)的图案形状相似的图案形状。第二虚设金属层520可以形成为包括多个条状。第二虚设金属层520可以像第一虚设金属层510一样由于可施加到第二晶片层叠物200S-B或层叠封装件14的热预算而产生拉伸应力。这样的拉伸应力可以充当通过减小使第二晶片层叠物200S-B弯曲的力而抵抗第二晶片层叠物200S-B的弯曲的抵抗力。第二虚设金属层520可以起到减小第二晶片层叠物200S-B的弯曲的作用。
图5是例示了根据实施方式的层叠封装件15的截面图。在图5中，被呈现为与图1中的元件具有相同的附图标记、被描述为与图1中的元件具有基本相同的形状、或被描述为与图1中的元件具有基本相似的形状的元件可以理解为教导相同的元件。
参照图5，层叠封装件15还可以包括位于第一晶片层叠物100S和插入晶片300-C之间的第三虚设金属层530。诸如至此所描述的“第一虚设金属层、第二虚设金属层和第三虚设金属层”之类的撰写应当被理解为在虚设金属层之间进行区分，而不应被解释为表示虚设金属层的特定次序或数量。
第三虚设金属层530可以形成在与第一晶片层叠物100S中所包括的第一晶片100当中的设置在最高层的第一晶片100-3面对的位置处。第三虚设金属层530可以形成在插入晶片300-C的第一接合表面300B-1上。第三虚设金属层530可以形成于设置在第一晶片层叠物100S的最高层处的第一晶片100-3的第三接合表面100B-1上。第三虚设金属层530可以形成为具有由插入晶片300-C的第三介电层320C电隔离的图案形状。插入晶片300-C的第三介电层320C可以形成为通过覆盖第三虚设金属层530将第三虚设金属层530与外部隔离。第三虚设金属层530可以像图3中的第一虚设金属层510一样形成为包括多个条状。
第三虚设金属层530可以由于可施加到第一晶片层叠物100S或层叠封装件15的热预算而产生拉伸应力。这样的拉伸应力可以充当通过减小使第一晶片层叠物100S弯曲的力而抵抗第一晶片层叠物100S的弯曲的抵抗力。第三虚设金属层530可以起到减小第一晶片层叠物100S的弯曲的作用。
图6是例示了根据实施方式的层叠封装件16的截面图。在图6中，被呈现为与图1中的元件具有相同的附图标记、被描述为与图1中的元件具有基本上相同的形状、或被描述为与图1中的元件具有基本上相似的形状的元件可以被理解为教导相同的元件。
参照图6，层叠封装件16还可以包括位于第二晶片层叠物200S和插入晶片300-D之间的第四虚设金属层530D。第四虚设金属层530D可以是与图5中的第三虚设金属层530相似或基本相同的元件。第四虚设金属层530D可以设置在与第二晶片层叠物200S中所包括的第二晶片200当中的设置在最低层的第二晶片200-1面对的位置处。第四虚设金属层530D可以形成在插入晶片300-D的第二接合表面300B-2下方。第四虚设金属层530D可以形成于设置在第二晶片层叠物200S的最低层的第二晶片200-1的第四接合表面200B-2下方。第四虚设金属层530D可以形成为具有由插入晶片300-D的第四介电层330D电隔离的图案形状。插入晶片300-D的第四介电层330D可以形成为通过覆盖第四虚设金属层530D将第四虚设金属层530D与外部隔离。第四虚设金属层530D可以像图3中的第一虚设金属层510一样形成为包括多个条状。
第四虚设金属层530D可以由于可施加到第一晶片层叠物100S、第二晶片层叠物200S或层叠封装件16的热预算而产生拉伸应力。这样的拉伸应力可以充当通过减小使第一晶片层叠物100S和第二晶片层叠物200S弯曲的力来抵抗第一晶片层叠物100S和第二晶片层叠物200S的弯曲的抵抗力。第四虚设金属层530D可以起到减小第一晶片层叠物100S和第二晶片层叠物200S的弯曲的作用。
插入晶片300-D中可以进一步包括图5中的第三虚设金属层530，使得第三虚设金属层530与图6中的第四虚设金属层530D相对应。图6中的层叠封装件16可以进一步包括图2中的第一虚设金属层510。图6中的层叠封装件16可以进一步包括图4中的第二虚设金属层520。
图7是例示了包括采用根据本公开的实施方式的至少一个层叠封装件的存储卡7800的电子系统的框图。存储卡7800包括诸如非易失性存储器装置之类的存储器装置7810以及存储器控制器7820。存储器装置7810和存储器控制器7820可以存储数据或读出所存储的数据。存储器装置7810和存储器控制器7820中的至少一者可以包括根据实施方式的半导体封装中的至少一种。
存储器装置7810可以是应用了本公开的实施方式的技术的非易失性存储器装置。存储器控制器7820可以响应于来自主机7830的读取/写入请求而控制存储器装置7810使得读出所存储的数据或者对数据进行存储。
图8是例示了包括根据本公开的实施方式的至少一个层叠封装件的电子系统8710的框图。电子系统8710可以包括控制器8711、输入/输出装置8712和存储器装置8713。控制器8711、输入/输出装置8712和存储器装置8713可以通过提供数据移动的路径的总线8715彼此联接。
在实施方式中，控制器8711可以包括一个或更多个微处理器、数字信号处理器、微控制器和/或能够执行与这些组件相同的功能的逻辑器件。控制器8711或存储器装置8713可以包括根据本公开的实施方式的至少一个半导体封装件。输入/输出装置8712可以包括从小键盘、键盘、显示装置、触摸屏等中选择的至少一种。存储器装置8713是用于存储数据的装置。存储器装置8713可以存储数据和/或要由控制器8711执行的命令等。
存储器装置8713可以是诸如DRAM装置之类的易失性存储器装置和/或诸如闪存装置之类的非易失性存储器装置。例如，闪存装置可以安装到诸如移动终端或台式计算机之类的信息处理系统。闪存装置可以构成固态硬盘(SSD)。在这种情况下，电子系统8710可以在闪存系统中稳定地存储大量数据。
电子系统8710还可以包括接口8714，其被配置为向通信网络发送数据和从通信网络接收数据。接口8714可以是有线类型或无线类型。例如，接口8714可以包括天线或者有线或无线收发器。
电子系统8710可以实现为移动系统、个人计算机、工业计算机或执行各种功能的逻辑系统。例如，移动系统可以是个人数字助理(PDA)、便携式计算机、平板电脑、移动电话、智能电话、无线电话、膝上型计算机、存储卡、数字音乐系统以及信息发送/接收系统中的任何一种。
如果电子系统8710表示能够执行无线通信的装备，则电子系统8710可以被用在使用以下技术的通信系统中：码分多址(CDMA)、全球移动通信系统(GSM)、北美数字蜂窝(NADC)、增强型时分多址(E-TDMA)、宽带码分多址(WCDMA)、CDMA2000、长期演进(LTE)或无线宽带互联网(WiBro)。
至此已经描述了本公开的实施方式。具有本教导所属领域的普通知识的人员将理解，可以在不脱离本公开的固有特征的情况下以修改的形式实现本教导。因此，应当从描述性的观点而不是限制性的观点来考虑所公开的实施方式。在权利要求中而不是前述描述中描述了本公开的范围，并且在其等同范围内的所有差异应当被解释为包括在本公开中。
相关申请的交叉引用
本申请要求于2022年10月5日向韩国知识产权局提交的韩国申请No.10-2022-0127437的优先权，其全部公开内容通过引用并入本文中。

Claims (19)

1.一种层叠封装件，该层叠封装件包括：
第一晶片层叠物，该第一晶片层叠物包括第一晶片；
第二晶片层叠物，该第二晶片层叠物包括第二晶片；以及
插入晶片，该插入晶片位于所述第一晶片层叠物和所述第二晶片层叠物之间，所述插入晶片比所述第一晶片和所述第二晶片中的每一个厚。
2.根据权利要求1所述的层叠封装件，该层叠封装件还包括顶晶片，该顶晶片接合到所述第二晶片层叠物，所述顶晶片比所述第二晶片中的每一个厚。
3.根据权利要求1所述的层叠封装件，其中，
所述第一晶片包括第一通孔，并且
所述插入晶片包括将所述第一通孔电连接到所述第二晶片的第二通孔。
4.根据权利要求3所述的层叠封装件，其中，每个所述第二通孔比每个所述第一通孔长。
5.根据权利要求1所述的层叠封装件，其中，
所述插入晶片包括彼此相对的第一接合表面和第二接合表面，
所述插入晶片的所述第一接合表面直接接合至所述第一晶片中的设置在最高层的第一晶片的第三接合表面，并且
所述插入晶片的所述第二接合表面直接接合至所述第二晶片中的设置在最低层的第二晶片的第四接合表面。
6.根据权利要求5所述的层叠封装件，该层叠封装件还包括第一虚设金属层，该第一虚设金属层位于所述第一晶片中的设置在最高层的第一晶片的所述第三接合表面下方。
7.根据权利要求5所述的层叠封装件，该层叠封装件还包括第二虚设金属层，该第二虚设金属层位于所述第二晶片中的设置在最低层的第二晶片的所述第四接合表面上方。
8.根据权利要求1所述的层叠封装件，其中，所述第一晶片的彼此面对的接合表面直接接合在一起。
9.根据权利要求1所述的层叠封装件，其中，所述第二晶片的彼此面对的接合表面直接接合在一起。
10.一种层叠封装件，该层叠封装件包括：
第一晶片层叠物，该第一晶片层叠物包括第一晶片；
第二晶片层叠物，该第二晶片层叠物包括第二晶片；
插入晶片，该插入晶片插入在所述第一晶片层叠物和所述第二晶片层叠物之间，所述插入晶片包括彼此相对的第一接合表面和第二接合表面；以及
第三虚设金属层，该第三虚设金属层设置在所述插入晶片的所述第一接合表面上方或所述第二接合表面下方。
11.根据权利要求10所述的层叠封装件，其中，所述插入晶片比所述第一晶片和所述第二晶片中的每一个厚。
12.根据权利要求10所述的层叠封装件，其中，
所述插入晶片的所述第一接合表面直接接合至所述第一晶片中的设置在最高层的第一晶片的第三接合表面，并且
所述插入晶片的所述第二接合表面直接接合至所述第二晶片中的设置在最低层的第二晶片的第四接合表面。
13.根据权利要求12所述的层叠封装件，该层叠封装件还包括第一虚设金属层，该第一虚设金属层位于所述第一晶片中的设置在最高层的第一晶片的所述第三接合表面下方。
14.根据权利要求12所述的层叠封装件，该层叠封装件还包括第二虚设金属层，该第二虚设金属层位于所述第二晶片中的设置在最低层的第二晶片的所述第四接合表面上方。
15.根据权利要求10所述的层叠封装件，该层叠封装件还包括顶晶片，该顶晶片接合至所述第二晶片层叠物，所述顶晶片比所述第二晶片中的每一个厚。
16.根据权利要求10所述的层叠封装件，其中，
所述第一晶片包括第一通孔，并且
所述插入晶片还包括将所述第一通孔电连接到所述第二晶片的第二通孔。
17.根据权利要求16所述的层叠封装件，其中，每个所述第二通孔比每个所述第一通孔长。
18.根据权利要求10所述的层叠封装件，其中，所述第一晶片的彼此面对的接合表面直接接合在一起。
19.根据权利要求10所述的层叠封装件，其中，所述第二晶片的彼此面对的接合表面直接接合在一起。
CN202310524503.8A 2022-10-05 2023-05-10 包括用于增强的插入晶片的层叠封装件 Pending CN117858515A (zh)

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