CN117795671A - 在过孔层中采用过孔层导电结构的三维（3d）互连结构以及相关制造方法 - Google Patents

在过孔层中采用过孔层导电结构的三维（3d）互连结构以及相关制造方法 Download PDF

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Abstract

公开了在过孔层中采用过孔层导电结构的三维(3D)互连结构。互连结构中的信号路径中的该过孔层导电结构设置在与金属层中的金属线相邻的相应过孔层中。该过孔层导电结构增大了集成电路(IC)中的设备之间或与去向/来自外部接触件的信号路径的导电横截面。该过孔层导电结构提供以下操作中的一个或两个操作来增大信号路径的导电横截面：增加金属线的高度尺寸，以及电耦接相同或不同金属层中的金属线。该增大的导电横截面减小了信号的电流电阻(IR)压降并且增大了信号速度。随着金属轨道间距的大小减小，信号路径电阻增大。这些过孔层导电结构被提供来减少或避免信号路径中的电阻甚至更大地增大。

Description

在过孔层中采用过孔层导电结构的三维(3D)互连结构以及相 关制造方法
优先权申请
本申请要求于2021年8月24日提交的名称为“THREE-DIMENSIONAL(3D)INTERCONNECT STRUCTURES EMPLOYING VIA LAYER CONDUCTIVE STRUCTURES IN VIALAYERS AND RELATED FABRICATION METHODS”的美国专利申请序列17/410,690号的优先权，该美国专利申请全文以引用方式并入本文。
背景技术
I.技术领域
本公开的技术整体涉及在集成电路(IC)中采用以将IC中的组件彼此电耦接或电耦接到外部电路的后段制程(BEOL)互连结构。
II.背景技术
电子设备(诸如手持式设备和其他移动设备)已经在社会中变得非常常见，部分原因是集成电路(IC)使得其性能高和功能广泛。IC包含提供电子设备的功能和性能的电路的大量晶体管和其他电气组件。晶体管和其他组件通过半导体衬底上的金属层中的金属迹线和过孔层中的垂直互连通路(过孔)互连。
对更快和更小设备的市场竞争给IC大小减小带来了持续的压力。为了在不减少提供功能的电路数量的情况下减小IC的大小，必须减小晶体管和互连件的大小以适配更小的面积。为了实现互连件占更小面积，可减小互连件中的金属迹线的宽度。金属迹线形成于其中的金属层可具有固定厚度，并且根据轨道间距以预先确定宽度和间隔将金属迹线设置在轨道中。因此，减小IC的大小包括减小金属迹线形成于其中的金属层中的轨道宽度，这减小了金属迹线的横截面积。
金属迹线的电阻与其横截面积负相关。随着IC的大小减小以及金属迹线的横截面积减小，IC中的金属迹线的电阻增大。轨道间距包括轨道的宽度和轨道之间的间隔。因此，如果轨道的宽度减小，则可减小轨道间距。可通过将轨道更紧密地放置在一起来进一步减小轨道，但是这会增大金属迹线之间的电容。增大的路径电阻可能由于热的产生而增加功率损耗。结合增大的电容，增大的电阻可减慢信号在组件之间(即，通过迹线)的传播。
发明内容
具体实施方式中所公开的各方面包括在过孔层中采用过孔层导电结构的三维(3D)互连结构。本发明还公开了制造包括过孔层导电结构的3D互连结构的相关方法。
信号路径中的过孔层导电结构设置在与包括互连结构的金属线的金属层相邻的相应过孔层中。过孔层导电结构增大了信号通过集成电路(IC)中的设备之间的互连结构或从设备到IC的外部接触件(即，凸块或引脚)的信号路径的导电横截面。这些过孔层导电结构提供以下操作中的一个或两个操作来增大信号路径的导电横截面：增加金属线的高度尺寸，以及电耦接不同金属层中的金属线。由过孔层导电结构提供的信号路径的增大的导电横截面减小了电阻，这减少了在信号路径上承载的信号(例如，功率信号)的电流电阻(IR)压降，还增大了信号速度。随着IC电路的大小减小，金属层中的金属线的金属轨道间距的大小也可减小，这具有增大互连结构中的信号路径电阻的效果。就这一点而言，在示例性方面中，为了减少或避免信号路径中的电阻随着互连结构中的金属轨道间距减小而甚至更大地增大，提供了过孔层导电结构。过孔层导电结构的一个尺寸延伸的距离比相邻金属层中的金属轨道间距更远，在该相邻金属层中，金属轨道正交于电流方向延伸。过孔层导电结构具有减小互连结构中的信号路径中的电阻的效果。在一个示例性方面中，第一金属层中的金属线在第一方向上延伸，并且过孔层导电结构设置在金属线上以有效地增加金属线的高度尺寸。过孔层导电结构在第一方向上延伸的距离大于与第一金属层相邻的第二金属层的金属轨道间距。在另一示例性方面，过孔层导电结构通过从第一金属层中的第一轨道中的第一金属线延伸到与第一金属层相邻的过孔层中的第二金属线来将第一金属线和第一金属层中的下一相邻金属轨道中的第二金属线耦接在一起。在另一示例性方面中，不同信号路径中的金属线之间的气隙减小电容以改进信号路径速度。
就这一点而言，在一方面，本发明公开了一种示例性互连结构。该互连结构包括第一金属层，该第一金属层包括在第一方向上延伸的多个第一轨道当中的第一轨道中的第一金属线，该多个第一轨道具有第一轨道间距。该互连结构包括第二金属层，该第二金属层与第一金属层相邻，该第二金属层包括在与第一方向正交的第二方向上延伸的多个第二轨道，该多个第二轨道具有第二轨道间距。该互连结构还包括过孔层导电结构，该过孔层导电结构在与第一金属层相邻的过孔层中，该过孔层导电结构耦接到第一金属层中的第一金属线并且在第一方向上具有大于第二轨道间距的第一长度。
在另一方面，本发明公开了一种示例性互连结构。该互连结构包括第一金属层，该第一金属层包括：第一金属线，该第一金属线在第一方向上延伸的多个轨道当中的第一轨道中，该多个轨道具有轨道间距；和第二金属线，该第二金属线在该多个轨道当中的第二轨道中，该第二轨道包括在与第一方向正交的第二方向上紧邻第一轨道的相邻轨道。该互连结构包括过孔层导电结构，该过孔层导电结构在与第一金属层相邻的过孔层中，该过孔层导电结构耦接到第一金属线和第二金属线并且在第二方向上具有大于该轨道间距的第一长度。
在另一方面，本发明公开了一种制造互连结构的示例性方法。该方法包括形成第一金属层，该第一金属层包括在第一方向上延伸的多个第一轨道当中的轨道中的第一金属线，该多个第一轨道具有第一轨道间距。该方法包括形成第二金属层，该第二金属层与第一金属层相邻，该第二金属层包括在与第一方向正交的第二方向上延伸的多个第二轨道，该多个第二轨道具有第二轨道间距。该方法还包括在与第一金属层相邻的过孔层中形成过孔层导电结构，该过孔层导电结构耦接到第一金属层中的第一金属线并且在第一方向上具有大于第二轨道间距的长度。
在另一方面，本发明公开了一种制造互连结构的示例性方法。该方法包括：形成第一金属层，该第一金属层包括在第一方向上延伸的多个轨道当中的第一轨道中的第一金属线，该多个轨道具有轨道间距；以及在该多个轨道中的第二轨道中形成第二金属线，该第二轨道包括在与第一方向正交的第二方向上紧邻第一轨道的相邻轨道。该方法包括在与第一金属层相邻的过孔层中形成过孔层导电结构，该过孔层导电结构耦接到第一金属线和第二金属线并且在第二方向上具有大于轨道间距的第一长度。
附图说明
图1是互连结构的横截面侧视图，该互连结构包括具有和不具有用于减小路径电阻的示例性过孔层导电结构的信号路径；
图2A是互连结构的横截面侧视图，包括具有各种导电横截面的信号路径的端视图，该互连结构包括用于增大横截面积和减小电阻的金属层和过孔层导电结构；
图2B是图2A中的互连结构中的一个互连结构的横截面侧视图，其示出了金属层上的阻挡层；
图2C是图2A中的互连结构中的信号路径的在与信号流正交的方向上的横截面侧视图，以进一步示出过孔层导电结构；
图3A是互连结构的顶视图，该互连结构包括用于增大导电横截面积以减小电阻的过孔层导电结构和平行信号路径；
图3B是图3A中的互连结构中的信号流的方向上的第一横截面视图，以示出由过孔层导电结构和互连金属线提供的横截面积增大；
图3C是图3A至图3B中的互连结构中的信号流的方向上的第二横截面视图，以示出由过孔层导电结构和互连金属线提供的横截面积增大；
图3D是图3A至图3C中的互连结构的在与信号流正交的方向上的横截面侧视图，以进一步示出过孔层导电结构；
图4是制造包括信号路径的互连结构的方法的流程图，该互连结构包括在平行于信号流的方向上延伸的过孔层导电结构；
图5是制造包括信号路径的互连结构的方法的流程图，该互连结构包括在与信号流正交的方向上延伸的过孔层导电结构；
图6A和图6B是用于在与图2A至图2C和图3A至图3D中的互连结构对应的互连结构中制造第一金属层的制造阶段中的横截面视图和在该制造阶段中的方法的流程图；
图7A和图7B是用于在图6A和图6B中的第一制造阶段中制造的第一金属层上制造包括过孔层导电结构的过孔层的制造阶段中的横截面视图和在该制造阶段中的方法的流程图；
图8A和图8B是用于在图7A和图7B的制造阶段中制造的第一过孔层上制造第二金属层的制造阶段中的横截面视图和在该制造阶段中的方法的流程图；
图9A和图9B是用于在图8A和图8B中的制造阶段中制造的第二金属层上制造包括过孔层导电结构的第二过孔层的制造阶段中的横截面视图和在该制造阶段中的方法的流程图；
图10是包括射频(RF)模块的示例性无线通信设备的框图，该RF模块包括集成电路(IC)，这些IC包括如图2A至图2C和图3A至图3D所示的互连结构；并且
图11是示例性基于处理器的系统的框图，该示例性基于处理器的系统可包括如图2A至图2C和图3A至图3D所示的并且根据本文所公开的各方面中的任一方面的IC互连结构。
具体实施方式
现在参照附图，描述本公开的若干示例性方面。词语“示例性”在本文中用于意指“用作示例、实例、或例示”。本文中被描述为“示例性”的任何方面未必被解释为比其他方面优选或具有优势。
信号路径中的过孔层导电结构设置在与包括互连结构的金属线的金属层相邻的相应过孔层中。过孔层导电结构增大了信号通过集成电路(IC)中的设备之间的互连结构或从设备到IC的外部接触件(即，凸块或引脚)的信号路径的导电横截面。这些过孔层导电结构提供以下操作中的一个或两个操作来增大信号路径的导电横截面：增加金属线的高度尺寸，以及电耦接不同金属层中的金属线。由过孔层导电结构提供的信号路径的增大的导电横截面减小了电阻，这减少了在信号路径上承载的信号(例如，功率信号)的电流电阻(IR)压降，还增大了信号速度。随着IC电路的大小减小，金属层中的金属线的金属轨道间距的大小也可减小，这具有增大互连结构中的信号路径电阻的效果。就这一点而言，在示例性方面中，为了减少或避免信号路径中的电阻随着互连结构中的金属轨道间距减小而甚至更大地增大，提供了过孔层导电结构。过孔层导电结构的一个尺寸延伸的距离比相邻金属层中的金属轨道间距更远，在该相邻金属层中，金属轨道正交于电流方向延伸。过孔层导电结构具有减小互连结构中的信号路径中的电阻的效果。在一个示例性方面中，第一金属层中的金属线在第一方向上延伸，并且过孔层导电结构设置在金属线上以有效地增加金属线的高度尺寸。过孔层导电结构在第一方向上延伸的距离大于与第一金属层相邻的第二金属层的金属轨道间距。在另一示例性方面，过孔层导电结构通过从第一金属层中的第一轨道中的第一金属线延伸到与第一金属层相邻的过孔层中的第二金属线来将第一金属线和第一金属层中的下一相邻金属轨道中的第二金属线耦接在一起。在另一示例性方面中，不同信号路径中的金属线之间的气隙减小电容以改进信号路径速度。
就这一点而言，图1是互连结构100的横截面侧视图，该互连结构包括与居间过孔层V0-V9交错的金属层M0-M10，以用于路由三维(3D)信号路径，诸如信号路径102和信号路径104。与信号路径102相比，信号路径104包括示例性过孔层导电结构106以减小电阻。根据以下对互连结构100的各方面的讨论，可以更好地理解示例性过孔层导电结构106。金属层M0-M10和过孔层V0-V9用于路由组件(例如，晶体管)108A-108H之间以及从组件108A-108H到外部接触件(未示出)的连接。尽管互连结构100在图1中以二(2)维示出，但是信号路径102和104可在与X轴、Y轴和Z轴对应的三个方向上延伸。例如，金属层M0、M2、M4、M6、M8和M10包括在X轴方向上延伸的金属线110，并且金属层M1、M3、M5、M7和M9包括在Y轴方向上延伸的金属线112。例如，金属线110和112还可称为迹线、导体、电线或互连件。过孔114在Z轴方向上延伸以互连金属线110和金属线112以形成信号路径102和104。
在图1中，组件108A的端子116通过信号路径102耦接到组件108B的端子118，并且组件108E的端子120通过信号路径104耦接到组件108F的端子122。信号S1可在X轴方向上流过信号路径102中的金属层M2和M4处的金属线110。金属线110和过孔114具有基于导电元件(即，金属线110和过孔114)的金属的电阻率的电阻。电阻还基于信号S1流过的导电元件的长度和横截面积。金属层M2和M4中的金属线110的横截面积通过金属层M2和M4的相应厚度以及金属线110形成于其中的金属轨道的轨道宽度来确定。轨道宽度基于在金属层M0-M10中的每个金属层中可以是唯一的轨道间距。
在讨论信号路径中的电阻之后，更好地理解包括金属层M2和金属层M4两者的金属线110的原因。导电元件(例如，金属线110和112)中的电阻R与导电元件的总长度成比例并且与导电元件的横截面积成反比。电阻可产生“IR压降”，该“IR压降”是基于信号电流“I”乘以路径电阻“R”的电压损耗。IR压降是信号路径的长度上的电压降低。电压降低对应于功率由于生成热量而损耗。增大的电阻还可减慢信号传播。组件108A-108H之间的信号路径的长度包括在X、Y和Z轴方向上的分量。信号S1可以是具有大电流分量的功率信号。因此，最小化电阻R可显著减少任何IR压降。另一方面，通过减小电阻R以减小与电阻电容(RC)延迟相关联的定时延迟，可使作为信号(例如，控制信号和数据信号)的关键路径的信号路径更快。
最靠近组件的最低金属层级中的信号路径通常被密集地布线并且具有最小允许的金属线宽度。然而，最低金属层(例如，M0、M1)中由非常窄的金属线形成的信号路径可能导致IR压降或RC信号延迟，无法满足设计要求。可增大信号路径的导电横截面来减小电阻并满足这些要求。
在信号路径102中，端子116与端子118之间在X轴方向上的距离是信号长度的最大分量。因此，减小X轴方向上的路径电阻改善了IR压降和信号S1的信号速度。这里，通过除了金属层M2中的金属线110之外还采用金属层M4中的金属线110提供用于信号S1的平行路径来减小电阻。尽管通过金属层M4的信号路径长度由于Z轴分量而更大，但与仅使用金属层M2中的金属线110相比，包括金属层M4中的金属线110可使总导电横截面积加倍，从而显著减小电阻。
信号路径102的配置的替代方案(未示出)将采用金属层M2中的第二金属线110，但此选项将消耗密集地布线的更低金属层中的更多面积，这是不期望的。
对图1中的信号路径102中所使用的方法的限制在于，仅可通过使用在其中轨道在X轴方向上延伸的金属层中的更多金属线110来增加在信号方向(X轴方向)上的导电横截面。现在参考信号路径104，通过在金属层M2与M3之间的过孔层V2中采用过孔层导电结构106来增加导电横截面。在示例性方面中，信号路径104采用过孔层导电结构106。过孔层导电结构106并非仅仅耦接不同金属层中的金属线110和112，而是耦接到金属层M2中的金属线110的表面达过孔层导电结构106在X轴方向上的长度L106。长度L106大于金属层M3中的轨道124的轨道间距PM3，并且在一些示例中，可能比轨道间距PM3的两倍还大。轨道间距PM3是金属层M3中的轨道宽度WTM3与金属层M3中的轨道之间的间隙GM3之和。以此方式，过孔层导电结构106的横截面积A106增加了金属层M2中的金属线110的横截面积A110，并且与其他方面类似的信号路径102相比，减小了信号路径104的电阻。在一些示例中，金属层M2中的金属线110具有与金属层M3的轨道间距PM3的N倍对应的长度L110，并且过孔层导电结构106的长度L106与轨道间距PM3的N倍对应。
长度L106大于轨道间距PM3示出了过孔层导电结构与过孔层V0-V9中用于互连金属层M0-M10的过孔114之间的差异。过孔114在X轴和Y轴方向上的宽度尺寸受金属层M0-M10中的金属线110和112的轨道间距限制。例如，金属层M9中的金属线112形成于在Y轴方向上延伸的轨道124中。轨道124具有在X轴方向上测量的轨道间距PM9。轨道间距PM9通过轨道124的轨道宽度WTM9和在X轴方向上相邻的轨道124之间的轨道分隔间隙GM9之和来确定。如果并排放置且以金属层M9中的相邻金属线112为中心的两个过孔114在X轴方向上的尺寸等于或大于轨道间距PM9，则这两个过孔将彼此重叠，从而导致它们彼此电短路。
金属层M0-M10的金属线110和112由互连金属IM(诸如铜(Cu))形成。过孔层V0-V9中的过孔114由过孔金属VM形成，该过孔金属VM可与互连金属IM相同或不同。除了Cu之外或作为其替代，互连金属IM可以是钌(Ru)、钴(Co)和钼(Mo)中的任一种。过孔金属VM可包括Ru、Mo、Co、Cu和钨(W)中的任一种。金属线110和112以及过孔114形成于金属间电介质(IMD)126的层中。过孔层导电结构106可由Cu、Co、Ru、Mo和W中的任一种或多种以及其他导电材料形成。
图2A是包括具有导电横截面CSA-CSF的信号路径202A-202F的互连结构200的横截面侧视图。互连结构200包括金属层M0-M3和过孔层V0-V2。提供图2A以示出包括过孔层导电结构206的信号路径202A至202F可被形成为在互连结构200中具有一定范围的导电横截面CSA-CSF。导电横截面CSA-CSF仅仅是示例而不是限制，因为可形成具有更大横截面的信号路径。下文对图2A的描述涉及形成形成于金属层M0至M3和过孔层V0至V2中的信号路径202A-202F的导电横截面积的结构。图2A中的视图是在信号路径202A-202F中的每个信号路径中的电流方向上的端视图。金属层M0-M3可以是互连结构中的任何四个连续金属层，并且互连结构200不限于四个金属层。金属层M0包括多个金属轨道210中的金属线208，该多个金属轨道在第一方向上延伸并且具有轨道宽度WTM0。与金属层M0相邻的金属层M1包括多个金属轨道214中的金属线212(还可参见图2C)，该多个金属轨道在与第一方向正交的第二方向上延伸并且具有轨道宽度WTM1(参见图2C)。图2A中的金属轨道210在X方向上延伸并且在Y轴方向上具有轨道间距PM0。金属轨道214可在Y方向上延伸并且在X轴方向上具有轨道间距(未示出)。金属层M2包括宽度为WT2的金属轨道210中的金属线208，并且金属线208在第一方向上延伸。与金属层M2相邻的金属层M3包括金属轨道214中的金属线212(参见图2C)，这些金属轨道在与第一方向正交的第二方向上延伸。关于金属轨道210或金属轨道214的方向的术语“在一个方向上延伸”是指金属轨道210和214的纵向轴线的方向。如本文所用，术语“与……相邻”是指例如第一层在给定方向上挨着第二层，并且可包括或可不包括另一类型的中间层。例如，尽管存在居间过孔层V1和V2，但金属层M2与金属层M1和M3相邻，因为金属层M1是在一个方向上的下一个金属层，而金属层M3是在另一个方向上的下一个金属层。过孔层V1和V2也与金属层M2相邻，因为它们在相反方向上紧邻金属层M2。
金属线208和金属线212由互连金属IM形成。金属层(例如，M0-M3)的互连金属IM可以是Cu、Ru、Co和Mo中的任一种或多种。形成金属层M0-M3包括在IMD 216的层中形成金属线208和212。过孔层V0-V2可包括由过孔金属VM形成的过孔(未示出)。过孔金属VM可包括Cu、Co、Ru、Mo和W中的任一种或多种以及其他导电材料。互连结构200包括与金属层M0相邻的过孔层V0中的过孔层导电结构206。过孔层导电结构206耦接到金属层M0中的金属线208并且在X轴方向上具有大于第二轨道间距PM1的长度L206(参见图2C)。过孔层导电结构206也由过孔金属VM形成。过孔层导电结构206具有与过孔金属层V0的厚度对应的厚度T206，并且在Y轴方向上具有与轨道宽度WTM0对应的宽度W206。过孔层导电结构206被包括在信号路径202A-202F中，以增大在电流方向上延伸的堆叠平行金属线之间的导电横截面积。
金属线212在Y轴方向上延伸，在X轴方向上具有与轨道214的轨道宽度WTM1对应的宽度(未示出)。信号路径202A中的金属线212的长度L212基于金属线208在Y轴方向上的轨道宽度WTM0。金属线中的电流通常在金属线的纵向方向上流动。然而，信号流通过金属线212的方向是横向于金属线212的X轴方向，而不是沿着纵向轴线LA1的Y轴方向。过孔层V0-V2和金属层M0-M3内的过孔层导电结构206中的一些结构可由互连金属IM形成，但可不用于沿其纵向轴线的电流。就这一点而言，术语“互连金属元件”可指信号路径202-202F的由互连金属IM形成的任何三维特征部，而不管是在金属层M0-M3中的一者中还是在过孔层V0-V2中的一者中，并且为信号路径202A-202F提供附加导电横截面。金属线208、金属线212和由互连金属IM形成的其他特征部(例如，在金属层或过孔层中)可称为互连金属元件。
如下文所公开的，过孔层导电结构206可完全由过孔金属VM形成，或者部分由互连金属元件形成并且部分由过孔金属VM的三维特征部形成。由过孔金属VM形成的特征部在本文中可称为过孔金属元件。术语“过孔金属元件”可包括过孔、整个过孔层导电结构以及过孔层导电结构的特征部。
返回图2A，金属层M2中的金属轨道210以及过孔层V0-V2中的过孔层导电结构206也具有轨道宽度WTM0，因此信号路径202A的导电横截面积CSA可通过轨道宽度WTM0和高度H202A来确定。如图所示，信号路径202B-202F各自由信号路径202A中的层的子集形成，因此不单独描述。
关于单独的层，在图2A中的底层处，信号路径202A包括金属层M0中的金属线208。金属层M0中的金属轨道210的纵向轴线LA0在X轴方向上延伸，X轴方向是电流或信号流的方向。这样，金属层M0中的金属线208的视图是示出金属线208的导电横截面的端视图。信号路径202B-202F中的每个信号路径还包括金属层M0中的对应金属线208。
信号路径202A中的下一层包括过孔层导电结构206，该过孔层导电结构包括在金属层M0中的金属线208的表面(例如，在Z轴方向上的顶表面)218上的过孔层V0中形成的过孔金属VM。关于例如在金属线的表面218上的过孔层V0的以及如本文中以其他方式使用的表述“在表面上”旨在表示过孔层V0在该示例中与金属线接触。就这一点而言，过孔层V0与金属线208接触使得过孔层V0电耦接到金属线，并且就这一点而言，“与……接触”可指示过孔层V0直接接触(即，没有一个或多个居间层)或间接接触(可包括一个或多个居间层)。过孔层导电结构206在Y轴方向上具有等于轨道宽度WTM0的宽度。过孔层导电结构206可包括单个过孔金属元件或一个或多个过孔金属元件与一个或多个互连金属元件的组合。
信号路径202A还包括互连金属元件220，该互连金属元件是金属层M1中的金属线212中的一个金属线。金属层M1中的互连金属元件220在图2A中在Z轴方向上位于过孔层V0中的过孔层导电结构206的顶表面222上。
信号路径202A还包括过孔层V1中的过孔层导电结构206。过孔层V1中的过孔层导电结构206的过孔金属VM形成于金属层M1中的金属线212上，并且在Y轴方向上(即，纵向轴线LA1上)具有等于轨道宽度WTM0的宽度。层V1中的过孔层导电结构206可包括单个过孔金属元件或多个过孔金属元件以及多个互连金属元件。
金属层M2、过孔层V2和金属层M3中的信号路径202A的特征部复制了上文所述的金属层M0、过孔层V0和金属层M1中的特征部。就这一点而言，信号路径202A还包括与金属层M0中的金属线208对应的金属层M2中的金属线208。金属层M2中的金属线208在X轴方向上具有纵向轴线LA2，并且在Y轴方向上具有基于轨道宽度WTM0的宽度。信号路径202A还包括：过孔层V2中的过孔层导电结构206，其与过孔层V0中的过孔层导电结构206对应；和金属层M3中的金属线212，其与金属层M1中的金属线212对应。
应当指出的是，如图1所示，更高金属层(例如，在Z轴方向上更远离IC的组件)可具有比更低金属层更宽的轨道间距和更大的厚度，因此具有更宽的金属线208或212。因此，由更高金属层提供的导电横截面可在面积上大于更低金属层。比信号路径202A具有更少层的信号路径202B-202E在Z轴方向上连续地变小，这可能是由于那些特定信号路径的不同电阻要求。如本文所公开的信号路径可不包括金属层M0中的金属线208，并且可改为具有另一金属层(例如，M1至M3)中的最低金属线。例如，信号路径202F仅包括金属层M2中的金属线208和过孔层V2中的过孔层导电结构206。
图2A中的互连结构200的另一示例性特征部是分隔信号路径202A-202E的气隙224。信号路径202A-202F连续地形成于IMD 216的层中。空气的介电常数可低于IMD 216的介电常数，因此信号路径202A与信号路径202B之间的电容例如可通过气隙224来减小。减小信号路径202A与202B之间的电容可提高通过信号路径202A和202B的信号传播速度。
图2B是图2A中的信号路径202E的特写详细视图。提供图2B来示出邻接IMD 216(参见图2A)或过孔层导电结构206的金属线208和212的侧表面和底表面228、230和232上可设置有阻挡/晶种层226。如本文所述的互连金属元件与IMD 216或互连结构中的过孔金属元件之间的任何其他界面也可任选地包括阻挡/晶种层226。提供阻挡/晶种层226来减少或避免互连金属IM扩散进入或穿过IMD 216或过孔层导电结构206的过孔金属元件。阻挡/晶种层226可包括氮化钽(TaN)和/或氮化钛(TiN)。信号路径202E的总导电横截面包括金属线208和212以及过孔层导电结构206。这里，例如，在与金属线208和212对应的金属线被描述为在过孔层导电结构206“上”或“在其表面上”的情况下，金属线可包括或可不包括居间阻挡/晶种层，诸如图2B中的阻挡/晶种层226。
图2C是图2A中的互连结构200中的信号路径202A的在与信号流正交的方向上的横截面侧视图，以进一步示出过孔层导电结构。图2A中的信号路径202A的横截面视图对应于从图2C所示的结构的右端截取且沿着X轴方向向左看的横截面。
金属层M0中的金属线208在信号路径202A中在电流方向上延伸。过孔层V0中的过孔层导电结构206包括设置在金属层M0中的金属线208的表面(例如，在Z轴方向上的顶表面)上的单个过孔金属元件。就这一点而言，假设过孔层V0的厚度TV0对应于金属层M0的厚度TM0，则过孔层V0中的过孔层导电结构206实质上使金属线208的导电横截面加倍。
金属层M1包括多个金属轨道214。金属层M1中的金属线212在图2C中称为设置在金属层M1中的多个连续金属轨道214中的多个互连金属元件234。金属线212由填充有IMD 216的轨道分隔间隙GM1分隔。互连金属元件234在图2C中以纵向轴线LA1的方向上的端视图示出。
过孔层V1中的过孔层导电结构206设置在金属层M1上。过孔层导电结构206包括设置在多个互连金属元件234上的多个连续过孔金属元件236。过孔层导电结构206还包括第二多个互连金属元件238，该第二多个互连金属元件各自设置在多个过孔金属元件236当中的相邻过孔金属元件236之间。互连金属元件238中的每个互连金属元件耦接到过孔层导电结构206中的相邻过孔金属元件236。过孔层V1中在X轴方向上的信号流的方向是交替地延伸通过过孔金属元件236和互连金属元件238。金属层M2中的金属线208设置在金属轨道210(未示出)中过孔层V1中的过孔层导电结构206上。
如图2C所示，金属层M2中的金属线208对应于金属层M0中的金属线208。类似地，过孔层V2中的过孔层导电结构206对应于过孔层V0中的过孔层导电结构206，并且金属层M3中的多个互连金属元件240对应于金属层M1中的互连金属元件234。
图2A和图2C所示次序的层M0、V0、M1和V1中的信号路径202A的特征部可在连续的垂直层中重复，以形成具有附加垂直高度和横截面积的信号路径。图2C中的过孔层V1中的过孔层导电结构206可形成于金属层中的金属线或互连金属元件上，在该金属层中，金属轨道正交于信号传播方向或在信号传播方向上延伸。信号路径的底层可对应于金属层M0和M2或者金属层M1和M3。根据需要，信号路径可包括任何数量的层。
图3A是互连结构300的顶视图，该互连结构提供了包括导电结构304A和304B以及多个过孔层导电结构306的信号路径302。导电结构304A和304B彼此平行，并且被电耦接为X轴方向上的信号流或电流增大信号路径302的总导电横截面积。导电结构304A和304B中的每一者可单独地对应于图2A中的信号路径202A-202F中的一者。信号路径302包括具有长度L306的第一过孔层导电结构306A，第一过孔层导电结构是与图2C中的过孔层V0和V2中的过孔层导电结构206对应的第一类型的过孔层导电结构306。第二过孔层导电结构306B(图3A中未示出)是与图2C中的过孔层V1中的过孔层导电结构206对应的第二类型的过孔层导电结构。第一过孔层导电结构306A和第二过孔层导电结构306B提供平行于金属线的导电横截面积，该金属线在电流方向上延伸至少大于相邻金属层的轨道间距的距离。第一过孔层导电结构306A被用作图3A中的导电结构304A和304B中的每一者的顶层。互连结构300还包括第三过孔层导电结构306C，第三过孔层导电结构是第三类型的过孔层导电结构306。第三过孔层导电结构306C正交于导电结构304A和304B两者延伸并且耦接到这两者。第一过孔层导电结构306A、第二过孔层导电结构306B和第三过孔层导电结构306C的进一步细节参考图3B至图3D来提供，图3B至图3D示出了沿图3A中的线Y1-Y1'、Y2-Y2'和X1-X1'截取的横截面侧视图。
图3B示出了沿图3A中的线Y1-Y1'截取的信号路径302的横截面侧视图。图3B是在X轴方向(即，电流方向)上观察到的横截面视图，并且示出了在X轴和Z轴方向上延伸的平面中的特征部。提供图3B来示出可如何将导电结构304A和304B平行地耦接在一起来提供更大导电横截面以减小信号路径302中的电阻。图3B示出了导电结构304A和304B中的每一者包括金属层MJ至M(J+3)(“MJ-M(J+3)”)。在该示例中，“3”可以是任何数字“K”，并且J和K两者都是正整数。在J＝0的情况下，金属层MJ-M(J+3)对应于图2A和图2C中的信号路径202A-202F的金属层M0-M3。信号路径302还包括过孔层VJ-V(J+3)，其中过孔层VJ-V(J+2)与图2A和图2C中的过孔层V0-V2对应。过孔层VJ-V(J+3)与金属层MJ-M(J+3)交错，并且各自包括过孔层导电结构306中的一个过孔层导电结构。从图3B所示的最靠近IC中的组件层(未示出)的底层(即，在Z轴方向上)开始逐层描述信号路径302。信号路径302具有轨道在Y轴方向上延伸的底层MJ，但是应当指出的是，信号路径302可另选地具有作为底层MJ的任何金属层，并且可按所示层的次序向上延伸到期望的垂直高度。
金属线308具有在金属层MJ中的金属轨道310中在Y轴方向上正交于电流方向延伸的纵向轴线LAMJ。因此，电流方向横向于金属轨道310的轨道宽度(未示出)。金属层MJ中的金属线308也称为由互连金属IM形成的具有金属层厚度TMJ的互连金属元件312，该互连金属IM可包括Cu、Ru、Co、Mo中的任何一种或多种。金属层MJ中的金属线308形成于IMD 314上。金属层MJ中的金属线308的每一端通过气隙316与同一金属层MJ中的相邻信号路径隔离。与IMD314相比，气隙316在相邻信号路径之间提供减小的电容。在图3A中的信号路径302的示例中，气隙316形成于金属层和过孔层中的每一者处。
在过孔层VJ中，第三过孔层导电结构306C包括由过孔金属VM在金属线308上形成的过孔金属元件318。过孔金属VM可以是Cu、Ru、Co、Mo和W中的任何一种或多种。过孔金属元件318具有过孔层VJ的厚度TVJ。在形成过孔金属VM之前，可在金属线308的表面上形成阻挡/晶种层(未示出)。无论是否存在阻挡/晶种层，第三过孔层导电结构306C均被视为在金属线308“上”。金属层MJ中的金属线308和过孔层VJ中的第三过孔层导电结构306C在导电结构304A和304B中的每一者中提供导电横截面积，并且还将导电结构304A和304B耦接在一起。过孔层VJ与金属层MJ相邻，并且也与金属层M(J+1)相邻。过孔层VJ中的第三过孔层导电结构306C(过孔金属元件318)延伸跨越导电结构304A中的金属线322的轨道宽度WTM(J+1)、跨越导电结构304A与导电结构304B之间的轨道分隔间隙GM(J+1)，并且跨越导电结构304B中的金属线322的轨道宽度WTM(J+1)。就这一点而言，过孔层VJ中的第三过孔层导电结构306C在Y轴方向上延伸比金属轨道320的轨道间距PM(J+1)更大的距离，以将金属层M(J+1)中的金属线322耦接在一起并且为导电结构304A和304B两者增加导电横截面积，从而减小信号路径302的电阻。过孔金属元件318也是在过孔层VJ中在X轴方向上延伸的第二过孔层导电结构306B(此处未示出)的一部分，如关于图3D进一步描述的。
在金属层M(J+1)中，金属轨道320在X轴方向上的电流方向上具有纵向轴线LAM(J+1)。因此，在端视图中观察金属线322。金属轨道320具有通过轨道宽度WTM(J+1)和轨道分隔间隙GM(J+1)(这两者都是在Y轴方向上测量的)之和来确定的轨道间距PM(J+1)。金属线322由互连金属IM形成。金属线322电耦接到过孔金属元件318。金属线322可由IMD 314或由气隙316来分隔。
在过孔层V(J+1)中，在金属线322中的每条金属线上形成在电流方向上延伸的第一过孔层导电结构306A中的一个过孔层导电结构，并且该过孔层导电结构包括过孔金属318。可首先在金属线322上包括阻挡/晶种层(未示出)。过孔层V(J+1)中的第一过孔层导电结构306A在X轴方向上延伸，X轴方向是金属层M(J+1)中的金属轨道320的纵向方向。
在过孔层V(J+1)上形成金属层M(J+2)。金属层M(J+2)与金属层MJ的类似之处在于，金属层M(J+2)的金属轨道324具有在Y轴方向上延伸的纵向轴线，类似于金属层MJ中的金属轨道310。金属层M(J+2)包括图3B中的金属轨道324中的互连金属元件326(例如，金属线326)。金属线326包括在导电结构304A中的第一过孔层导电结构306A上以及在过孔层V(J+1)中在导电结构304B中的第一过孔层导电结构306A上的互连金属IM。金属线326横跨轨道分隔间隙GM(J+1)。以此方式，金属线326耦接到对应导电结构304A和304B中的第一过孔层导电结构306A的顶表面328。
在形成金属线326之前，可用IMD 314填充过孔层V(J+1)的在第一过孔层导电结构306A之间的区域330，如下文进一步描述的。为了进一步增大过孔层V(J+1)中的信号路径302的横截面积，可移除IMD 314，并且形成金属线326可包括用轨道分隔间隙GM(J+1)中的第三过孔层互连结构306C中的互连金属IM填充区域330，以将导电结构304A中的第一过孔层导电结构306A耦接到过孔层V(J+1)内在导电结构304B中的第一过孔层导电结构306A。用互连金属IM填充区域330可在一些方面对应于图2C中的互连金属元件238。
与金属层M(J+2)相邻的过孔层V(J+2)包括设置在金属线326上的第三过孔层导电结构306C。就这一点而言，过孔层V(J+2)对应于过孔层VJ中的第三过孔层导电结构306C。与过孔层V(J+2)相邻的金属层M(J+3)包括具有轨道间距PM(J+3)的金属轨道336中的金属线334。过孔层V(J+2)中的第三过孔层导电结构306C在Y轴方向上延伸的距离比金属轨道336的轨道间距PM(J+3)更远。换句话说，金属线326上的第三过孔层导电结构306C的长度大于轨道间距PM(J+3)。过孔层V(J+2)中的第三过孔层导电结构306C的一部分在图3A所示的顶视图中在导电结构304A与304B之间的轨道分隔间隙GM(J+1)中可见。
过孔层V(J+3)包括第一过孔层导电结构306A，第一过孔层导电结构包括在X轴方向上在金属线338的长度(未示出)上具有厚度TV(J+3)的过孔材料VM。第一过孔层导电结构306A增大导电结构304A和304B中的每一者的导电横截面以减小信号路径302的电阻。过孔层V(J+3)中的第一过孔层导电结构306A在其他方面对应于过孔层V(J+1)中的第一过孔层导电结构306A。过孔层V(J+3)中的第一过孔层导电结构306A在图3A的顶视图中可见。
图3C是图3A中的线Y2-Y2'处的信号路径302的横截面侧视图，该横截面侧视图是在Y轴和Z轴方向上延伸的平面的X轴方向上的视图。如在图3B的描述中那样，按升序描述图3C中的视图的层。
图3C中的横截面在图3A中的第三过孔层导电结构306C之间延伸。因此，在金属层MJ处，图3C中的横截面侧视图示出了IMD 314，即互连结构300的相应层形成于其中的介质。
图3C中的横截面延伸穿过导电结构304A和304B中的每一者中的区域342。区域342填充有互连金属IM以在金属层M(J+1)的形成期间形成互连金属元件344。在过孔层VJ中在相应导电结构304A和304B中的区域342之间包括气隙316。区域342也在图3D中示出。
在金属层M(J+1)中，图3C中的视图对应于图3B中的视图，图3C中的视图示出了在X轴方向上延伸且由轨道分隔间隙GM(J+1)(在图3B中示出)分隔的金属线322，该轨道分隔间隙包括气隙316。在过孔层V(J+1)中，第一过孔层导电结构306A在导电结构304A和304B中的每一者中延伸。IMD 314在过孔层V(J+1)中保持在相应过孔层导电结构306之间。在图3B中，IMD 314也在金属层M(J+2)中在金属线326之间。
如关于图3B所述，过孔层V(J+2)、金属层M(J+3)和过孔层V(J+3)分别类似于过孔层VJ、金属层M(J+1)和过孔层V(J+1)。因此，图3C中的过孔层V(J+2)、金属层M(J+3)和过孔层V(J+3)中的特征部类似于图3C中的过孔层VJ、金属层M(J+1)和过孔层V(J+1)中的特征部。
图3D是图3A中的线X1-X1'处的信号路径302的横截面侧视图，该横截面侧视图正交于信号流(例如，电流)的方向。图3D是在平行于X轴和Z轴方向延伸的平面的Y轴方向上的视图。图3D中的金属层MJ、过孔层VJ、金属层M(J+1)和过孔层V(J+1)的顺序分别对应于图2C中的金属层M1、过孔层V1、金属层M2和过孔层V2。在图3D中包括在信号流的方向上或与信号流的方向正交的方向上延伸的金属轨道的金属层和居间过孔层中的过孔层导电结构的顺序与图2C中的相同。图3D与图2C之间的主要区别在于，图3D是与形成于相邻金属轨道上且被金属线308耦接在一起的两个导电结构304A和304B(在图3B和图3C中示出)中的每一者对应的横截面视图，而所有信号路径202A形成于单个金属轨道上。与信号路径202A相比，导电结构304A和304B还具有附加过孔层。
图3D示出了金属层MJ中的金属线308的端视图，因为金属轨道310在Y轴方向上延伸。金属线308形成于正交于电流方向延伸的金属轨道310中，并且在本文中也称为互连金属元件312。图3D示出了信号路径302在金属层MJ中包括至少四(4)个互连金属元件312以耦接导电结构304A和304B。互连金属元件312可延伸以耦接到更多导电结构(未示出)，从而提供为信号路径302提供附加导电横截面。图3D可仅表示信号路径302在X轴方向上的一部分。就这一点而言，信号路径302可在X轴方向上更长，并且在金属层MJ中包括更多互连金属元件312。通过包括更多的金属层和过孔层，信号路径302还可在Z轴方向上具有更多层，从而延续图2A、图2B和图3A至图3C所示的顺序。信号路径302还可在X轴方向上更短，并且在金属层MJ中包括少于四个互连金属元件312。
在图3D中，从端视图示出了过孔层VJ中的第三过孔层导电结构306C(即，过孔金属元件318)，并且以侧视图示出了第二过孔层导电结构306B。在金属层MJ中，包括过孔金属VM的多个连续过孔金属元件318设置在多个互连金属元件312上。过孔金属元件318在X轴方向上间隔开。图3D还示出了过孔层VJ中第三过孔层导电结构306C之间的区域342，其中互连金属IM在金属层M(J+1)中形成金属线322期间进行沉积。过孔金属元件318之间的区域342中的互连金属IM形成将相应第三过孔层导电结构306C彼此耦接并且还耦接到金属层M(J+1)中的金属线322的互连金属元件344。就这一点而言，过孔金属元件318与互连金属元件344一起形成第二过孔层导电结构306B。
在过孔层V(J+1)中，第一过孔层导电结构306A在X轴方向上在金属层M(J+1)中的金属线322的顶部延伸。在金属层M(J+2)、过孔层V(J+2)、金属层M(J+3)和过孔层V(J+3)中按相同顺序复制金属层MJ、过孔层VJ、金属层M(J+1)和过孔层V(J+1)的特征部，以使导电结构304A和304B的导电横截面加倍。因此，不单独描述金属层M(J+2)、过孔层V(J+2)、金属层M(J+3)和过孔层V(J+3)的特征部。
图4是制造图2A和图2C中的互连结构200的方法400的流程图。该方法包括：形成第一金属层M0，该第一金属层包括在第一方向(例如，X轴方向)上延伸的多个第一轨道210当中的轨道210中的第一金属线208，多个第一轨道210具有第一轨道间距PM0(框402)。该方法包括：形成第二金属层M1，该第二金属层与第一金属层M0相邻，第二金属层M1包括各自在与第一方向正交的第二方向(例如，Y轴方向)上延伸的多个第二轨道214，多个第二轨道214具有第二轨道间距PM1(框404)。该方法还包括：在与第一金属层M0相邻的过孔层V0中形成过孔层导电结构206，过孔层导电结构206耦接到第一金属层M0中的第一金属线208并且在第一方向上具有大于第二轨道间距PM1的长度L206(框406)。
图5是制造图3A至图3D中的互连结构300的方法500的流程图。该方法包括：形成第一金属层MJ，该第一金属层包括在第一方向(例如，Y轴方向)上延伸的多个第一轨道310当中的轨道310中的第一金属线308，多个第一轨道310具有第一轨道间距PMJ(框502)。该方法包括：形成第二金属层M(J+1)，该第二金属层与第一金属层MJ相邻，第二金属层M(J+1)包括各自在与第一方向正交的第二方向(例如，X轴方向)上延伸的多个第二轨道320，多个第二轨道320具有第二轨道间距PM(J+1)(框504)。该方法还包括：在与第一金属层MJ相邻的过孔层VJ中形成过孔层导电结构306，过孔层导电结构306耦接到第一金属层MJ中的第一金属线308并且在第一方向上具有大于第二轨道间距PM(J+1)的长度L306(框506)。
图6A和图6B包括制造与图2A至图2C和图3A至图3D中的互连结构对应的互连结构的制造阶段600A中的横截面视图和制造与图2A至图2C和图3A至图3D中的互连结构对应的互连结构的方法的流程图600B。在流程图600B中的方法中，通过双镶嵌工艺在第一氮碳化硅(SiCN)层604上形成第一金属层602，该所述双镶嵌工艺包括：沉积IMD 606的层、在IMD606中图案化并蚀刻在第一方向(例如，Y轴方向)上延伸的金属轨道608，以及在金属轨道608中形成互连金属IM的金属线610。制造阶段600A任选地包括在金属线610之间形成气隙612，包括蚀刻IMD 606以在金属线610之间形成空隙614，以及在气隙612的侧面618和底表面620上沉积氮化硅层616。制造阶段600A还包括在第一金属层602上沉积第二SiCN层624，该第二SiCN层提供扩散阻挡层并将空气密封在任选气隙612中。
图7A和图7B包括在图6A中的第一金属层602上制造过孔层702的制造阶段700A中的横截面视图和在图6A中的第一金属层602上制造过孔层702的方法的流程图700B。制造阶段700A包括在第二SiCN层624上沉积第二IMD 704，并通过半镶嵌沟槽图案化工艺形成过孔层702，包括在金属线610上的IMD 704中图案化并蚀刻沟槽706，以及用过孔金属VM填充沟槽706，过孔金属VM可以是例如Ru、Mo、Co、W和/或Cu。制造阶段700A还包括对过孔层702进行化学机械抛光(CMP)，以平面化过孔金属VM和IMD 704。
图8A和图8B包括在过孔层702上制造另一金属层802的制造阶段800A中的横截面视图和在过孔层702上制造另一金属层802的方法的流程图800B。制造阶段800A包括沉积第三IMD 804层。制造阶段800A包括图案化并蚀刻第三IMD 804和第二IMD 704在金属线610之间的部分。制造阶段800A还包括在已蚀刻的第二IMD 704和第三IMD 804中在金属线610之间和之上形成互连金属元件(例如，金属线)806。制造阶段800A任选地包括形成气隙808。制造阶段800A还包括沉积第三SiCN层810。
图9A和图9B包括在图8A中的金属层802上制造另一过孔层902的制造阶段900A中的横截面视图和在图8A中的金属层802上制造另一过孔层902的方法的流程图900B。制造阶段900A包括双镶嵌工艺，该双镶嵌工艺包括：在第三SiCN层810上形成第四IMD 904、图案化并蚀刻IMD 904和第三SiCN层810以在互连金属元件806上方形成沟槽906，以及在沟槽906中形成过孔金属元件908。
制造图2A至图2C和图3A至图3D中的互连结构200和300包括制造附加的交替的金属层和过孔层，其中金属轨道在金属层中延伸的方向与相邻(例如，上方和下方)金属层中的金属轨道的方向正交。例如，下一金属层可形成于过孔层902上，其中下一金属层将对应于金属层602并且将根据图6B中的流程图中的方法来形成。可采用按顺序执行的流程图6B、7B、8B和9B中的方法来制造包括过孔层导电结构206和306的互连结构200和300。该顺序可根据需要重复任意次数，以制造包括具有期望横截面积和减小的电阻的信号路径的互连结构。
根据本文所公开的各方面的在过孔层中采用过孔层导电结构的3D互连结构可被设置在或集成到任何基于处理器的设备中。
图10示出了示例性无线通信设备1000，该示例性无线通信设备包括由一个或多个IC 1002形成的射频(RF)组件，其中IC 1002中的任一个IC可在IC中包括片上系统(SoC)，该IC包括互连结构，如图2A至图2C和图3A至图3D所示并且根据本文所公开的任何方面，在该互连结构中，过孔层导电结构被包括在信号路径中的过孔层中以增大信号路径的导电横截面积来减小电阻，这减小了IR压降并增大了信号速度。作为示例，无线通信设备1000可包括或被提供在任何上述设备中。如图10所示，无线通信设备1000包括收发器1004和数据处理器1006。数据处理器1006可包括存储器以存储数据和程序代码。收发器1004包括支持双向通信的发射器1008和接收器1010。一般而言，无线通信设备1000可包括用于任何数目的通信系统和频带的任何数目的发射器1008和/或接收器1010。收发器1004的全部或一部分可被实现在一个或多个模拟IC、RFIC、混合信号IC等上。
可利用超外差式架构或直接变频式架构来实现发射器1008或接收器1010。在超外差式架构中，信号在RF和基带之间多级变频，例如在一级中从RF到中频(IF)，然后在另一级中从IF到基带。在直接变频式架构中，信号在一级中在RF和基带之间变频。超外差式以及直接变频式架构可以使用不同的电路块和/或具有不同的要求。在图10中的无线通信设备1000中，发射器1008和接收器1010是利用直接变频式架构来实现的。
在发射路径中，数据处理器1006处理要被发射的数据并且向发射器1008提供I和Q模拟输出信号。在示例性无线通信设备1000中，数据处理器1006包括数模转换器(DAC)1012(1)、1012(2)以将由数据处理器1006生成的数字信号转换成I和Q模拟输出信号(例如，I和Q输出电流)以供进一步处理。
在发射器1008内，低通滤波器1014(1)、1014(2)分别对I和Q模拟输出信号进行滤波以移除由在前的数模转换引起的不期望信号。放大器(AMP)1016(1)、1016(2)分别放大来自低通滤波器1014(1)、1014(2)的信号并且提供I和Q基带信号。上变频器1018通过混频器1020(1)、1020(2)用来自发射(TX)本地振荡器(LO)信号发生器1022的I和Q TX LO信号来上变频I和Q基带信号，以提供经上变频信号1024。滤波器1026对经上变频信号1024进行滤波以移除由上变频引起的不期望信号以及接收频带中的噪声。功率放大器(PA)1028放大来自滤波器1026的经上变频信号1024，以获得期望输出功率电平并且提供发射RF信号。发射RF信号被路由经过双工器或开关1030并且经由天线1032被发射。
在接收路径中，天线1032接收由基站发射的信号并且提供接收到的RF信号，该接收到的RF信号被路由经过双工器或开关1030并且被提供到低噪声放大器(LNA)1034。双工器或开关1030被设计成利用特定的接收(RX)与TX双工器频率分隔来操作，使得RX信号与TX信号隔离。接收到的RF信号由LNA 1034放大并且由滤波器1036滤波，以获得期望RF输入信号。下变频混频器1038(1)、1038(2)将滤波器1036的输出与来自RX LO信号发生器1040的I和Q RX LO信号(即，LO_I和LO_Q)进行混频以生成I和Q基带信号。I和Q基带信号由放大器1042(1)、1042(2)放大并且进一步由低通滤波器1044(1)、1044(2)滤波以获得I和Q模拟输入信号，该I和Q模拟输入信号被提供到数据处理器1006。在该示例中，数据处理器1006包括模数转换器(ADC)1046(1)、1046(2)以将模拟输入信号转换成要进一步由数据处理器1006处理的数字信号。
在图10的无线通信设备1000中，TX LO信号发生器1022生成用于上变频的I和Q TXLO信号，而RX LO信号发生器1040生成用于下变频的I和Q RX LO信号。每个LO信号是具有特定基频的周期性信号。TX锁相环路(PLL)电路1048从数据处理器1006接收定时信息，并且生成用于调整来自TX LO信号发生器1022的TX LO信号的频率和/或相位的控制信号。类似地，RX PLL电路1050从数据处理器1006接收定时信息，并且生成用于调整来自RX LO信号发生器1040的RX LO信号的频率和/或相位的控制信号。
无线通信设备1000可被设置在或集成到任何基于处理器的设备中，该无线通信设备各自在IC中包括片上系统(SoC)，该IC包括互连结构，如图2A至图3D所示并且根据本文所公开的任何方面，在该互连结构中，过孔层导电结构被包括在信号路径中的过孔层中以增大信号路径的导电横截面积来减小电阻，这减小了IR压降并增大了信号速度。不作为限定的示例包括：机顶盒、娱乐单元、导航设备、通信设备、固定位置数据单元、移动位置数据单元、全球定位系统(GPS)设备、移动电话、蜂窝电话、智能电话、会话发起协议(SIP)电话、平板设备、平板手机、服务器、计算机、便携式计算机、移动计算设备、可穿戴计算设备(例如，智能手表、健康或健身跟踪器、眼镜，等等)、台式计算机、个人数字助理(PDA)、监视器、计算机监视器、电视机、调谐器、无线电部件、卫星无线电部件、音乐播放器、数字音乐播放器、便携式音乐播放器、数字视频播放器、视频播放器、数字视频碟(DVD)播放器、便携式数字视频播放器、汽车、交通工具组件、航空电子系统、无人机、以及多旋翼飞行器。
就这一点而言，图11示出了包括IC的基于处理器的系统1100的示例，这些IC在IC中包括片上系统(SoC)，该IC包括互连结构，如图2A至图2C和图3A至图3D所示并且根据本文所公开的任何方面，在该互连结构中，过孔层导电结构被包括在信号路径中的过孔层中以增大信号路径的导电横截面积来减小电阻，这减小了IR压降并增大了信号速度。在该示例中，基于处理器的系统1100包括一个或多个中央处理单元(CPU)1102，该一个或多个CPU也可被称为CPU或处理器核心，每个CPU包括一个或多个处理器1104。CPU 1102可具有耦接到处理器1104以用于对临时存储的数据进行快速访问的高速缓存存储器1106。例如，处理器1104可在IC中包括SoC，该IC包括互连结构，如图2A至图3D所示并且根据本文所公开的任何方面，在该互连结构中，过孔层导电结构被包括在信号路径中的过孔层中以增大信号路径的导电横截面积来减小电阻，这减小了IR压降并增大了信号速度。CPU 1102被耦接到系统总线1108，并且可交互耦接被包括在基于处理器的系统1100中的主设备和从设备。如众所周知的，CPU 1102通过在系统总线1108上交换地址、控制、以及数据信息来与这些其他设备通信。例如，CPU 1102可以向作为从设备的示例的存储器控制器1110传达总线事务请求。尽管在图11中未示出，但可提供多个系统总线1108，其中每个系统总线1108构成不同的织构。
其他主设备和从设备可被连接到系统总线1108。如图11中示出的，作为示例，这些设备可以包括包含存储器控制器1110和一个或多个存储器阵列1114的存储器系统1112、一个或多个输入设备1116、一个或多个输出设备1118、一个或多个网络接口设备1120以及一个或多个显示控制器1122。存储器系统1112、一个或输入设备1116、一或多个输出设备1118、一或多个网络接口设备1120以及一或多个显示控制器1122中的每一者可在IC中包括片上系统(SoC)，该IC包括互连结构，如图2A至图3D所示并且根据本文所公开的任何方面，在该互连结构中，过孔层导电结构被包括在信号路径中的过孔层中以增大信号路径的导电横截面积来减小电阻，这减小了IR压降并增大了信号速度。输入设备1116可包括任何类型的输入设备，包括但不限于输入键、开关、语音处理器等。输出设备1118可包括任何类型的输出设备，包括但不限于音频、视频、其他视觉指示器等。网络接口设备1120可以是被配置为允许往来于网络1124的数据交换的任何设备。网络1124可以是任何类型的网络，包括但不限于有线或无线网络、私有或公共网络、局域网(LAN)、无线局域网(WLAN)、广域网(WAN)、BLUETOOTHTM网络以及因特网。网络接口设备1120可被配置为支持所期望的任何类型的通信协议。
CPU 1102还可被配置为在系统总线1108上访问显示控制器1122以控制发送给一个或多个显示器1126的信息。显示控制器1122经由一个或多个视频处理器1128向显示器1126发送要显示的信息，该视频处理器将要显示的信息处理成适于显示器1126的格式。显示器1126可包括任何类型的显示器，包括但不限于阴极射线管(CRT)、液晶显示器(LCD)、等离子体显示器、发光二极管(LED)显示器等。显示控制器1122、显示器1126和/或视频处理器1128可在IC中包括片上系统(SoC)，该IC包括互连结构，如图2A至图3D所示并且根据本文所公开的任何方面，在该互连结构中，过孔层导电结构被包括在信号路径中的过孔层中以增大信号路径的导电横截面积来减小电阻，这减小了IR压降并增大了信号速度。
本领域技术人员将进一步领会，结合本文所公开的诸方面描述的各种例示性逻辑块、模块、电路和算法可被实现为电子硬件、存储在存储器中或另一计算机可读介质中并由处理器或其他处理设备执行的指令、或这两者的组合。作为示例，本文中所描述的主设备和从设备可被用在任何电路、硬件组件、IC、或IC芯片中。本文中所公开的存储器可以是任何类型和大小的存储器，并且可被配置为存储所期望的任何类型的信息。为了清楚地示出这种互换性，上文围绕各种例示性的组件、块、模块、电路和步骤的功能，已经对它们进行了一般性描述。此类功能性如何被实现取决于特定应用、设计选择、和/或加诸于整体系统上的设计约束。本领域技术人员可以针对每个特定应用以不同的方式实施所描述的功能，但是这样的具体实施决定不应被解释为导致背离本公开的范围。
结合本文中所公开的各方面描述的各种例示性逻辑块、模块、以及电路可用被设计成执行本文所描述的功能的处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其他可编程逻辑设备、分立门或晶体管逻辑部件、分立硬件组件、或它们的任何组合来实现或执行。处理器可以是微处理器，但在替换方案中，处理器可以是任何常规处理器、控制器、微控制器或状态机。处理器还可以被实现为计算设备的组合(例如，DSP与微处理器的组合、多个微处理器、与DSP核心协作的一个或多个微处理器、或任何其他此类配置)。
本文中所公开的各方面可被实施在硬件和存储在硬件中的指令中，并且可驻留在例如随机存取存储器(RAM)、闪存存储器、只读存储器(ROM)、电可编程ROM(EPROM)、电可擦可编程ROM(EEPROM)、寄存器、硬盘、可移动盘、CD-ROM、或本领域中所知的任何其他形式的计算机可读介质中。示例性的存储介质耦接到处理器，从而使处理器能够从该存储介质读取信息以及向该存储介质写入信息。在替代方案中，存储介质可与处理器成一整体。处理器和存储介质可以驻留在ASIC中。ASIC可驻留在远程站中。在替换方案中，处理器和存储介质可作为分立组件驻留在远程站、基站或服务器中。
还注意到，本文任何示例性方面中所描述的操作步骤是为了提供示例和讨论而被描述的。所描述的操作可按除了所示出的顺序之外的众多不同顺序来执行。此外，在单个操作步骤中描述的操作实际上可在多个不同步骤中执行。另外，可组合示例性方面中讨论的一个或多个操作步骤。将理解，如对本领域技术人员将显而易见的，可对在流程图中示出的操作步骤进行众多不同的修改。本领域技术人员将同样理解，可使用多种不同的技术和工艺中的任何一种来表示信息和信号。例如，在遍及上文的描述中提及的数据、指令、命令、信息、信号、比特、符号和芯片可以通过电压、电流、电磁波、磁场或磁性粒子、光场或光学粒子或者它们的任何组合来表示。
提供本公开的先前描述以使本领域的任何技术人员能够制作或使用本公开。对本公开的各种修改对于本领域技术人员将是显而易见的，并且本文中所定义的普适原理可被应用于其他变形。因此，本公开并非旨在受限于本文中所描述的示例和设计，而是符合与本文中所公开的原理和新颖特征相一致的最广范围。
在以下的编号条款中描述了各具体实施示例：
1.一种互连结构，包括：
第一金属层，所述第一金属层包括在第一方向上延伸的多个第一轨道当中的第一轨道中的第一金属线，所述多个第一轨道具有第一轨道间距；
第二金属层，所述第二金属层与所述第一金属层相邻，所述第二金属层包括在与所述第一方向正交的第二方向上延伸的多个第二轨道，所述多个第二轨道具有第二轨道间距；和
过孔层导电结构，所述过孔层导电结构在与所述第一金属层相邻的过孔层中，所述过孔层导电结构耦接到所述第一金属层中的所述第一金属线并且在所述第一方向上具有大于所述第二轨道间距的第一长度。
2.根据条款1所述的互连结构，其中所述过孔层导电结构包括过孔金属元件，所述过孔金属元件包括设置在所述第一金属线的第一表面上的过孔金属。
3.根据条款2所述的互连结构，其中所述过孔层导电结构还包括：
所述过孔层的厚度；和
在所述第二方向上的宽度，所述宽度与第一轨道宽度对应、基于所述第一轨道间距。
4.根据条款1至3中任一项所述的互连结构，其中：
所述第一金属线在所述第一方向上具有与所述第二轨道间距的倍数对应的第二长度；并且
所述过孔层导电结构的所述第一长度与所述第二轨道间距的倍数对应。
5.根据条款1至4中任一项所述的互连结构，其中：
所述第二金属层还包括：
第一多个互连金属元件，所述第一多个互连金属元件设置在所述多个第二轨道当中的连续多个第二轨道中，所述第一多个互连金属元件中的每个互连金属元件包括互连金属；并且
所述过孔层导电结构还包括：
第一连续多个过孔金属元件，所述第一连续多个过孔金属元件包括设置于设置在所述连续多个第二轨道中的所述第一多个互连金属元件上的过孔金属；和
第二多个互连金属元件，所述第二多个互连金属元件各自设置在所述第一连续多个过孔金属元件当中的相邻过孔金属元件之间。
6.根据条款5所述的互连结构，其中所述第二多个互连金属元件中的每个互连金属元件耦接到所述过孔层导电结构中的所述相邻过孔金属元件。
7.根据条款6所述的互连结构，其中所述第一连续多个过孔金属元件和所述第二多个互连金属元件各自包括：
所述过孔层的厚度；和
所述多个第一轨道当中的所述第一轨道在所述第二方向上的宽度，所述宽度基于所述第一轨道间距。
8.根据条款5至7中任一项所述的互连结构，其中：
所述过孔层中的所述过孔层导电结构包括与所述第一金属层的第一侧相邻的第一过孔层中的第一过孔层导电结构；并且
所述互连结构还包括第二过孔层导电结构，所述第二过孔层导电结构在与所述第一金属层的第二侧相邻的第二过孔层中，所述第二过孔层导电结构包括设置在所述第一金属线的第二表面上的所述过孔金属以及在所述第一方向上大于所述第二轨道间距的第三长度。
9.根据条款8所述的互连结构，还包括：
第三金属层，所述第三金属层与所述第二过孔层相邻，所述第三金属层包括：
多个第三轨道，所述多个第三轨道在所述第二方向上延伸，所述多个第三轨道具有第三轨道间距；和
所述第一多个互连金属元件，所述第一多个互连金属元件设置在所述多个第三轨道当中的连续多个第三轨道中；和
第三过孔层，所述第三过孔层在所述第三金属层上，所述第三过孔层包括第三过孔层导电结构，所述第三过孔层导电结构耦接到所述第三金属层中的所述第一多个互连金属元件并且在所述第一方向上具有大于所述第二轨道间距的第四长度。
10.根据条款9所述的互连结构，所述第三过孔层导电结构包括：
第二连续多个过孔金属元件，所述第二连续多个过孔金属元件包括设置在所述第三金属层中的所述第一多个互连金属元件上的所述过孔金属；和
第三多个互连金属元件，所述第三多个互连金属元件各自设置在所述第二连续多个过孔金属元件当中的相邻过孔金属元件之间并且耦接到所述相邻过孔金属元件。
11.根据条款9或条款10所述的互连结构，还包括：
第四金属层，所述第四金属层与所述第三过孔层相邻，所述第四金属层包括：
多个第四轨道，所述多个第四轨道在所述第一方向上延伸并且包括第四轨道间距；和
第四金属线，所述第四金属线包括设置在所述第三过孔层导电结构上的所述多个第四轨道当中的第四轨道中的所述互连金属；和
第四过孔层导电结构，所述第四过孔层导电结构在所述第四金属层上的第四过孔层中，所述第四过孔层导电结构包括设置在所述第四金属线的表面上的所述过孔金属以及在所述第一方向上大于所述第二轨道间距的第五长度。
12.根据条款1至11中任一项所述的互连结构，所述第一金属层还包括：
第二金属线，所述第二金属线在所述第一方向上延伸的所述多个第一轨道当中的另一第一轨道中，所述第二金属线与所述第一金属线电隔离；和
所述第一金属线与所述第二金属线之间的气隙。
13.根据条款1至12中任一项所述的互连结构，所述互连结构被集成到集成电路(IC)中。
14.一种互连结构，包括：
第一金属层，所述第一金属层包括：
第一金属线，所述第一金属线在第一方向上延伸的多个轨道当中的第一轨道中，所述多个轨道具有轨道间距；和
第二金属线，所述第二金属线在所述多个轨道当中的第二轨道中，所述第二轨道包括在与所述第一方向正交的第二方向上紧邻所述第一轨道的相邻轨道；和
过孔层导电结构，所述过孔层导电结构在与所述第一金属层相邻的过孔层中，所述过孔层导电结构耦接到所述第一金属线和所述第二金属线并且在所述第二方向上具有大于所述轨道间距的第一长度。
15.根据条款14所述的互连结构，还包括：第二金属层，所述第二金属层包括设置于在所述第二方向上延伸的轨道中的互连金属元件，
其中：
所述过孔层中的所述过孔层导电结构的第一侧设置在所述互连金属元件上；并且
所述过孔层中的所述过孔层导电结构的第二侧耦接到所述第一金属线和所述第二金属线。
16.根据条款15所述的互连结构，其中：
所述过孔层中的所述过孔层导电结构包括与所述第一金属层的第一侧相邻的第一过孔层中的第一过孔层导电结构，并且所述第一过孔层导电结构包括过孔金属元件以及在所述第二方向上大于所述轨道间距的第二长度，所述过孔金属元件包括过孔金属；并且
所述互连结构还包括：
第二过孔层导电结构，所述第二过孔层导电结构在与所述第一金属层的第二侧相邻的第二过孔层中，所述第二过孔层导电结构包括：
第一过孔金属元件，所述第一过孔金属元件设置在所述第一金属线上；
第二过孔金属元件，所述第二过孔金属元件设置在所述第二金属线上；和
互连金属元件，所述互连金属元件包括设置在所述第一过孔金属元件和所述第二过孔金属元件之间并且耦接到所述第一过孔金属元件和所述第二过孔金属元件的互连金属；和
第三金属层，所述第三金属层与所述第二过孔层相邻，所述第三金属层包括：
第三轨道，所述第三轨道在所述第二过孔层导电结构上并且在所述第一方向上延伸；和
第三金属线，所述第三金属线在所述第三轨道中并且耦接到所述第二过孔层导电结构。
17.一种制造互连结构的方法，包括：
形成第一金属层，所述第一金属层包括在第一方向上延伸的多个第一轨道当中的轨道中的第一金属线，所述多个第一轨道具有第一轨道间距；
形成第二金属层，所述第二金属层与所述第一金属层相邻，所述第二金属层包括在与所述第一方向正交的第二方向上延伸的多个第二轨道，所述多个第二轨道具有第二轨道间距；以及
在与所述第一金属层相邻的过孔层中形成过孔层导电结构，所述过孔层导电结构耦接到所述第一金属层中的所述第一金属线并且在所述第一方向上具有大于所述第二轨道间距的第一长度。
18.根据条款17所述的方法，其中：
形成包括所述第一金属线的所述第一金属层包括在所述多个第一轨道当中的所述轨道中设置互连金属；并且
形成所述过孔层导电结构还包括在所述第一金属线上设置过孔金属。
19.根据条款17或条款18所述的方法，其中：
形成所述第二金属层还包括在所述多个第二轨道当中的多个连续第二轨道中形成包括互连金属的第一多个互连金属元件；并且
形成所述过孔层导电结构还包括：
形成包括设置在所述第一多个互连金属元件上的过孔金属的多个连续过孔金属元件；以及
形成第二多个互连金属元件，所述第二多个互连金属元件各自设置在所述多个连续过孔金属元件当中的相邻过孔金属元件之间。
20.一种制造互连结构的方法，所述方法包括：
形成第一金属层，形成所述第一金属层包括：
在第一方向上延伸的多个轨道当中的第一轨道中形成第一金属线，所述多个轨道具有轨道间距；以及
在所述多个轨道中的第二轨道中形成第二金属线，所述第二轨道包括在与所述第一方向正交的第二方向上紧邻所述第一轨道的相邻轨道；以及
在与所述第一金属层相邻的过孔层中形成过孔层导电结构，所述过孔层导电结构耦接到所述第一金属线和所述第二金属线并且在所述第二方向上具有大于所述轨道间距的第一长度。
21.根据条款20所述的方法，还包括：
形成第二金属层，所述第二金属层包括设置于在所述第二方向上延伸的轨道中的互连金属元件；并且
形成所述过孔层导电结构还包括将所述过孔层导电结构形成于所述互连金属元件上并将所述过孔层导电结构耦接到所述第二金属层和所述第一金属层。
22.根据条款21所述的方法，其中：
在所述过孔层中形成所述过孔层导电结构还包括在所述第一金属层的第一侧上的第一过孔层中形成所述第一过孔层导电结构，所述第一过孔层导电结构包括第一过孔层元件以及在所述第二方向上大于所述轨道间距的第二长度，所述第一过孔层元件包括过孔金属；并且
制造所述互连结构的所述方法还包括：
在所述第一轨道中形成所述第一金属线并且在所述第二轨道中形成所述第二金属线，所述形成包括在所述第一轨道中并且在所述第二轨道中形成互连金属；
在与所述第一金属层的第二侧相邻的第二过孔层中形成第二过孔层导电结构，所述第二过孔层导电结构包括：
第一过孔金属元件，所述第一过孔金属元件设置在所述第一金属线上；
第二过孔金属元件，所述第二过孔金属元件设置在所述第二金属线上；和
互连金属元件，所述互连金属元件包括设置在所述第一过孔金属元件和所述第二过孔金属元件之间并且耦接到所述第一过孔金属元件和所述第二过孔金属元件的所述互连金属；以及
形成第三金属层，所述第三金属层与所述第二过孔层相邻，所述第三金属层包括：
第三轨道，所述第三轨道在所述第二过孔层导电结构上并且在所述第一方向上延伸；和
第三金属线，所述第三金属线在所述第三轨道中并且耦接到所述第二过孔层导电结构。

Claims (22)

1.一种互连结构，包括：
第一金属层，所述第一金属层包括在第一方向上延伸的多个第一轨道当中的第一轨道中的第一金属线，所述多个第一轨道具有第一轨道间距；
第二金属层，所述第二金属层与所述第一金属层相邻，所述第二金属层包括在与所述第一方向正交的第二方向上延伸的多个第二轨道，所述多个第二轨道具有第二轨道间距；和
过孔层导电结构，所述过孔层导电结构在与所述第一金属层相邻的过孔层中，所述过孔层导电结构耦接到所述第一金属层中的所述第一金属线并且在所述第一方向上具有大于所述第二轨道间距的第一长度。
2.根据权利要求1所述的互连结构，其中所述过孔层导电结构包括过孔金属元件，所述过孔金属元件包括设置在所述第一金属线的第一表面上的过孔金属。
3.根据权利要求2所述的互连结构，其中所述过孔层导电结构还包括：
所述过孔层的厚度；和
在所述第二方向上的宽度，所述宽度与基于所述第一轨道间距的第一轨道宽度对应。
4.根据权利要求1所述的互连结构，其中：
所述第一金属线在所述第一方向上具有与所述第二轨道间距的倍数对应的第二长度；并且
所述过孔层导电结构的所述第一长度与所述第二轨道间距的倍数对应。
5.根据权利要求1所述的互连结构，其中：
所述第二金属层还包括：
第一多个互连金属元件，所述第一多个互连金属元件设置在所述多个第二轨道当中的连续多个第二轨道中，所述第一多个互连金属元件中的每个互连金属元件包括互连金属；并且
所述过孔层导电结构还包括：
第一连续多个过孔金属元件，所述第一连续多个过孔金属元件包括设置于设置在所述连续多个第二轨道中的所述第一多个互连金属元件上的过孔金属；和
第二多个互连金属元件，所述第二多个互连金属元件各自设置在所述第一连续多个过孔金属元件当中的相邻过孔金属元件之间。
6.根据权利要求5所述的互连结构，其中所述第二多个互连金属元件中的每个互连金属元件耦接到所述过孔层导电结构中的所述相邻过孔金属元件。
7.根据权利要求6所述的互连结构，其中所述第一连续多个过孔金属元件和所述第二多个互连金属元件各自包括：
所述过孔层的厚度；和
所述多个第一轨道当中的所述第一轨道在所述第二方向上的宽度，所述宽度基于所述第一轨道间距。
8.根据权利要求5所述的互连结构，其中：
所述过孔层中的所述过孔层导电结构包括与所述第一金属层的第一侧相邻的第一过孔层中的第一过孔层导电结构；并且
所述互连结构还包括第二过孔层导电结构，所述第二过孔层导电结构在与所述第一金属层的第二侧相邻的第二过孔层中，所述第二过孔层导电结构包括设置在所述第一金属线的第二表面上的所述过孔金属以及在所述第一方向上大于所述第二轨道间距的第三长度。
9.根据权利要求8所述的互连结构，还包括：
第三金属层，所述第三金属层与所述第二过孔层相邻，所述第三金属层包括：
多个第三轨道，所述多个第三轨道在所述第二方向上延伸，所述多个第三轨道具有第三轨道间距；和
所述第一多个互连金属元件，所述第一多个互连金属元件设置在所述多个第三轨道当中的连续多个第三轨道中；和
第三过孔层，所述第三过孔层在所述第三金属层上，所述第三过孔层包括第三过孔层导电结构，所述第三过孔层导电结构耦接到所述第三金属层中的所述第一多个互连金属元件并且在所述第一方向上具有大于所述第二轨道间距的第四长度。
10.根据权利要求9所述的互连结构，所述第三过孔层导电结构包括：
第二连续多个过孔金属元件，所述第二连续多个过孔金属元件包括设置在所述第三金属层中的所述第一多个互连金属元件上的所述过孔金属；和
第三多个互连金属元件，所述第三多个互连金属元件各自设置在所述第二连续多个过孔金属元件当中的相邻过孔金属元件之间并且耦接到所述相邻过孔金属元件。
11.根据权利要求9所述的互连结构，还包括：
第四金属层，所述第四金属层与所述第三过孔层相邻，所述第四金属层包括：
多个第四轨道，所述多个第四轨道在所述第一方向上延伸并且包括第四轨道间距；和
第四金属线，所述第四金属线包括设置在所述第三过孔层导电结构上的所述多个第四轨道当中的第四轨道中的所述互连金属；和
第四过孔层导电结构，所述第四过孔层导电结构在所述第四金属层上的第四过孔层中，所述第四过孔层导电结构包括设置在所述第四金属线的表面上的所述过孔金属以及在所述第一方向上大于所述第二轨道间距的第五长度。
12.根据权利要求1所述的互连结构，所述第一金属层还包括：
第二金属线，所述第二金属线位于在所述第一方向上延伸的所述多个第一轨道当中的另一第一轨道中，所述第二金属线与所述第一金属线电隔离；和
所述第一金属线与所述第二金属线之间的气隙。
13.根据权利要求1所述的互连结构，所述互连结构被集成到集成电路(IC)中。
14.一种互连结构，包括：
第一金属层，所述第一金属层包括：
第一金属线，所述第一金属线位于在第一方向上延伸的多个轨道当中的第一轨道中，所述多个轨道具有轨道间距；和
第二金属线，所述第二金属线在所述多个轨道当中的第二轨道中，所述第二轨道包括在与所述第一方向正交的第二方向上紧邻所述第一轨道的相邻轨道；和
过孔层导电结构，所述过孔层导电结构在与所述第一金属层相邻的过孔层中，所述过孔层导电结构耦接到所述第一金属线和所述第二金属线并且在所述第二方向上具有大于所述轨道间距的第一长度。
15.根据权利要求14所述的互连结构，还包括：第二金属层，所述第二金属层包括设置于在所述第二方向上延伸的轨道中的互连金属元件，其中：
所述过孔层中的所述过孔层导电结构的第一侧设置在所述互连金属元件上；并且
所述过孔层中的所述过孔层导电结构的第二侧耦接到所述第一金属线和所述第二金属线。
16.根据权利要求15所述的互连结构，其中：
所述过孔层中的所述过孔层导电结构包括与所述第一金属层的第一侧相邻的第一过孔层中的第一过孔层导电结构，并且所述第一过孔层导电结构包括过孔金属元件以及在所述第二方向上大于所述轨道间距的第二长度，所述过孔金属元件包括过孔金属；并且
所述互连结构还包括：
第二过孔层导电结构，所述第二过孔层导电结构在与所述第一金属层的第二侧相邻的第二过孔层中，所述第二过孔层导电结构包括：
第一过孔金属元件，所述第一过孔金属元件设置在所述第一金属线上；
第二过孔金属元件，所述第二过孔金属元件设置在所述第二金属线上；和
互连金属元件，所述互连金属元件包括设置在所述第一过孔金属元件和所述第二过孔金属元件之间并且耦接到所述第一过孔金属元件和所述第二过孔金属元件的互连金属；和
第三金属层，所述第三金属层与所述第二过孔层相邻，所述第三金属层包括：
第三轨道，所述第三轨道在所述第二过孔层导电结构上并且在所述第一方向上延伸；和
第三金属线，所述第三金属线在所述第三轨道中并且耦接到所述第二过孔层导电结构。
17.一种制造互连结构的方法，包括：
形成第一金属层，所述第一金属层包括在第一方向上延伸的多个第一轨道当中的轨道中的第一金属线，所述多个第一轨道具有第一轨道间距；
形成第二金属层，所述第二金属层与所述第一金属层相邻，所述第二金属层包括在与所述第一方向正交的第二方向上延伸的多个第二轨道，所述多个第二轨道具有第二轨道间距；以及
在与所述第一金属层相邻的过孔层中形成过孔层导电结构，所述过孔层导电结构耦接到所述第一金属层中的所述第一金属线并且在所述第一方向上具有大于所述第二轨道间距的第一长度。
18.根据权利要求17所述的方法，其中：
形成包括所述第一金属线的所述第一金属层包括在所述多个第一轨道当中的所述轨道中设置互连金属；并且
形成所述过孔层导电结构还包括在所述第一金属线上设置过孔金属。
19.根据权利要求17所述的方法，其中：
形成所述第二金属层还包括在所述多个第二轨道当中的多个连续第二轨道中形成包括互连金属的第一多个互连金属元件；并且
形成所述过孔层导电结构还包括：
形成包括设置在所述第一多个互连金属元件上的过孔金属的多个连续过孔金属元件；以及
形成第二多个互连金属元件，所述第二多个互连金属元件各自设置在所述多个连续过孔金属元件当中的相邻过孔金属元件之间。
20.一种制造互连结构的方法，所述方法包括：
形成第一金属层，形成所述第一金属层包括：
在第一方向上延伸的多个轨道当中的第一轨道中形成第一金属线，所述多个轨道具有轨道间距；以及
在所述多个轨道中的第二轨道中形成第二金属线，所述第二轨道包括在与所述第一方向正交的第二方向上紧邻所述第一轨道的相邻轨道；以及
在与所述第一金属层相邻的过孔层中形成过孔层导电结构，所述过孔层导电结构耦接到所述第一金属线和所述第二金属线并且在所述第二方向上具有大于所述轨道间距的第一长度。
21.根据权利要求20所述的方法，还包括：
形成第二金属层，所述第二金属层包括设置于在所述第二方向上延伸的轨道中的互连金属元件；并且
形成所述过孔层导电结构还包括将所述过孔层导电结构形成于所述互连金属元件上并将所述过孔层导电结构耦接到所述第二金属层和所述第一金属层。
22.根据权利要求21所述的方法，其中：
在所述过孔层中形成所述过孔层导电结构还包括在所述第一金属层的第一侧上的第一过孔层中形成所述第一过孔层导电结构，所述第一过孔层导电结构包括第一过孔层元件以及在所述第二方向上大于所述轨道间距的第二长度，所述第一过孔层元件包括过孔金属；并且
制造所述互连结构的所述方法还包括：
在所述第一轨道中形成所述第一金属线并且在所述第二轨道中形成所述第二金属线，所述形成包括在所述第一轨道中并且在所述第二轨道中形成互连金属；
在与所述第一金属层的第二侧相邻的第二过孔层中形成第二过孔层导电结构，所述第二过孔层导电结构包括：
第一过孔金属元件，所述第一过孔金属元件设置在所述第一金属线上；
第二过孔金属元件，所述第二过孔金属元件设置在所述第二金属线上；和
互连金属元件，所述互连金属元件包括设置在所述第一过孔金属元件和所述第二过孔金属元件之间并且耦接到所述第一过孔金属元件和所述第二过孔金属元件的所述互连金属；以及
形成第三金属层，所述第三金属层与所述第二过孔层相邻，所述第三金属层包括：
第三轨道，所述第三轨道在所述第二过孔层导电结构上并且在所述第一方向上延伸；和
第三金属线，所述第三金属线在所述第三轨道中并且耦接到所述第二过孔层导电结构。
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* Cited by examiner, † Cited by third party
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JP2002329783A (ja) * 2001-04-27 2002-11-15 Toshiba Corp 配線パターンの自動レイアウト方法、レイアウトパターンの光学補正方法、自動レイアウト方法と光学補正方法に基づいて製造される半導体集積回路、および自動レイアウト光学補正プログラムを記録した記録媒体
JP5925611B2 (ja) * 2012-06-21 2016-05-25 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US9620454B2 (en) * 2014-09-12 2017-04-11 Qualcomm Incorporated Middle-of-line (MOL) manufactured integrated circuits (ICs) employing local interconnects of metal lines using an elongated via, and related methods
US9425141B2 (en) * 2014-10-09 2016-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit with elongated coupling
US10510688B2 (en) * 2015-10-26 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Via rail solution for high power electromigration
JP2017220642A (ja) * 2016-06-10 2017-12-14 株式会社日立国際電気 半導体装置の製造方法、基板処理装置、プログラムおよび記録媒体
KR20220087221A (ko) * 2020-12-17 2022-06-24 삼성전자주식회사 반도체 소자 및 그의 제조 방법

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