CN117730413A - 显示基板及其制备方法、显示装置 - Google Patents

显示基板及其制备方法、显示装置 Download PDF

Info

Publication number
CN117730413A
CN117730413A CN202280002049.3A CN202280002049A CN117730413A CN 117730413 A CN117730413 A CN 117730413A CN 202280002049 A CN202280002049 A CN 202280002049A CN 117730413 A CN117730413 A CN 117730413A
Authority
CN
China
Prior art keywords
electrode
source
layer pattern
substrate
sub
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202280002049.3A
Other languages
English (en)
Inventor
王东方
刘威
胡合合
王利忠
宁策
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
BOE Technology Group Co Ltd
Original Assignee
BOE Technology Group Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by BOE Technology Group Co Ltd filed Critical BOE Technology Group Co Ltd
Publication of CN117730413A publication Critical patent/CN117730413A/zh
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Theoretical Computer Science (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)

Abstract

一种显示基板及其制备方法、显示装置，显示基板包括：衬底(101)以及设置在衬底(101)上的至少一个晶体管(100)；晶体管(100)包括：有源层图案(2)，设置在衬底(101)上；第一源漏电极(3)，设置在衬底(101)上，第一源漏电极(3)与有源层图案(2)电连接；第一栅电极(5)，设置在有源层图案(2)远离衬底(101)一侧，第一栅电极(5)和有源层图案(2)在衬底(101)的正投影存在交叠，且互不接触；第二源漏电极(4)，设置在有源层图案(2)远离衬底(101)一侧，第二源漏电极(4)包括互相连接的第一子电极(41)和第二子电极(42)，第二子电极(42)位于第一子电极(41)靠近第一栅电极(5)一侧，第一子电极(41)与有源层图案(2)电连接，第二子电极(42)和有源层图案(2)在衬底(101)的正投影存在交叠，且互不接触。

Description

显示基板及其制备方法、显示装置 技术领域
本公开涉及但不限于显示技术领域，具体涉及一种显示基板及其制备方法、显示装置。
背景技术
近年来，低温多晶硅薄膜晶体管(英文：Low Temperature Poly-Silicon Thin Film Transistor；简称：LTPS TFT)和氧化物(Oxide)薄膜晶体管在显示行业备受关注，各具优势，不分伯仲。低温多晶硅薄膜晶体管具有迁移率高、充电快的优势。铟镓锌氧化物(In-Ga-Zn-Oxide，IGZO)薄膜晶体管(即IGZO-TFT)，由于其有源层(IGZO)具有较高的载流子迁移率，以及较高的热学性能、化学稳定性，成为人们的研究热点。制备高性能、高稳定性的IGZO薄膜晶体管成为各厂商研究的重点和难点。
随着产品像素密度和刷新率的提高，数据线延伸方向的寄生电容成为制约显示面板像素密度升高和刷新率提升的最重要的因素。同时，像素电路中晶体管的尺寸和电流是影响驱动电路电容和功耗的关键因素。
发明内容
以下是对本文详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
一方面，本公开提供了一种显示基板，包括：衬底以及设置在所述衬底上的至少一个晶体管；所述晶体管包括：
有源层图案，设置在所述衬底上；
第一源漏电极，设置在所述衬底上，所述第一源漏电极与所述有源层图案电连接；
第一栅电极，设置在所述有源层图案远离所述衬底一侧，所述第一栅电极和所述有源层图案在所述衬底的正投影存在交叠，且互不接触；
第二源漏电极，设置在所述有源层图案远离所述衬底一侧，所述第二源漏电极包括互相连接的第一子电极和第二子电极，所述第二子电极位于所述第一子电极靠近所述第一栅电极一侧，所述第一子电极与所述有源层图案电连接，所述第二子电极和所述有源层图案在所述衬底的正投影存在交叠，且互不接触。
在示例性实施例中，所述第二源漏电极还包括第三子电极，所述第三子电极位于所述第一子电极远离所述第一栅电极一侧，且所述第三子电极和所述有源层图案在所述衬底的正投影存在交叠，且互不接触。
在示例性实施例中，所述第一子电极和所述第二子电极一体成型。
在示例性实施例中，所述第一源漏电极包括互相连接的第四子电极和第五子电极，所述第五子电极位于所述第四子电极远离所述第一栅电极一侧，所述第四子电极与所述有源层图案电连接，所述第五子电极和所述有源层图案在所述衬底的正投影存在交叠，且互不接触。
在示例性实施例中，所述晶体管还包括第一绝缘层，所述第一绝缘层位于所述有源层图案与所述第一栅电极之间，所述第一绝缘层将所述有源层图案覆盖，所述第一源漏电极、所述第一栅电极和所述第二源漏电极均位于所述第一绝缘层远离所述衬底一侧，所述第一绝缘层中设置有第一过孔和第二过孔，所述第一源漏电极通过所述第一过孔与所述有源层图案电连接，所述第二源漏电极通过所述第二过孔与所述有源层图案电连接。
在示例性实施例中，所述晶体管还包括第一绝缘层，所述第一绝缘层包括至少一个绝缘层图案，所述绝缘层图案覆盖部分所述有源层图案，且所述绝缘层图案与至少部分所述有源层图案在所述衬底的正投影存在不交叠区域，所述第一源漏电极、所述第一栅电极和所述第二源漏电极均位于所述第一绝缘层远离所述衬底一侧，所述第一源漏电极和所述第二源漏电极分别与所述有源层图案的不交叠区域电连接。
在示例性实施例中，还包括设置在所述晶体管远离所述衬底一侧的像素 电极，所述像素电极与所述第二源漏电极一体成型。
在示例性实施例中，所述第一源漏电极与所述有源层图案一体成型。
在示例性实施例中，还包括信号线，所述信号线与所述第一源漏电极电连接。
在示例性实施例中，所述信号线位于所述第一源漏电极与所述衬底之间，所述显示基板还包括缓冲层，所述缓冲层位于所述信号线与所述有源层图案之间，所述缓冲层中设置有第三过孔，所述第一源漏电极通过所述第三过孔与所述信号线电连接。
在示例性实施例中，所述第一源漏电极与所述有源层图案一体成型，所述信号线与所述第一源漏电极电接触，所述信号线位于所述第一源漏电极靠近所述衬底一侧，或者，所述信号线位于所述第一源漏电极远离所述衬底一侧。
在示例性实施例中，所述有源层图案的材料采用氧化物半导体。
在示例性实施例中，所述晶体管被配置为栅极驱动电路中的晶体管。
另一方面，本公开还提供了一种显示装置，包括前述的显示基板括。
另一方面，本公开还提供了一种显示基板的制备方法，包括：
在衬底上形成有源层图案；
在衬底上形成第一源漏电极，使至少部分所述第一源漏电极与所述有源层图案电连接；
在所述有源层图案远离所述衬底一侧形成第一栅电极，使所述第一栅电极和所述有源层图案在所述衬底的正投影存在交叠，且互不接触；
在所述有源层图案远离所述衬底一侧形成第二源漏电极，所述第二源漏电极包括互相连接的第一子电极和第二子电极，所述第二子电极位于所述第一子电极靠近所述第一栅电极一侧，所述第一子电极与所述有源层图案电连接，所述第二子电极和所述有源层图案在所述衬底的正投影存在交叠且互不接触。
在阅读并理解了附图和详细描述后，可以明白其它方面。
附图说明
附图用来提供对本申请技术方案的理解，并且构成说明书的一部分，与本申请的实施例一起用于解释本申请的技术方案，并不构成对本申请技术方案的限制。
图1a为本公开实施例显示基板中晶体管的结构示意图一；
图1b为本公开实施例显示基板的剖视图一；
图2为本公开实施例显示基板中晶体管的电路符号；
图3a为本公开实施例显示基板中晶体管的等效电路图一；
图3b为本公开实施例显示基板中晶体管的等效电路图二；
图4a为本公开实施例显示基板中晶体管在充电时漏源极间电流的曲线图一；
图4b为本公开实施例显示基板中晶体管在放电时漏源极间电流的曲线图一；
图4c为本公开实施例显示基板中晶体管在充电时漏源极间电流的曲线图二；
图4d为本公开实施例显示基板中晶体管在放电时漏源极间电流的曲线图的曲线图二；
图5为相关技术显示基板中晶体管在电压下时漏源极间电流的曲线图；
图6为相关技术显示基板中晶体管的剖视图；
图7a为本公开实施例显示基板中晶体管的结构示意图二；
图7b为本公开实施例显示基板的剖视图二；
图8a为本公开实施例显示基板中晶体管的结构示意图三；
图8b为本公开实施例显示基板的剖视图三；
图9a为本公开实施例显示基板中晶体管的结构示意图四；
图9b为本公开实施例显示基板的剖视图四；
图10为本公开实施例显示基板的剖视图。
具体实施方式
为使本公开的目的、技术方案和优点更加清楚明白，下文中将结合附图对本公开的实施例进行详细说明。注意，实施方式可以以多个不同形式来实施。所属技术领域的普通技术人员可以很容易地理解一个事实，就是方式和内容可以在不脱离本公开的宗旨及其范围的条件下被变换为各种各样的形式。因此，本公开不应该被解释为仅限定在下面的实施方式所记载的内容中。在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互任意组合。
在附图中，有时为了明确起见，夸大表示了各构成要素的大小、层的厚度或区域。因此，本公开的一个方式并不一定限定于该尺寸，附图中各部件的形状和大小不反映真实比例。此外，附图示意性地示出了理想的例子，本公开的一个方式不局限于附图所示的形状或数值等。
本说明书中的“第一”、“第二”、“第三”等序数词是为了避免构成要素的混同而设置，而不是为了在数量方面上进行限定的。
在本说明书中，为了方便起见，使用“中部”、“上”、“下”、“前”、“后”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示方位或位置关系的词句以参照附图说明构成要素的位置关系，仅是为了便于描述本说明书和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。构成要素的位置关系根据描述各构成要素的方向适当地改变。因此，不局限于在说明书中说明的词句，根据情况可以适当地更换。
在本说明书中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解。例如，可以是固定连接，或可拆卸连接，或一体地连接；可以是机械连接，或电连接；可以是直接相连，或通过中间件间接相连，或两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本公开中的具体含义。
在本说明书中，晶体管是指至少包括第一栅电极、第二源漏电极以及第一源漏电极这三个端子的元件。晶体管在第二源漏电极(第二源漏电极端子、漏区域或第二源漏电极)与第一源漏电极(第一源漏电极端子、源区域或第一源漏电极)之间具有沟道区域，并且电流能够流过第二源漏电极、沟道区域以及第一源漏电极。注意，在本说明书中，沟道区域是指电流主要流过的区域。
在本说明书中，第一极可以为第二源漏电极、第二极可以为第一源漏电极，或者第一极可以为第一源漏电极、第二极可以为第二源漏电极。在使用极性相反的晶体管的情况或电路工作中的电流方向变化的情况等下，“第一源漏电极”及“第二源漏电极”的功能有时互相调换。因此，在本说明书中，“第一源漏电极”和“第二源漏电极”可以互相调换。
在本说明书中，“电连接”包括构成要素通过具有某种电作用的元件连接在一起的情况。“具有某种电作用的元件”只要可以进行连接的构成要素间的电信号的授受，就对其没有特别的限制。“具有某种电作用的元件”的例子不仅包括电极和布线，而且还包括晶体管等开关元件、电阻器、电感器、电容器、其它具有各种功能的元件等。
在本说明书中，“平行”是指两条直线形成的角度为-10°以上且10°以下的状态，因此，也包括该角度为-5°以上且5°以下的状态。另外，“垂直”是指两条直线形成的角度为80°以上且100°以下的状态，因此，也包括85°以上且95°以下的角度的状态。
在本说明书中，“膜”和“层”可以相互调换。例如，有时可以将“导电层”换成为“导电膜”。与此同样，有时可以将“绝缘膜”换成为“绝缘层”。
本公开中的“约”，是指不严格限定界限，允许工艺和测量误差范围内的数值。
图5为相关技术显示基板中晶体管在电压下时漏源极间电流的曲线图。经本公开发明人的研究发现，晶体管在电压下容易发生晶体管负飘或DGS，导致驱动电路失效。图5中横轴为第一栅电极的电压Vg(单位：伏)，纵轴为漏源极间的电流Ids(单位：安)。如图5所示，晶体管失效前漏源极 间电流的曲线为a，晶体管失效后漏源极间电流的曲线为b。晶体管失效的原因为高压和高电流密度导致器件衰减。
本公开实施例提供了一种显示基板，包括：衬底以及设置在所述衬底上的至少一个晶体管；所述晶体管包括：
有源层图案，设置在所述衬底上；
有源层图案，设置在所述衬底上；
第一源漏电极，设置在所述衬底上，所述第一源漏电极与所述有源层图案电连接；
第一栅电极，设置在所述有源层图案远离所述衬底一侧，所述第一栅电极和所述有源层图案在所述衬底的正投影存在交叠，且互不接触；
第二源漏电极，设置在所述有源层图案远离所述衬底一侧，所述第二源漏电极包括互相连接的第一子电极和第二子电极，所述第二子电极位于所述第一子电极靠近所述第一栅电极一侧，所述第一子电极与所述有源层图案电连接，所述第二子电极和所述有源层图案在所述衬底的正投影存在交叠，且互不接触。
本公开实施例显示基板通过第二源漏电极的第一子电极与有源层图案电连接，第二源漏电极的第二子电极和有源层图案在衬底的正投影存在交叠且互不接触，一方面，在晶体管放电时，可以使第二源漏电极中的第一子电极被配置为源漏电极，第二源漏电极中的第二子电极被配置为第二栅电极，进而使晶体管形成双栅结构，有效降低漏电流I off，避免高电流密度对晶体管的冲击；另一方面，在晶体管充电时，可以使第二源漏电极中的第一子电极和第二子电极均被配置为源漏电极，进而使晶体管形成单栅结构，加快充电速度。
图1a为本公开实施例显示基板中晶体管的结构示意图一；图1b为本公开实施例显示基板的剖视图一。其中，图1b为图1a中A-A’的剖视图。在示例性实施例中，如图1a和图1b所示，在垂直于显示基板的方向上，本公开实施例显示基板可以包括衬底101以及设置在衬底101上的至少一个晶体管100，晶体管100包括设置在衬底101上的缓冲层1、半导体层、第一绝缘层 6、导电层以及第二绝缘层7；半导体层包括有源层图案2；导电层包括第一源漏电极3、第二源漏电极4以及第一栅电极5。在平行于显示基板的方向上，第一源漏电极3、第二源漏电极4以及第一栅电极5均沿着第二方向(例如方向Y)延伸，第一源漏电极3、第二源漏电极4以及第一栅电极5沿着第一方向(例如方向X)间隔排布，第一栅电极5位于第一源漏电极3和第二源漏电极4之间。其中，第一方向与第二方向不同，示例的，第一方向与第二方向垂直。
在示例性实施例中，晶体管100可以为氧化物(Oxide)薄膜晶体管，晶体管中的有源层为氧化物半导体材质，例如，晶体管中的有源层可以为铟镓锌氧化物(IGZO)。
在示例性实施例中，晶体管100可以作为栅极驱动电路、输入电路和工作电压电路等电路中的晶体管。
在示例性实施例中，如图1b所示，第一栅电极5与有源层图案2在衬底101的正投影存在交叠，且第一栅电极5与有源层图案2通过第一绝缘层6相互隔开，互不接触。
在示例性实施例中，如图1a和图1b所示，第一绝缘层6中设置有第一过孔61和第二过孔62，第一源漏电极3通过第一过孔61与有源层图案2电连接，第二源漏电极4包括互相连接的第一子电极41和第二子电极42。第二子电极42位于第一子电极41靠近第一栅电极5一侧；第二子电极42与有源层图案2在衬底101的正投影存在交叠，且第二子电极42与有源层图案2通过第一绝缘层6相互隔开，互不接触。第一子电极41通过第二过孔62与有源层图案2电连接。其中，第一绝缘层6还可以称为栅绝缘(GI)层。
在示例性实施例中，第一子电极41和第二子电极42可以一体成型，形成一层膜结构，第一子电极41和第二子电极42可以采用相同的材料通过同一制备工艺制备而成。
在示例性实施例中，如图1a和图1b所示，第二源漏电极4还包括第三子电极43，第三子电极43位于第一子电极41远离第一栅电极5一侧，且第三子电极43和有源层图案2在衬底101的正投影存在交叠，且通过第一绝缘 层6相互隔开，互不接触。
在示例性实施例中，如图1a和图1b所示，第一源漏电极3包括互相连接的第四子电极31和第五子电极32，第五子电极32位于第四子电极31远离第一栅电极5一侧，第四子电极31与有源层图案2电连接，第五子电极32和有源层图案2在衬底101的正投影存在交叠，且通过第一绝缘层6相互隔开，互不接触。其中，第四子电极31和第五子电极32可以一体成型，形成一层膜结构，第四子电极31和第五子电极32可以采用相同的材料通过同一制备工艺制备而成。
图2为本公开实施例显示基板中晶体管的电路符号。在示例性实施例中，如图2所示，G为栅极，S为源极，D为漏极。当栅源电压Vgs(即，Vg-Vs)的值大于阈值电压Vth时，晶体管截止，此时在漏源之间存在漏电流I off。当栅源电压Vgs低于阈值电压Vth时，晶体管工作，源极电压高于漏极电压，空穴作为载流子从源极通过沟道区域流向漏极。
图3a为本公开实施例显示基板中晶体管的等效电路图一；图3b为本公开实施例显示基板中晶体管的等效电路图二。在示例性实施例中，如图3a和图3b所示，本公开实施例显示基板中晶体管在放电时，可以在晶体管的第一栅电极5施加高电位电压Vg，可以在晶体管的第二源漏电极4施加高电位电压Vd，在晶体管的第一源漏电极3施加低电位电压Vs，使第二源漏电极4中的第一子电极41被配置为源漏电极，使第二源漏电极4中的第二子电极42被配置为第二栅电极，进而使晶体管形成双栅结构；本公开实施例显示基板中晶体管在充电时，可以在晶体管的第一栅电极5施加高电位电压Vg，可以在晶体管的第二源漏电极4施加低电位电压Vd，在晶体管的第一源漏电极3施加高电位电压Vs，使第二源漏电极4中的第一子电极41和第二子电极42均被配置为源漏电极，进而使晶体管形成单栅结构。
在示例性实施例中，本公开实施例显示基板中晶体管在放电时漏源极间的电流Ids的计算公式为：
Ids＝μ×CoxW 1/L 1×[(0-Vth 1)×Vm-1/2×Vm 2]＝μ×CoxW 2/L 2×[(Vgs-Vm)×(Vd-Vm)-1/2×(Vd-Vm) 2]
在示例性实施例中，本公开实施例显示基板中晶体管在充电时漏源极间的电流Ids的计算公式为：
Ids＝μ×CoxW 1/L 1×[(Vd-Vm-Vth 1)×(Vd-Vm)-1/2(Vd-Vm) 2]＝μ×Cox×W 2/L 2×[(Vgs-Vth 2)×Vm-1/2×Vm 2]
其中，Vm为相关变量，和具体的晶体管设计相关，通过上述公式，可以具体计算；W 1为第一栅电极5在第一方向(例如方向X)上的长度；L 1为第一栅电极5在第二方向(例如方向Y)上的长度；Vth 1为第一栅电极5的阈值电压；W 2为第二栅电极在第一方向(例如方向X)上的长度；L 2为第二栅电极在第二方向(例如方向Y)上的长度；Vth 2为第二栅电极的阈值电压。
图4a为本公开实施例显示基板中晶体管在充电时漏源极间电流的曲线图一；图4b为本公开实施例显示基板中晶体管在放电时漏源极间电流的曲线图一。其中，图4a和图4b均为采用图3a所示等效电路的漏源极间的电流曲线图。图4a和图4b中横轴为第一栅电极的电压Vg(单位：伏)，纵轴为漏源极间的电流Ids(单位：安)。如图4a所示，本公开实施例显示基板中晶体管在充电时，晶体管形成单栅结构，开态电流Ion变化较大。如图4b所示，本公开实施例显示基板中晶体管在放电时，晶体管形成双栅结构，可以有效的控制开态电流Ion，避免高电流密度对晶体管的冲击。本公开实施例显示基板能够在充电时，加快充电速度；在放电时，有效降低漏电流I off。本公开实施例显示基板若将开启电压调整到0.5V以上，晶体管可以实现反向关断。
图4c为本公开实施例显示基板中晶体管在充电时漏源极间电流的曲线图二；图4d为本公开实施例显示基板中晶体管在放电时漏源极间电流的曲线图的曲线图二。其中，图4c和图4d均为采用图3b所示等效电路的漏源极间电流的曲线图。图4c和图4d中横轴为第一栅电极的电压Vg(单位：伏)，纵轴为漏源极间的电流Ids(单位：安)。如图4c所示，本公开实施例显示基板中晶体管在充电时，晶体管形成单栅结构，开态电流Ion变化较大。如图4d所示，本公开实施例显示基板中晶体管在放电时，晶体管形成双栅结构，可以有效的控制开态电流Ion，避免高电流密度对晶体管的冲击。本公开实施例显示基板能够在充电时，加快充电速度；在放电时，有效降低漏电 流I off。
图6为相关技术显示基板中晶体管的剖视图。如图6所示，相关显示基板中晶体管可以采用双栅结构，该晶体管包括依次设置在衬底101上的有源层图案2以及第一源漏电极3、第一栅电极5、第二栅电极8、第二源漏电极4。第一栅电极5和第二栅电极8相互断开且绝缘，第一栅电极5和第二栅电极8均与有源层图案2在衬底101的正投影存在交叠，第一源漏电极3和第二源漏电极4均与有源层图案2电连接。
本公开实施例显示基板通过将第二子电极作为第二栅电极，使第二子电极位于第一子电极靠近栅极一侧，相对于相关技术显示基板中晶体管的双栅结构，本公开实施例显示基板消除了第二栅电极与第二源漏电极之间的距离，通过控制第二子电极与第一栅电极之间的距离，调整有源层图案导体化的电阻，实现对阈值电压Vth的调整。
图7a为本公开实施例显示基板中晶体管的结构示意图二；图7b为本公开实施例显示基板的剖视图二。其中，图7b为图7a中B-B’的剖视图。在示例性实施例中，如图7a和图7b所示，在垂直于显示基板的方向上，本公开实施例显示基板中晶体管100包括设置在衬底101上的缓冲层1、半导体层、第一绝缘层6、导电层以及第二绝缘层7；半导体层包括有源层图案2；导电层包括第一源漏电极3、第二源漏电极4以及第一栅电极5。第一栅电极5与有源层图案2在衬底101的正投影存在交叠，且第一栅电极5与有源层图案2通过第一绝缘层6相互隔开，互不接触。第一绝缘层6中设置有第一过孔61和第二过孔62，第一源漏电极3通过第一过孔61与有源层图案2电连接，第二源漏电极4包括互相连接的第一子电极41、第二子电极42和第三子电极43。第一子电极41通过第二过孔62与有源层图案2电连接。第二子电极42位于第一子电极41靠近第一栅电极5一侧；第三子电极43位于第一子电极41远离第一栅电极5一侧；第二子电极42和第三子电极43均与有源层图案2在衬底101的正投影存在交叠，且第二子电极42和第三子电极43均与有源层图案2通过第一绝缘层6相互隔开，互不接触。
图8a为本公开实施例显示基板中晶体管的结构示意图三；图8b为本公开实施例显示基板的剖视图三。其中，图8b为图8a中C-C’的剖视图。在示 例性实施例中，如图8a和图8b所示，在垂直于显示基板的方向上，本公开实施例显示基板中晶体管100包括设置在衬底101上的缓冲层1、半导体层、第一绝缘层6、导电层以及第二绝缘层7；半导体层包括有源层图案2；导电层包括第一源漏电极3、第二源漏电极4以及第一栅电极5。第一栅电极5与有源层图案2在衬底101的正投影存在交叠，且第一栅电极5与有源层图案2通过第一绝缘层6相互隔开，互不接触。第一绝缘层6中设置有第一过孔61和第二过孔62，第一源漏电极3包括互相连接的第四子电极31和第五子电极32，第五子电极32位于第四子电极31远离第一栅电极5一侧，第四子电极31与有源层图案2电连接，第五子电极32和有源层图案2在衬底101的正投影存在交叠，且通过第一绝缘层6相互隔开，互不接触。第二源漏电极4包括互相连接的第一子电极41和第二子电极42。第一子电极41通过第二过孔62与有源层图案2电连接。第二子电极42位于第一子电极41靠近第一栅电极5一侧；第二子电极4与有源层图案2在衬底101的正投影存在交叠，且第二子电极42与有源层图案2通过第一绝缘层6相互隔开，互不接触。
图9a为本公开实施例显示基板中晶体管的结构示意图四；图9b为本公开实施例显示基板的剖视图四。其中，图9b为图9a中D-D’的剖视图。在示例性实施例中，如图9a和图9b所示，在垂直于显示基板的方向上，本公开实施例显示基板中晶体管100包括设置在衬底101上的缓冲层1、半导体层、第一绝缘层6、导电层以及第二绝缘层7；半导体层包括有源层图案2；导电层包括第一源漏电极3、第二源漏电极4以及第一栅电极5。第一栅电极5与有源层图案2在衬底101的正投影存在交叠，且第一栅电极5与有源层图案2通过第一绝缘层6相互隔开，互不接触。第一绝缘层6中设置有第一过孔61和第二过孔62，第一源漏电极3通过第一过孔61与有源层图案2电连接。第二源漏电极4包括互相连接的第一子电极41和第二子电极42，第一子电极41通过第二过孔62与有源层图案2电连接，第二子电极42位于第一子电极41靠近第一栅电极5一侧，第二子电极42与有源层图案2在衬底101的正投影存在交叠，且第二子电极42与有源层图案2通过第一绝缘层6相互隔开，互不接触。
在示例性实施例中，本公开实施例显示基板可以为LCD显示基板、柔性 OLED显示基板、QLED显示基板、Micro-LED显示基板、或者Mini-LED显示基板。
图10为本公开实施例显示基板的剖视图。以本公开实施例显示基板为LCD显示基板为例。在示例性实施例中，如图10所示，本公开实施例显示基板包括：衬底101以及依次设置在衬底101上的第一导电层、缓冲层1、半导体层、第一绝缘层6、第二导电层、第三绝缘层9、第三导电层、第二绝缘层7、平坦化层10、第四导电层、第四绝缘层11以及第五导电层。
在示例性实施例中，如图10所示，衬底101可以采用透明材料，例如玻璃或石英。
在示例性实施例中，如图10所示，第一导电层设置在衬底101上，第一导电层包括信号线20和遮光层21，信号线20可以为数据信号线，与第一源漏电极3电连接，信号线20用于向第一源漏电极3提供驱动信号；遮光层21与有源层图案2在衬底101上的正投影具有交叠，遮光层21用于遮挡光线；信号线20和遮光层21的材料均可以采用钼(Mo)、铝(Al)和铝(Al)的叠层结构，或者，钼铌合金(MoNb)和铜(Cu)的叠层结构，或者，钼铌合金(MTD)和铜(Cu)的叠层结构，或者，钼铌合金(MoNb)、铜(Cu)和钼铌合金(MTD)的叠层结构，信号线20和遮光层21的厚度可以为1000～10000A。
在示例性实施例中，如图10所示，缓冲层1设置在第一导电层远离衬底101一侧，并将信号线20和遮光层21覆盖，缓冲层1中设置有第三过孔50，第一源漏电极3通过第三过孔50与信号线20电连接。缓冲层1的材料可以采用硅氧化合物(SiOx)，或者，硅氮化合物(SiNx)和氧硅化合物(SiOx)的叠层结构，缓冲层1的厚度可以为100nm～700nm。
在示例性实施例中，如图10所示，半导体层设置在缓冲层1远离衬底101一侧，半导体层包括有源层图案2，有源层图案2的厚度可以为10nm～80nm。
在示例性实施例中，如图10所示，第一绝缘层6设置在半导体层远离衬底101一侧，并将有源层图案2覆盖，第一绝缘层6中设置有第一过孔61 和第二过孔62，第一绝缘层6的材料可以采用硅氧化合物(SiOx)，第一绝缘层6的厚度可以为600A～2000A。其中，第一过孔61可以与缓冲层1中的第三过孔50通过同一制备工艺制备而成。
在示例性实施例中，如图10所示，第二导电层设置在第一绝缘层6远离衬底101一侧，第二导电层包括第一栅电极5，第一栅电极5与有源层图案2在衬底101的正投影存在交叠，且第一栅电极5与有源层图案2通过第一绝缘层6相互隔开，互不接触；第一栅电极5的材料可以采用钼铌合金(MoNb)和铜(Cu)的叠层结构，或者，钼铌合金(MTD)和铜(Cu)的叠层结构，或者，钼铌合金(MoNb)、铜(Cu)和钼铌合金(MTD)的叠层结构；第一栅电极5的厚度可以为200nm～1200nm。
在示例性实施例中，如图10所示，第三绝缘层9设置在第二导电层远离衬底101一侧，并将第一栅电极5覆盖，第三绝缘层9的材料可以采用硅氧化合物(SiOx)，或者，硅氮化合物(SiNx)和氧硅化合物(SiOx)的叠层结构，第三绝缘层9的厚度可以为200nm～400nm。
在示例性实施例中，如图10所示，第三导电层设置在第三绝缘层9远离衬底101一侧，第三导电层包括第一源漏电极3和第二源漏电极4，第一源漏电极3通过第一过孔61与有源层图案2电连接；第二源漏电极4包括互相连接的第一子电极41、第二子电极42和第三子电极43，第二子电极42位于第一子电极41靠近第一栅电极5一侧，第三子电极43位于第一子电极41远离第一栅电极5一侧；第二子电极42和第三子电极43均与有源层图案2在衬底101的正投影存在交叠，且第二子电极42和第三子电极43均与有源层图案2通过第一绝缘层6和第三绝缘层9相互隔开，互不接触；第一子电极41通过第二过孔62与有源层图案2电连接；第一源漏电极3以及第二源漏电极4的材料均可以采用钼(Mo)、铝(Al)和铝(Al)的叠层结构，或者，钼铌合金(MoNb)和铜(Cu)的叠层结构，或者，钼铌合金(MTD)和铜(Cu)的叠层结构，或者，钼铌合金(MoNb)、铜(Cu)和钼铌合金(MTD)的叠层结构，第一源漏电极3和第二源漏电极4的厚度可以为1000～10000A。其中，第一源漏电极3、第二源漏电极4、第一栅极5和有源层图案2构成晶体管。
在示例性实施例中，如图10所示，第二绝缘层7设置在第三导电层远离衬底101一侧，并将第一源漏电极3和第二源漏电极4覆盖，第二绝缘层7的材料可以采用硅氧化合物(SiOx)，或者，硅氮化合物(SiNx)和氧硅化合物(SiOx)的叠层结构，第二绝缘层7的厚度可以为200nm～400nm。
在示例性实施例中，如图10所示，平坦化层10设置在第二绝缘层7远离衬底101一侧，平坦化层10的材料可以采用有机材质，平坦化层10的厚度可以为2um～3um。
在示例性实施例中，如图10所示，第四导电层设置在平坦化层10远离衬底101一侧，第四导电层包括公共电极30，公共电极30的材料可以采用铟镓锌氧化物(IGZO)或氧化铟锌(IZO)，公共电极30的厚度可以为400A～1000A。
在示例性实施例中，如图10所示，第四绝缘层11设置在第四导电层远离衬底101一侧，并将公共电极30覆盖，第四绝缘层11的材料可以采用硅氧化合物(SiOx)，或者，硅氮化合物(SiNx)和氧硅化合物(SiOx)的叠层结构，第四绝缘层11的厚度可以为1000A～3000A。
在示例性实施例中，如图10所示，第五导电层设置在第四绝缘层11远离衬底101一侧，第五导电层包括像素电极40，第二绝缘层7、平坦化层10和第四绝缘层11中均设置有第四过孔60，像素电极40通过第四过孔60与第二源漏电极4电连接，像素电极40的材料可以采用氧化铟锡(ITO)或氧化铟锌(IZO)，像素电极40的厚度可以为40nm～135nm。
在一些实施例中，本公开实施例显示基板中第一绝缘层包括至少一个绝缘层图案，绝缘层图案覆盖部分有源层图案，绝缘层图案没有覆盖部分有源层图案，即绝缘层图案与至少部分有源层图案在衬底的正投影存在不交叠区域，将至少部分有源层图案暴露，第一源漏电极、第一栅电极和第二源漏电极均位于第一绝缘层远离衬底一侧，第一源漏电极和第二源漏电极的第一子电极分别与有源层图案的不交叠区域电连接。例如，绝缘层图案与有源层图案两侧的边缘区域在衬底的正投影存在不交叠区域，将有源层图案两侧的边缘区域暴露，第一源漏电极和第二源漏电极的第一子电极分别与有源层图案两侧的边缘区域电连接；使本公开显示基板的制备过程减少在第一绝缘层中 形成第一过孔和第二过孔的制备工艺，简化了制备工艺，降低了生产成本。
在一些实施例中，本公开实施例显示基板中第一栅电极可以与第一源漏电极采用相同的材料通过同一制备工艺制备而成；第二源漏电极可以与像素电极一体成型，第二源漏电极与像素电极可以采用相同的材料通过同一制备工艺制备而成；从而简化了本公开显示基板的制备工艺，降低了生产成本。
在一些实施例中，本公开实施例显示基板中第一源漏电极可以与有源层图案一体成型，形成一层膜结构，第一源漏电极与有源层图案可以采用相同的材料通过同一制备工艺制备而成；第二源漏电极可以与像素电极一体成型，第二源漏电极与像素电极可以采用相同的材料通过同一制备工艺制备而成；从而简化了本公开显示基板的制备工艺，降低了生产成本。
在一些实施例中，本公开实施例显示基板中第一绝缘层包括至少一个绝缘层图案，绝缘层图案覆盖部分有源层图案，绝缘层图案没有覆盖部分有源层图案，即绝缘层图案与至少部分有源层图案在衬底的正投影存在不交叠区域，将至少部分有源层图案暴露。第一源漏电极、第一栅电极和第二源漏电极均位于第一绝缘层远离衬底一侧，第一源漏电极和第二源漏电极的第一子电极分别与有源层图案的不交叠区域电连接。第一栅电极可以与第一源漏电极采用相同的材料通过同一制备工艺制备而成；第二源漏电极可以与像素电极一体成型，第二源漏电极与像素电极可以采用相同的材料通过同一制备工艺制备而成；从而简化了本公开显示基板的制备工艺，降低了生产成本。
在一些实施例中，本公开实施例显示基板中第一绝缘层包括至少一个绝缘层图案，绝缘层图案覆盖部分有源层图案，绝缘层图案没有覆盖部分有源层图案，即绝缘层图案与至少部分有源层图案在衬底的正投影存在不交叠区域，将至少部分有源层图案暴露，第一源漏电极、第一栅电极和第二源漏电极均位于第一绝缘层远离衬底一侧；第一源漏电极可以与有源层图案一体成型，形成一层膜结构，第一源漏电极与有源层图案可以采用相同的材料通过同一制备工艺制备而成；第二源漏电极可以与像素电极一体成型，第二源漏电极与像素电极可以采用相同的材料通过同一制备工艺制备而成；从而简化了本公开显示基板的制备工艺，降低了生产成本。
在一些实施例中，本公开实施例显示基板中可以取消缓冲层，本公开实 施例显示基板中第一源漏电极可以与有源层图案一体成型，形成一层膜结构，第一源漏电极与有源层图案可以采用相同的材料通过同一制备工艺制备而成；信号线位于第一源漏电极靠近衬底一侧，信号线可以与第一源漏电极电接触；第二源漏电极与像素电极可以采用相同的材料通过同一制备工艺制备而成。本公开实施例显示基板的制备过程为：先在衬底上形成信号线，然后在信号线上形成半导体薄膜，使半导体薄膜形成一体成型的第一源漏电极和有源层图案，并使第一源漏电极位于信号线远离衬底一侧，第一源漏电极与信号线电接触，最后，在第一源漏电极和有源层图案远离衬底一侧形成第一绝缘层、在第一绝缘层远离衬底一侧形成第一栅极以及一体成型的第二源漏电极和像素电极，第二源漏电极与有源层图案电连接。从而简化了本公开显示基板的制备工艺，降低了生产成本。
在一些实施例中，本公开实施例显示基板中可以取消缓冲层，本公开实施例显示基板中第一源漏电极可以与有源层图案一体成型，形成一层膜结构，第一源漏电极与有源层图案可以采用相同的材料通过同一制备工艺制备而成；信号线位于第一源漏电极远离衬底一侧，信号线可以与第一源漏电极电接触；第二源漏电极与像素电极可以采用相同的材料通过同一制备工艺制备而成。本公开实施例显示基板的制备过程为：先在衬底上形成半导体薄膜，使半导体薄膜形成一体成型的第一源漏电极和有源层图案，然后在第一源漏电极远离衬底一侧形成信号线，并使信号线与第一源漏电极电接触，最后，在信号线远离衬底一侧形成第一绝缘层、在第一绝缘层远离衬底一侧形成第一栅极以及一体成型的第二源漏电极和像素电极，第二源漏电极与有源层图案电连接。从而简化了本公开显示基板的制备工艺，降低了生产成本。
本公开实施例显示基板通过将信号线与第一源漏电极电接触，降低了信号线与第一源漏电极电之间的电容，保证晶体管工作的稳定性，降低功耗。
本公开还提供了一种显示基板的制备方法，包括：
在衬底上形成有源层图案；
在衬底上形成第一源漏电极，使至少部分所述第一源漏电极与所述有源层图案电连接；
在所述有源层图案远离所述衬底一侧形成第一栅电极，使所述第一栅电极和所述有源层图案在所述衬底的正投影存在交叠，且互不接触；
在所述有源层图案远离所述衬底一侧形成第二源漏电极，所述第二源漏电极包括互相连接的第一子电极和第二子电极，所述第二子电极位于所述第一子电极靠近所述第一栅电极一侧，所述第一子电极与所述有源层图案电连接，所述第二子电极和所述有源层图案在所述衬底的正投影存在交叠且互不接触。
本公开还提供了一种显示装置，包括前述示例性实施例的显示基板。显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框或导航仪等任何具有显示功能的产品或部件。
虽然本公开所揭露的实施方式如上，但所述的内容仅为便于理解本公开而采用的实施方式，并非用以限定本发明。任何所属领域内的技术人员，在不脱离本公开所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本发明的专利保护范围，仍须以所附的权利要求书所界定的范围为准。

Claims (15)

  1. 一种显示基板，包括：衬底以及设置在所述衬底上的至少一个晶体管；所述晶体管包括：
    有源层图案，设置在所述衬底上；
    第一源漏电极，设置在所述衬底上，所述第一源漏电极与所述有源层图案电连接；
    第一栅电极，设置在所述有源层图案远离所述衬底一侧，所述第一栅电极和所述有源层图案在所述衬底的正投影存在交叠，且互不接触；
    第二源漏电极，设置在所述有源层图案远离所述衬底一侧，所述第二源漏电极包括互相连接的第一子电极和第二子电极，所述第二子电极位于所述第一子电极靠近所述第一栅电极一侧，所述第一子电极与所述有源层图案电连接，所述第二子电极和所述有源层图案在所述衬底的正投影存在交叠，且互不接触。
  2. 根据权利要求1所述的显示基板，其中，所述第二源漏电极还包括第三子电极，所述第三子电极位于所述第一子电极远离所述第一栅电极一侧，且所述第三子电极和所述有源层图案在所述衬底的正投影存在交叠，且互不接触。
  3. 根据权利要求1所述的显示基板，其中，所述第一子电极和所述第二子电极一体成型。
  4. 根据权利要求1所述的显示基板，其中，所述第一源漏电极包括互相连接的第四子电极和第五子电极，所述第五子电极位于所述第四子电极远离所述第一栅电极一侧，所述第四子电极与所述有源层图案电连接，所述第五子电极和所述有源层图案在所述衬底的正投影存在交叠，且互不接触。
  5. 根据权利要求1至4任一所述的显示基板，其中，所述晶体管还包括第一绝缘层，所述第一绝缘层位于所述有源层图案与所述第一栅电极之间，所述第一绝缘层将所述有源层图案覆盖，所述第一源漏电极、所述第一栅电极和所述第二源漏电极均位于所述第一绝缘层远离所述衬底一侧，所述第一 绝缘层中设置有第一过孔和第二过孔，所述第一源漏电极通过所述第一过孔与所述有源层图案电连接，所述第二源漏电极通过所述第二过孔与所述有源层图案电连接。
  6. 根据权利要求1至4任一所述的显示基板，其中，所述晶体管还包括第一绝缘层，所述第一绝缘层包括至少一个绝缘层图案，所述绝缘层图案覆盖部分所述有源层图案，且所述绝缘层图案与至少部分所述有源层图案在所述衬底的正投影存在不交叠区域，所述第一源漏电极、所述第一栅电极和所述第二源漏电极均位于所述第一绝缘层远离所述衬底一侧，所述第一源漏电极和所述第二源漏电极分别与所述有源层图案的不交叠区域电连接。
  7. 根据权利要求1至4任一所述的显示基板，还包括设置在所述晶体管远离所述衬底一侧的像素电极，所述像素电极与所述第二源漏电极一体成型。
  8. 根据权利要求1至4任一所述的显示基板，其中，所述第一源漏电极与所述有源层图案一体成型。
  9. 根据权利要求1至8任一所述的显示基板，还包括信号线，所述信号线与所述第一源漏电极电连接。
  10. 根据权利要求9所述的显示基板，其中，所述信号线位于所述第一源漏电极与所述衬底之间，所述显示基板还包括缓冲层，所述缓冲层位于所述信号线与所述有源层图案之间，所述缓冲层中设置有第三过孔，所述第一源漏电极通过所述第三过孔与所述信号线电连接。
  11. 根据权利要求9所述的显示基板，其中，所述第一源漏电极与所述有源层图案一体成型，所述信号线与所述第一源漏电极电接触，所述信号线位于所述第一源漏电极靠近所述衬底一侧，或者，所述信号线位于所述第一源漏电极远离所述衬底一侧。
  12. 根据权利要求1至11任一所述的显示基板，其中，所述有源层图案的材料采用氧化物半导体。
  13. 根据权利要求1至11任一所述的显示基板，其中，所述晶体管被配置为栅极驱动电路中的晶体管。
  14. 一种显示装置，包括权利要求1至13任一所述的显示基板。
  15. 一种显示基板的制备方法，包括：
    在衬底上形成有源层图案；
    在衬底上形成第一源漏电极，使至少部分所述第一源漏电极与所述有源层图案电连接；
    在所述有源层图案远离所述衬底一侧形成第一栅电极，使所述第一栅电极和所述有源层图案在所述衬底的正投影存在交叠，且互不接触；
    在所述有源层图案远离所述衬底一侧形成第二源漏电极，所述第二源漏电极包括互相连接的第一子电极和第二子电极，所述第二子电极位于所述第一子电极靠近所述第一栅电极一侧，所述第一子电极与所述有源层图案电连接，所述第二子电极和所述有源层图案在所述衬底的正投影存在交叠且互不接触。
CN202280002049.3A 2022-06-30 2022-06-30 显示基板及其制备方法、显示装置 Pending CN117730413A (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/CN2022/103082 WO2024000494A1 (zh) 2022-06-30 2022-06-30 显示基板及其制备方法、显示装置

Publications (1)

Publication Number Publication Date
CN117730413A true CN117730413A (zh) 2024-03-19

Family

ID=89383793

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202280002049.3A Pending CN117730413A (zh) 2022-06-30 2022-06-30 显示基板及其制备方法、显示装置

Country Status (2)

Country Link
CN (1) CN117730413A (zh)
WO (1) WO2024000494A1 (zh)

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102227474B1 (ko) * 2013-11-05 2021-03-15 삼성디스플레이 주식회사 박막트랜지스터 어레이 기판, 유기발광표시장치 및 박막트랜지스터 어레이 기판의 제조 방법
WO2017188106A1 (ja) * 2016-04-27 2017-11-02 シャープ株式会社 薄膜トランジスタ及び薄膜トランジスタの製造方法
CN109300917B (zh) * 2018-09-30 2021-01-26 京东方科技集团股份有限公司 一种阵列基板及其制备方法、显示面板
JP2020150086A (ja) * 2019-03-12 2020-09-17 株式会社ジャパンディスプレイ 半導体装置及び半導体装置の作製方法
KR20210069835A (ko) * 2019-12-04 2021-06-14 엘지디스플레이 주식회사 디스플레이 장치
CN111430382B (zh) * 2020-04-23 2022-09-23 上海天马微电子有限公司 显示面板及其制作方法和显示装置
CN112397562B (zh) * 2020-11-13 2023-09-22 合肥鑫晟光电科技有限公司 一种显示基板及其制备方法、显示装置
CN113053912B (zh) * 2021-02-08 2022-09-06 昆山国显光电有限公司 阵列基板和显示面板

Also Published As

Publication number Publication date
WO2024000494A1 (zh) 2024-01-04

Similar Documents

Publication Publication Date Title
JP6553773B2 (ja) 半導体装置
US8436342B2 (en) Organic light emitting display device and method of manufacturing the same
US10886409B2 (en) Display backplate and fabrication method thereof, display panel and display device
US8829511B2 (en) Hybrid thin film transistor, manufacturing method thereof and display panel having the same
US8890141B2 (en) Oxide semiconductor transistors and methods of manufacturing the same
CN103765494B (zh) 显示装置及其制造方法
US11764232B2 (en) Display substrate, preparation method and driving method therefor, and display apparatus
JP5685805B2 (ja) 半導体装置、半導体装置の製造方法、および電子機器
US9177970B2 (en) Semiconductor device, method of manufacturing the same, method of manufacturing display unit, and method of manufacturing electronic apparatus
US8304778B2 (en) Thin film transistor and pixel structure having the thin film transistor
US9991319B2 (en) Thin film transistor, method of manufacturing the thin film transistor and flat panel display having the thin film transistor
US9553176B2 (en) Semiconductor device, capacitor, TFT with improved stability of the active layer and method of manufacturing the same
CN104350533A (zh) 薄膜半导体基板、发光面板以及薄膜半导体基板的制造方法
US20150021591A1 (en) Thin film transistor and thin film transistor array panel including the same
CN109713043A (zh) 薄膜晶体管及其制造方法、阵列基板、电子装置
US11121261B2 (en) Semiconductor substrate
CN109509793B (zh) 薄膜晶体管、其制造方法及电子装置
CN117730413A (zh) 显示基板及其制备方法、显示装置
US9502492B2 (en) Semiconductor device, method of manufacturing the same, display unit, and electronic apparatus
JP2018133404A (ja) 半導体装置
CN113272967A (zh) 阵列基板及oled显示装置
US20240237400A9 (en) Display panel and manufacturing method thereof
US9178074B2 (en) Semiconductor device, display unit, and electronic apparatus
US20240297243A1 (en) Tunneling Field Effect Transistor and Manufacturing Method Thereof, Display Panel and Display Apparatus
CN115206998A (zh) 阵列基板及其制作方法、显示装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination