CN117716513A - 功率半导体器件 - Google Patents

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Abstract

一种功率半导体器件(10)包括：半导体本体(11)，该半导体本体包括第一主表面(12)和第二主表面(13)；栅极绝缘体(14)，该栅极绝缘体布置在第一主表面(12)处；以及栅极电极(15)，该栅极电极通过栅极绝缘体(14)与半导体本体(11)分离。半导体本体(11)包括：第一导电类型的漂移层(16)；不同于第一导电类型的第二导电类型的阱层(27)，该阱层与漂移层(16)形成第一结(18)；第一导电类型的源极区(20)，该源极区与阱层(27)形成第二结(21)；以及第二导电类型的岛区(30)，该岛区附接源极区(20)，使得源极区(20)在半导体本体(11)中将岛区(30)与阱层(27)在岛区(30)的至少50％的岛表面积中分离。

Description

功率半导体器件
本公开涉及一种功率半导体器件。
功率半导体器件例如实现为金属氧化物半导体场效应晶体管(缩写为MOSFET)。MOSFET可以基于如碳化硅材料(缩写为SiC材料)等宽带隙材料。650V和1200V等级的SiCMOSFET目前是可商购的。虽然SiC市场主要由低压器件推动，但用于中压和高压系统(如牵引应用)的≥3.3kV的SiC功率MOSFET的用途也已经吸引较多关注。采用平面或沟槽单元设计来实现，SiC MOSFET提供具有竞争力的静态损耗、快速动态性能和足够的可靠性。关于故障处置能力，SiC MOSFET仍然达不到其Si同类器件的典型行业标准值。这通常与传导损耗与短路耐受时间(缩写为SCWT)之间的强烈权衡相关联。
文献US2017/0229535 A1涉及一种半导体器件，该半导体器件具有源极区，该源极区具有源极接触区、源极延伸区和源极电阻控制区。
需要一种在传导损耗与短路耐受时间之间具有改进的权衡的功率半导体器件。
根据一实施例，一种功率半导体器件包括：半导体本体，该半导体本体包括第一主表面和第二主表面；栅极绝缘体，该栅极绝缘体布置在半导体本体的第一主表面处；以及栅极电极，该栅极电极通过栅极绝缘体与半导体本体分离。该半导体本体包括：第一导电类型的漂移层；与第一导电类型不同的第二导电类型的阱层，该阱层与漂移层形成第一结；第一导电类型的源极区，该源极区与阱层形成第二结；以及第二导电类型的岛区。岛区附接源极区，使得源极区在岛区的一部分的岛表面积中，示例性地将岛区与阱层在岛区的至少50％的岛表面积中分离。
在示例中，岛表面积是岛区的整个表面。岛表面积包括岛区的每一侧的表面。因此，岛表面积包括岛区的底表面积、顶表面积和侧表面积。岛区例如是如矩形长方体或非矩形长方体等长方体。长方体可以具有倒圆拐角和/或边缘。长方体具有六个面或六个侧面。岛表面积示例性地包括岛区的六个侧面的表面积。
“附接”将意味着岛区可以布置在源极区中，使得岛区嵌入源极区中。因此，岛区可以在岛区的每一侧处被源极区完全包围或围封。源极区可以将岛区与阱层在100％的岛表面积中分离。这意味着岛区可以在岛区的三个维度中的每一个中被源极区包围。岛区可以实现为掩埋区或掩埋层。
或者，“附接”将意味着岛区可以布置在源极区上，使得岛区延伸到第一主表面，但岛区与阱层在至少50％或至少70％或至少80％或至少90％或100％的岛表面积中分离。在示例中，岛区与阱层的分离部分地由源极区实现，并且部分地由绝缘体和/或如源极电极等电极实现。因此，岛区没有被源极区完全嵌入或包围。这意味着岛区在岛区的三个维度中的每一个中都没有被源极区包围。然而，在示例中，岛区在岛区的二个维度中被源极区包围；这两个维度例如平行于第一主表面，并且可以例如在俯视图中看到。
表述“附接”尤其意味着岛区邻接源极区。
示例性地，岛区减小了源极区的截面。因此，源极区和岛区的形式可能导致稍微增大的源电阻值。岛区以一种方式修改源极电阻，以便延长短路耐受时间而没有过多影响导通电阻。
在示例中，岛区在半导体本体的第一主表面处被源极区包围。岛区延伸到第一主表面。
在示例中，岛区在处于半导体本体内部并且平行于半导体本体的第一主表面的平面中被源极区包围。岛区延伸或不延伸到第一主表面。
根据至少一个实施例，阱层包括将源极区与漂移层分离的阱区和在第一主表面处的阱接触区。阱接触区具有比阱区高的最大掺杂浓度。
根据至少一个实施例，功率半导体器件包括至少布置在源极区的一部分处并且至少布置在阱接触区的一部分处的源极电极。源极电极与源极区和阱接触区形成欧姆接触。
根据至少一个实施例，源极电极没有与岛区欧姆接触。
根据至少一个替代实施例，源极电极额外地至少布置在岛区的一部分处。源极电极额外地与岛区形成欧姆接触。
根据至少一个实施例，功率半导体器件是场效应晶体管或绝缘栅双极晶体管，简称IGBT。例如，本文所述的功率半导体器件是或包括在例如MIS基(金属绝缘体半导体)或MOS基(金属氧化物半导体)或结型场效应晶体管(简称JFET)中。该器件可以是沟槽或平面器件。半导体本体可以基于如碳化硅或氮化镓等宽带隙材料，或者基于硅。因此，功率半导体器件是例如选自包括以下或由以下构成的组的器件：金属氧化物半导体场效应晶体管(MOSFET)、金属绝缘体半导体场效应晶体管(MISFET)、结型栅场效应晶体管(JFET)和绝缘栅双极晶体管(IGBT)，或者可以存在于其中，。
根据至少一个实施例，半导体本体进一步包括集极层。集极层的导电类型与阱区相同。集极层可以位于与第一主表面(称为顶侧)相反的半导体本体的第二主表面(称为半导体本体的底侧)处。所有源极区可以有一个集极层。集极层可以被称为背面层。集电极可以直接应用到集极层。如果有集极层，那么功率半导体器件可以是IGBT。
根据至少一个实施例，半导体进一步包括至少一个漏极区。漏极区的导电类型与至少一个源极区相同。例如，漏极区是第二主表面处的层。漏极区可以称为背面层或者可以由背面层形成。例如，漂移区位于第一主表面与漏极区之间。所有源极区可以有一个公共漏极区。漏极电极可以与至少一个漏极区直接接触。如果有漏极区，那么功率半导体器件可以是MOSFET或MISFET或JFET。漏极层具有比漂移层高的掺杂浓度。
半导体本体例如由宽带隙材料制成。宽带隙材料是例如碳化硅SiC、氮化镓GaN和氧化镓Ga2O3中的一种或另一种宽带隙材料。功率MISFET或功率MOSFET基于宽带隙材料，例如碳化硅材料。因此，功率半导体器件可以实现为SiC MOSFET或SiC MISFET。
根据至少一个实施例，功率半导体器件是功率器件。例如，功率半导体器件被配置用于至少0.1kV或至少0.5kV的最大电压。
在示例中，岛区通过第二导电类型的浅层注入来实现。第二导电类型是例如p导电或p掺杂。
在示例中，MOSFET或MISFET包括用于增强短路能力的浅层p注入。在源极区中额外地注入p岛，以提供传导损耗与SCWT之间的改进的权衡。通过额外的p+注入增大的源极电阻减小了SCWT，而没有过多增大导通电阻。
本公开包括若干方面。关于方面之一描述的每个特征也在本文关于另一方面公开，即使在特定方面的上下文中没有明确提及相应的特征。
附图提供了进一步的理解。在附图中，相同结构和/或功能的元件可以由相同的附图标记表示。应当理解，图中所示的实施例是说明性的表示并且不一定按比例绘制。
图1A和图1B是根据示例的功率半导体器件的透视图和俯视图；
图2A至图2H是根据不同实施例的功率半导体器件的俯视图；
图3是根据不同实施例的功率半导体器件的截面图；
图4A和图4B示出了根据不同实施例的功率半导体器件的模拟特性；
图5A至图5E是根据不同实施例的功率半导体器件和岛区的俯视图；
图6A至图6C示出了根据实施例的功率半导体器件的模拟结构的透视图和截面图，以及
图7示出了根据实施例的功率半导体器件的模拟特性。
图1A和图1B是功率半导体器件10的透视图和俯视图。功率半导体器件10实现为MOSFET或MISFET，如SiC MOSFET或SiC MISFET。实现为MOSFET或MISFET的功率半导体器件10的典型透视图描绘在图1A中，而其源极设计的俯视图在图1B中示出。功率半导体器件10包括半导体本体11、栅极绝缘体14和栅极电极15。半导体本体11例如实现为宽带隙衬底，该宽带隙衬底例如是碳化硅半导体衬底。半导体本体11包括第一主表面12和第二主表面13。碳化硅缩写为SiC。栅极绝缘体14布置在半导体本体11的第一主表面12处或第一主表面12上。栅极电极15布置在栅极绝缘体14处或栅极绝缘体14上。
半导体本体11包括第一导电类型的漂移层16、第二导电类型的阱层27和第一导电类型的源极区20。第二导电类型不同于第一导电类型。阱层27可以包括阱区17和阱接触区19，两者都是第二导电类型。阱层27将源极区20与漂移层16分离。阱区17与漂移层16形成第一结18。例如，阱接触区19处于阱区17内部。替代地，阱接触区19可以具有与阱区17相同的深度或者甚至更大的深度。源极区20与阱层27形成第二结21，并因此与阱区17和阱接触区19形成第二结。
半导体本体11包括位于第二主表面13处的第一导电类型的背面层23。功率半导体器件10包括布置在背面层23处的漏极电极24。背面层23实现了例如漏极区。漏极电极24与背面层23形成欧姆接触。漂移层16包括与阱区17相邻的结型场效应晶体管区25(缩写为JFET区)。当功率半导体器件10被设定在导通状态下时，位于阱区17内部并且在源极区20与JFET区25之间的区形成沟道26。沟道26位于阱区17内部、在与栅极绝缘体14的界面处。
半导体本体11包括另一第二导电类型的阱层27'和另一第一导电类型的源极区20'、20”。另一阱层27'包括另一第二导电类型的阱区17'和另一第二导电类型的阱接触区19*。例如，功率半导体器件10相对于在栅极电极15中间延伸的中线对称。因此，在以下附图中，仅讨论功率半导体器件10的“左部”，因为“右部”与“左部”相对应。
功率半导体器件10包括栅极，该栅极包括例如如图1A所示的平行条带或者具有单元的网状栅极。这些单元是正方形、矩形或六边形形式中的一种，或者具有另一种形式。
例如，功率半导体器件10是单元式设计的。这可能意味着，从俯视图来看，栅极电极15具有例如但不限于正方形或近似正方形的形状。否则，功率半导体器件10可以是条带式设计的，使得栅极电极15长度远超过宽度。在单元式设计和条带式设计两者中，可以有多个栅极电极15。
例如，栅极电极15是平面构造。因此，栅极电极15位于半导体本体11的第一主表面12(称为顶侧)上，并且第一主表面12是平面形式的。在这种情况下，栅极电极15和栅极绝缘体14都不穿透到半导体本体11中。
根据替代的未示出的实施例，栅极电极15是沟槽构造的。在这种情况下，栅极电极15延伸到半导体本体11的沟槽中。例如，栅极绝缘体14覆盖沟槽的侧壁和沟槽的底部。栅极电极15布置在沟槽内部的栅极绝缘体14上。因此，栅极绝缘体14将栅极电极15与半导体本体11中的任何掺杂层绝缘。
在图1A和图1B所示的示例中，第一导电类型是n掺杂的，并且第二导电类型是p掺杂的。在示例中，功率半导体器件10的一个单元的结构在图1A中示出。功率半导体器件10例如包括许多单元，这些单元对应于图1A所示的单元，并在下文中在附图中详细讨论。
在替代实施例中，在图5B所示的示例中，第一导电类型是p掺杂的，并且第二导电类型是n掺杂的。因此，在附图中，n和p互换。
例如，源极区20、背面层23或漏极区以及阱接触区19的最大掺杂浓度在1·1018cm-3与5·1020cm-3之间的范围内。进一步，阱区17的最大掺杂浓度可以是1·1016cm-3或更高。取决于功率半导体器件10的电压等级，漂移区16的最大掺杂浓度可以在1·1014cm-3与1·1017cm-3之间的范围内。
如图1B所示，功率半导体器件10包括至少布置在源极区20的一部分处并且至少布置在阱接触区19的一部分处的源极电极22。源极电极22与源极区20和阱接触区19形成欧姆接触。栅极电极15和源极电极22在图1B、图2A至图2H、图5A和图5B中以阴影线绘制。栅极电极15在栅极绝缘体14的顶部上，而栅极绝缘体在半导体本体11的顶部上。源极电极22位于半导体本体11的顶部上。栅极电极15和栅极绝缘体14与源极区20重叠。栅极电极15的一部分在源极区20的一部分上方，但不与其接触。
图2A是根据实施例的功率半导体器件10的俯视图，该实施例是图1A和图1B所示的实施例的进一步发展。半导体本体11包括第二导电类型的岛区30。在平行于半导体本体11的第一主表面12的平面中，岛区30被源极区20包围。因此，岛区30在至少两个维度上(即平行于岛区30的较长边的维度和垂直于第一主表面12的维度)被源极区20包围。在第一主表面12处，源极区20将岛区30与结型场效应晶体管区25分离。在第一主表面12处，源极区20将岛区30与阱接触区19分离。图2A所示的岛区30具有两个长边，这两个长边都附接到源极区20的区域。岛区30的两个长边的侧表面附接到源极区20的区域。
示例性地，源极区20也附接到岛区30的底表面(例如，如图3所示)。因此，岛区30在三个维度上(即，平行于岛区30的宽度的维度、平行于岛区30的较长边的维度以及垂直于第一主表面12的维度)被源极区20包围。
因此，功率半导体器件10实现为，例如，在源极区20中额外注入p+的SiC MOSFET或SiC MISFET。岛区30与源极区20形成第三结31。阱区17、阱接触区19、源极区20和岛区30位于第一主表面12处。在示例中，阱接触区19和岛区30是高度p掺杂的；阱区17是p掺杂的，即掺杂程度比岛区30或阱接触区19低；源极区20和背面层23是高度n掺杂的；并且漂移层16是弱n掺杂的，即掺杂程度比源极区20低。在示例中，阱接触区19和岛区30具有相同的最大掺杂浓度。替代地，阱接触区19和岛区30具有不同的最大掺杂浓度。阱接触区19和岛区30不必以相同的掺杂水平掺杂。
岛区30可以在第一主表面12处布置在源极区20处。在另一实施例中，岛区30布置在源极区20中，使得源极区20完全包围岛区30。
半导体器件的活性区域是第一主表面12上的主电极(可以是源极电极22)与半导体本体的背面侧上的背面电极(可以是漏极电极24或集电极)之间的区域。岛区30布置在活性区域中。
岛区30具有如矩形长方体的长方体的形式。在俯视图中，岛区30具有矩形的形式。矩形可以具有倒圆拐角或尖锐拐角。岛区30的矩形的两个较长边完全邻接源极区20。在示例中，岛区30的矩形的较短边处的材料(未示出)是源极区20的另一部分，或者由绝缘体或隔离结构形成。替代地，岛区30形成环结构。岛区30在平行于第一主表面12的平面中形成为矩形。
岛区30实现为浅区。源极区20的一部分在岛区30“下方”。岛区30的深度小于源极区20的深度。深度从第一主表面12开始测量。因此，阱接触区19与岛区30之间的源极区20的一部分与阱区17与岛区30之间的源极区20的一部分相连和/或具有导电路径。此外，阱接触区19与岛区30之间的源极区20的部分与沟道26与岛区30之间的源极区20的一部分相连和/或具有导电路径。岛区30没有经由半导体区与漂移层16导电接触。岛区30没有经由半导体区与阱层27导电接触。岛区30没有经由半导体区与阱接触区19导电接触。岛区30没有经由半导体区与阱区17导电接触。
另一阱区17'(未示出)对应于阱区17。另一阱接触区19*(未示出)对应于阱接触区19。另一源极区20'(未示出)对应于源极区20。半导体本体11的另一岛区(未示出)对应于岛区30。如图2A至图2D所示，源极电极22没有与岛区30欧姆接触。这意味着岛区30没有电连接到固定电位。岛区30是电浮动的。因为MOSFET或MISFET是通过在源极区20中使用额外的p+注入制造的，源极区20的电阻可能增大。
图2B是根据实施例的功率半导体器件10的俯视图，该实施例是图1A、图1B和图2A所示的实施例的进一步发展。源极区20具有交叉指部结构的形式或者包括交叉指部结构。阱层27位于交叉指部结构的指部32、32'之间。阱接触区19位于交叉指部结构的指部32、32'之间。源极区20包括条带33。交叉指部结构的指部32、32'在连接区域中连接到条带33。指部32、32'从此条带33向阱接触区19和/或源极电极22的方向上延伸。源极区20具有数量M个指部32、32'。在图2B中，数量M是2。例如，数量M至少为2或者更大。无论如何，指部的数量要使得交叉指部结构延伸例如条带33的整个条带长度或者整个条带长度的一部分。
岛区30在半导体本体11的第一主表面12处被源极区20完全包围。岛区30在第一主表面12处位于连接区域的条带33中。岛区30靠近阱接触区19、19'的第一部分和第二部分。岛区30恰好接近交叉指部结构的一个指部32。距离D被认为是岛区30到阱接触区19和到阱接触区19'的最小距离。距离D可以等于或大于0.05μm。
岛区30的最大掺杂浓度在0.5·1018cm-3与2·1021cm-3之间的范围内，或者在1018cm-3与1020cm-3之间的范围内。
在图2B所示的俯视图中，岛区30具有例如矩形的形式。在示例中，矩形具有正方形的形式。半导体本体11包括N个岛区30、30'。例如，N个岛区30、30'中的岛区是完全相同的。指部32、32'的数量M等于岛区30、30'的数量N。或者，指部32、32'的数量M大于岛区30、30'的数量N。在图2B中，数量N是2。或者，岛区30、30'的数量N是至少一个或至少两个，或者更多。
N个岛区30、30'附接源极区20，使得源极区20将N个岛区30、30'中的岛区与阱层27在N个岛区30、30'的一部分的岛表面积(例如至少50％)中分离。在示例中，源极区20将N个岛区30、30'中的每个岛区与阱层27在所述岛区30的一部分的岛表面积中(例如至少50％)分离。
图2C是根据实施例的功率半导体器件10的俯视图，该实施例是上述实施例的进一步发展。岛区30在第一主表面12处位于交叉指部结构的指部32中。岛区30位于阱接触区19、19'的两个部分之间。在图2C所示的俯视图中，岛区30具有矩形的形式。
图2D是根据实施例的功率半导体器件10的俯视图，该实施例是上述实施例的进一步发展。岛区30在第一主表面12处位于交叉指部结构的指部32中。在图2D所示的俯视图中，岛区30具有梯形的形式。梯形的宽度在条带33附近较小。或者，梯形的宽度在条带33附近较大。岛区30在平行于第一主表面12的平面中形成为梯形。
在半导体本体11的第一主表面12处，岛区30具有如图2A至图2C所示的矩形的形式或者如图2D所示的梯形的形式。在俯视图中，岛区30的其他形式是可能的，如圆形、椭圆形、三角形、菱形、五边形、六边形等。
在图2A至图2D中，岛区30是浮动的，即，它不与电极中的任一个有任何电连接。岛区30没有任何金属连接。岛区30在半导体本体11内部被源极区20包围。岛区30在第一主表面12处被未示出的绝缘体覆盖。N个岛区30、30'中的每一个均是浮动的。在示例中，N个岛区中的岛区30、30'是完全相同的。
图2E至图2H是根据实施例的功率半导体器件10的俯视图，该实施例是例如图2A至图2D所示的上述实施例的进一步发展。源极电极22至少设置在岛区30的一部分处。源极电极22与岛区30形成欧姆接触。岛区30通过源极电极22电连接到源极区20和阱接触区19。
在图2A至图2H(俯视图)中示出了用于源极设计的不同布局，以及实现岛区30或岛区30、30'的额外浅p+注入的几种配置。n+和p+区可以具有如图2A和图2E所示的简单的条带状设计，也可以具有第三维度上的非均匀设计，如图2B至图2D和图2F至图2H所示，例如将p+区域分段，并且包括额外注入的岛30、30'。
功率半导体器件10具有若干特征：
-如图2B至图2D和图2F至图2H所示，由p+区实现的阱接触区19和由n+区实现的源极区20可以具有“指部”状设计。
-如图2B和图2F所示，由p+岛实现的岛区30、30'可以被注入到由n+指部实现的源极区20的指部32、32'附近。
-如图2B至图2D和图2F至图2H所示，由p+区实现的岛区30、30'可以放置在阱接触区19的p+部分之间，并且具有不同的形状。
通过额外的p+注入实现的岛区30、30'可以保持浮动(如图2A至图2D所示)，或者可以通过源极电极22与源极区20短路，从而实现金属接触，如图2E至图2H所示。对于所描述的布局中的任一个，如果岛的掺杂分布可以被选择为等于阱接触区，那么所提出的设计不需要用于制造的任何额外的掩模，并且额外的p+注入可以在一个或多个接触工艺步骤期间实现。
在示例中，用于实现阱接触区19的掩模包括用于实现岛区30的另一结构。在一个共同的注入工艺中，岛区30和阱接触区19被一起注入。
在替代示例中，用于制造功率半导体器件10的掩模集合包括用于实现岛区30的掩模。岛区30是在与其他注入工艺(如用于阱接触区19的注入工艺)分离的注入工艺中注入的。在这种情况下，岛区30的掺杂分布可以不同于阱接触区19的掺杂分布。
在岛区30下方的区域中，源极区20的一部分将岛区30与阱区17分离。
p+岛区30的深度可以用作设计参数，并且可高达n+源极区20深度的95％。p+条带/区的尺寸和它们与p+指部的距离以及他们的掺杂可以变化。距离D是岛区30到阱接触区19的最小距离，并且可以用作额外的设计参数。岛区30中的最大掺杂浓度可以从0.51018cm-3到1021cm-3，并且也可以用作设计参数。实现源极电极22的顶部金属与源极区20和/或岛区30、30'(称为额外p+注入)的重叠也可以用作设计参数。
在图2A至图2H中，示出了功率半导体器件10的一部分。该部分可以是具有平行条带的MOSFET或MISFET和具有网状栅极的MOSFET或MISFET中的至少一个的一部分。
图3是根据不同实施例的功率半导体器件10的截面图，该实施例是上述实施例的进一步发展。在图3中，示出了具有不同注入长度L的图2A或图2E中的布局的源极设计。岛区30实现为厚度小于源极区20厚度的浅区。例如，在这种情况下，岛区30的厚度小于源极区20厚度的95％或50％。在示例中，岛区30的厚度小于阱接触区19的厚度。
源极区长度LS是源极区20的平行于源极区20中的主电流的延伸量。源极区长度LS是阱接触区19到沟道区26的距离，例如阱接触区19到沟道区26的最短距离。岛区长度L是岛区30在阱接触区19与沟道区26之间的方向上的延伸量(沟道区26和阱接触区19都与岛区30具有间隙)。具有源极区长度LS的源极区20的延伸量平行于具有岛区长度L的岛区30的延伸量。源极区长度LS与岛区长度L方向相同。岛区长度L的值在源极区长度LS的5％与95％之间的范围内。根据图3所示的示例，源极区20将岛区30与阱层27在岛区30的至少50％的岛表面积(例如大于50％)中分离。岛区30的岛表面积可以完全(即100％)与阱层27分离。岛表面积部分被源极区20覆盖，并且部分被绝缘体和/或如源极电极22等电极(未示出)覆盖。
图2A和图2E的布局是通过技术计算机辅助设计(TCAD)模拟进行研究的，以代表1.2kV等级器件的结构为例，考虑了岛区长度L的不同值(大约LS的20％、LS的40％和LS的75％)。岛区30的深度(也称为岛区30的厚度或注入深度)被设定为源极区深度的30％，并且其最大掺杂浓度为1020cm-3。
图4A和图4B是根据一个实施例的功率半导体器件10的模拟特性，该实施例是上述实施例的进一步发展。在图4A中，图2E的源极设计的静态输出特性(左侧)和短路波形(右侧)(数据标记为P或P1、P2、P3)与参考MOSFET结构(数据标记为R)进行了比较。这些数据是针对不同的岛区长度L值(即大约源极区长度LS的20％、40％和75％)模拟得出的。使用与建议设计相同的参数(在掺杂、尺寸等方面)模拟参考MOSFET，但不含岛区。
在左侧，漏极电流密度JD作为漏极-源极电压VDS的函数示出。使用以下参数：栅极-源极电压VGS＝15V，并且温度T＝300K。漏极电流密度JD相对于图4A和图4B中的最大值归一化为1。在右侧，在电热短路模拟期间，漏极电流密度JD作为时间t的函数示出。使用以下参数：栅极-源极电压VGS＝-10V/+15V；温度T＝300K；并且漏极-源极电压VDS＝600V。左侧和右侧的特性的这些参数也用于图4B和图7。
图4A的静态输出特性(左侧)和短路波形(右侧)是采用图2E的接地p+注入的源极设计而获得的。与参考MOSFET相比，在L＝75％LS(数据标记为P3)时，短路期间漏极电流密度JD的峰值降幅最大，约为15％。使用L＝20％LS(数据标记为P1)和L＝40％LS(数据标记为P2)的降幅几乎相同。
图4B的静态输出特性(左侧)和短路波形(右侧)是采用图2A的浮动p+注入的源极设计而获得的。与参考MOSFET相比，漏极电流密度JD的峰值的降幅在三种不同的L值下几乎相同，并且在示例中约为14％。
考虑了接地和浮动p+注入的两种情况。由此产生的输出和短路波形分别见图4A和图4B。与参考设计(左侧)相比，静态性能几乎没有差异，而短路期间的最大漏极电流密度的降幅可高达15％(右侧)。额外地，击穿电压不受源极区20中的额外注入的影响。
图5A是根据一个实施例的功率半导体器件10的俯视图，该实施例是上述实施例的进一步发展。岛区30在半导体本体11的第一主表面12处被源极区20完全包围。N个岛区30、30'、30”布置在例如直线或环线上。两个相邻的岛区30、30'之间的间隙具有距离D1。距离D1大于例如0.05μm或大于0.5μm。
图5B是根据一个实施例的功率半导体器件10的俯视图，该实施例是例如如图2A所示的上述实施例的进一步发展。第一导电类型是p掺杂的，并且第二导电类型是n掺杂的。
图5C是根据一个实施例的岛区10的俯视图，该实施例是上述实施例的进一步发展。在第一主表面12上的俯视图中或者在平行于第一主表面12的平面中，岛区30形成为多边形，如六边形，示例性地为正六边形。多边形可以具有其他形式，如三角形、四边形、五边形、七边形等。
图5D是根据一个实施例的岛区10的俯视图，该实施例是上述实施例的进一步发展。在第一主表面12上的俯视图中或在平行于第一主表面12的平面中，岛区30形成为如椭圆形等卵形。
图5E是根据一个实施例的岛区10的俯视图，该实施例是上述实施例的进一步发展。在第一主表面12上的俯视图中或在平行于第一主表面12的平面中，岛区30形成为如圆形等卵形。圆是椭圆的特殊形式。岛区30具有圆柱体的形式(例如在透视图中)。图5C至图5E所示的岛区30的实施例可以位于如图2A至图2H和5A所示的N个岛区30、30'、30”中的一个岛区或每个岛区或这些岛区。
图6A是根据一个实施例的功率半导体器件10的模拟结构的透视图，并且图6B和图6C是该模拟结构的截面图，该实施例是例如图2C所示的实施例的进一步发展。图6A中为建议设计的模拟电流密度流线的3D图，图6B和图6C为2D截面图。在图6B中，示出了在图6A中标记为AA的截面图。在图6C中，图示了在图6A中标记为BB的截面图。电流路径以带箭头的线示出。在区域34中，线非常密集。区域34是具有最高电流密度的区域。3D视图显示了p+浅层注入如何在短路期间限制电流，从而增大源极电阻并导致自限流效应。在图6A至图6C中，示出了短路脉冲期间的模拟电流密度(以A cm-2为单位)，这对应于图2C的建议设计的电流峰值。
如图6A所示，在岛区30与阱接触区19之间的间隙中在源极区20中存在高电流密度。额外地，如图6B所示，在岛区30下方的源极区20内部存在高电流密度，这意味着在填充岛区30与阱区17之间的间隙的源极区20的部分中存在高电流密度。区域34中相对于源极区20的其他区域增大的高电流密度在短路期间具有正面影响。有利地，如图7所图示，岛区30导致短路时漏极电流密度JD的峰值JSAT的减小。然而，在正常工作期间，区域34对器件10的总导通电阻只有很小的负面影响或者没有影响。
图7是根据一个实施例的功率半导体器件10的特性，该实施例是上述实施例的进一步发展。在图7中，图6的透视图中所示的图2C的源极设计的静态输出特性(左侧)和短路波形(右侧)(数据标记为P)与参考MOSFET结构(数据标记为R)进行比较。
在左侧，漏极电流密度JD作为漏极-源极电压VDS的函数示出。具有图2C的建议源极设计的结构具有漏极电流密度的小于2.5％的降幅，即单位导通电阻的小于2.5％的增幅。百分比值2.5％只是所分析情况的示例。使用以下参数：栅极-源极电压VGS＝15V，并且温度T＝300K。漏极电流密度JD相对于最大值归一化为1。
在右侧，在电热短路模拟期间，漏极电流密度JD作为时间t的函数示出。在所分析的示例中，与参考MOSFET相比，建议设计具有漏极电流密度JD的峰值的约24％的降幅。使用以下参数：栅极-源极电压VGS＝-10V/+15V；温度T＝300K；并且漏极-源极电压VDS＝600V。
在图7中，示出了与标准MOSFET设计相比，图2C的器件10的模拟等温输出JD-VDS曲线和电热短路波形(VGS的摆动在-10V与+15V之间)。电阻值RON少量增大，而峰值JSAT(短路时漏极电流密度JD的峰值)显著减小。因为功率半导体器件10在短路期间经受的能量与JSAT的最大值直接相关，所以建议设计在不显著影响传导损耗的情况下改进了短路耐受时间。
尽管本公开适于各种修改和替代形式，但是其细节已在附图中通过示例的方式示出并且将被详细描述。然而，应当理解，意图不是将本公开限于所描述的特定实施例。相反，意图是覆盖落入所附权利要求限定的本公开范围内的所有修改、等同物和替代方案。
如上所述，图1至图7所示的实施例代表了改进的功率半导体器件的示例性实施例；因此，这些示例性实施例不构成根据改进的功率半导体器件的所有实施例的完整列表。实际的功率半导体器件可以在例如布置、器件、结构、布局和层方面不同于所示的实施例。
附图标记
10 功率半导体器件
11 半导体本体
12 第一主表面
13 第二主表面
14 栅极绝缘体
15 栅极电极
16 漂移层
17、17' 阱区
18、18' 第一结
19、19'、19” 阱接触区
19* 另一阱接触区
20、20'、20” 源极区
21 第二结
22 源极电极
23 背面层
24 漏极电极
25 结型场效应晶体管区
26 沟道
27、27' 阱层
30、30' 岛区
31 第三结
32、32' 指部
33 条带
34 区域
D 距离
JD 漏极电流密度
L 岛区长度
LS 源极区长度
t 时间
VDS 漏极-源极电压。

Claims (15)

1.一种功率半导体器件(10)，包括：
-半导体本体(11)，所述半导体本体包括第一主表面(12)和第二主表面(13)，
-栅极绝缘体(14)，所述栅极绝缘体布置在所述第一主表面(12)处，以及
-栅极电极(15)，所述栅极电极通过所述栅极绝缘体(14)与所述半导体本体(11)分离，
其中，所述半导体本体(11)包括
-第一导电类型的漂移层(16)，
-不同于所述第一导电类型的第二导电类型的阱层(27)，所述阱层与所述漂移层(16)形成第一结(18)，
-所述第一导电类型的源极区(20)，所述源极区与所述阱层(27)形成第二结(21)，以及
-所述第二导电类型的岛区(30)，所述岛区附接所述源极区(20)，使得所述源极区(20)在所述半导体本体(11)中将所述岛区(30)与所述阱层(27)在所述岛区(30)的至少50％的岛表面积中分离，
-其中，所述岛区(30)在所述岛区(30)的两个维度上被所述源极区包围，所述两个维度平行于所述第一主表面(12)。
2.如权利要求1的功率半导体器件(10)，
其中，所述阱层(27)包括将所述源极区(20)与所述漂移层(16)分离的阱区(17)和在所述第一主表面(12)处的阱接触区(19)，所述阱接触区具有比所述阱区(17)高的最大掺杂浓度。
3.如权利要求2的功率半导体器件(10)，
其中，所述岛区(30)到所述阱接触区(19)的距离(D)大于0.05μm。
4.如权利要求2或3的功率半导体器件(10)，
其中，所述功率半导体器件(10)包括至少布置在所述源极区(20)的一部分处并且至少布置在所述阱接触区(19)的一部分处的源极电极(22)，
其中，所述源极电极(22)与所述源极区(20)和所述阱接触区(19)形成欧姆接触，并且
其中，所述源极电极(22)没有与所述岛区(30)欧姆接触。
5.如权利要求2或3的功率半导体器件(10)，
其中，所述功率半导体器件(10)包括至少布置在所述源极区(20)的一部分处、至少布置在所述阱层(27)的一部分处并且至少布置在所述岛区(30)的一部分处的源极电极(22)，并且
其中，所述源极电极(22)与所述源极区(20)、与所述阱层(27)以及与所述岛区(30)形成欧姆接触。
6.如权利要求1至5之一所述的功率半导体器件(10)，
其中，所述岛区(30)没有经由半导体区与所述漂移层(16)导电接触，并且没有经由半导体区与所述阱层(27)导电接触。
7.如权利要求1至6之一所述的功率半导体器件(10)，
其中，所述源极区(20)具有交叉指部结构的形式，并且
其中，所述阱层(27)位于所述交叉指部结构的指部(32，32')之间。
8.如权利要求7的功率半导体器件(10)，
其中，所述岛区(30)在所述第一主表面(12)处位于所述交叉指部结构的指部(32)中。
9.如权利要求7的功率半导体器件(10)，
其中，所述源极区(20)包括条带(33)，
其中，所述交叉指部结构的指部(32，32')在连接区域中连接到所述条带(33)，并且
其中，所述岛区(30)在所述第一主表面(12)处位于所述连接区域的所述条带(33)中。
10.如权利要求1至9之一所述的功率半导体器件(10)，
其中，所述岛区(30)的最大掺杂浓度在0.5 1018cm-3与2 1021cm-3之间的范围内。
11.如权利要求1至10之一所述的功率半导体器件(10)，
其中，所述岛区(30)在平行于所述第一主表面(12)的平面中形成为包括矩形、梯形、六边形、圆形和椭圆形的组中的一种。
12.如权利要求1至11之一所述的功率半导体器件(10)，其中，以下各项中的至少一项：
-所述半导体本体(11)由宽带隙材料或碳化硅或硅制成，或者
-所述功率半导体器件(10)是场效应晶体管或绝缘栅双极晶体管。
13.如权利要求1至12之一所述的功率半导体器件(10)，
其中，所述岛区(30)的厚度小于所述源极区(20)的厚度的95％。
14.如权利要求1至13之一所述的功率半导体器件(10)，
其中，所述半导体本体(11)包括N个岛区(30)。
15.如权利要求1至14之一所述的功率半导体器件(10)，
其中，所述岛区(30)的岛区长度(L)的值在所述源极区(20)的源极区长度(LS)的5％与95％之间的范围内。
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