CN117651987A - 显示基板和显示装置 - Google Patents

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CN117651987A CN202280001985.2A CN202280001985A CN117651987A CN 117651987 A CN117651987 A CN 117651987A CN 202280001985 A CN202280001985 A CN 202280001985A CN 117651987 A CN117651987 A CN 117651987A
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韩影
徐攀
王国英
张星
罗程远
朱明毅
张大成
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Abstract

提供一种显示基板和显示装置。所述显示基板包括：衬底基板；设置于衬底基板的多个像素单元，多个像素单元沿第一方向和第二方向阵列排布，每一个像素单元包括多个子像素，每一个子像素包括发光元件和用于驱动发光元件的像素驱动电路，像素驱动电路包括第一晶体管；设置于衬底基板的多个栅线，多个栅线包括多个第一栅线，所述多个第一栅线用于分别给多行子像素的像素驱动电路的第一晶体管的栅极提供扫描信号。至少一个第一栅线包括第一子栅线、第二子栅线和多个连接线，第一子栅线和第二子栅线均沿第一方向延伸，多个连接线均沿第二方向延伸，第一子栅线和第二子栅线沿第二方向间隔布置，多个连接线沿第一方向间隔布置，连接线连接第一子栅线与第二子栅线。

Description

显示基板和显示装置 技术领域
本公开涉及显示技术领域，具体而言，涉及一种显示基板和显示装置。
背景技术
OLED(Organic Light-Emitting Diode)属于一种电流型的有机发光器件，通过载流子的注入和复合而致发光，发光强度与注入的电流成正比。OLED在电场的作用下，阳极产生的空穴和阴极产生的电子就会发生移动，分别向空穴传输层和电子传输层注入，迁移到发光层。当二者在发光层相遇时，产生能量激子，从而激发发光分子最终产生可见光。OLED显示装置是一类使用发光的OLED来显示图像等信息的显示装置。OLED显示装置具有诸如低功耗、高亮度和高响应速度的特性。
在OLED显示领域，随着高分辨率产品的快速发展，对产品良率和成本控制都提出了更高的要求。
在本部分中公开的以上信息仅用于对本公开的技术构思的背景的理解，因此，以上信息可包含不构成现有技术的信息。
发明内容
为了解决上述问题的至少一个方面，本公开实施例提供一种显示基板和显示装置。
在一个方面，提供一种显示基板，所述显示基板包括：衬底基板；设置于所述衬底基板的多个像素单元，所述多个像素单元沿第一方向和第二方向阵列排布，每一个像素单元包括多个子像素，每一个子像素包括发光元件和用于驱动所述发光元件的像素驱动电路，所述像素驱动电路包括第一晶体管；以及设置于所述衬底基板的多个栅线，所述多个栅线包括多个第一栅线，所述多个第一栅线用于分别给多行子像素的像素驱动电路的第一晶体管的栅极提供扫描信号；其中，至少一个第一栅线包括第一子栅线、第二子栅线和多个连接线，所述第一子栅线和所述第二子栅线均沿第一方向延伸，所述多个连接线均沿第二方向延伸，所述第一子栅线和所述第二子栅线沿第二方 向间隔布置，所述多个连接线沿第一方向间隔布置，所述连接线连接所述第一子栅线与所述第二子栅线。
根据一些示例性的实施例，一行像素单元包括多个像素单元组，每一个像素单元组包括在第一方向上相邻的第一像素单元和第二像素单元；以及所述多个连接线包括第一连接线和第二连接线，所述第一连接线位于像素单元组中的第一像素单元所在的区域中，所述第二连接线位于同一个像素单元组中的第二像素单元所在的区域中。
根据一些示例性的实施例，所述第一像素单元和第二像素单元中的每一个均包括第一子像素和第二子像素；以及所述第一连接线位于所述第一像素单元的第一子像素的像素驱动电路所在的区域中，所述第二连接线位于所述第二像素单元的第二子像素的像素驱动电路所在的区域中。
根据一些示例性的实施例，所述显示基板还包括设置于所述衬底基板的数据信号线和第一电压线，所述数据信号线用于给所述像素驱动电路提供数据信号，所述第一电压线用于给所述像素驱动电路提供第一电压信号，所述数据信号线和所述第一电压线均沿第二方向延伸；所述第一连接线与给所述第一像素单元的第一子像素的像素驱动电路提供数据信号的数据信号线间隔设置，所述第一连接线与给所述第一像素单元的第一子像素的像素驱动电路提供第一电压信号的第一电压线间隔设置；以及所述第一连接线在第一方向上位于给所述第一像素单元的第一子像素的像素驱动电路提供数据信号的数据信号线与给所述第一像素单元的第一子像素的像素驱动电路提供第一电压信号的第一电压线之间。
根据一些示例性的实施例，所述第二连接线与给所述第二像素单元的第二子像素的像素驱动电路提供数据信号的数据信号线间隔设置，所述第二连接线与给所述第二像素单元的第二子像素的像素驱动电路提供第一电压信号的第一电压线间隔设置；以及所述第二连接线在第一方向上位于给所述第二像素单元的第二子像素的像素驱动电路提供数据信号的数据信号线与给所述第二像素单元的第二子像素的像素驱动电路提供第一电压信号的第一电压线之间。
根据一些示例性的实施例，所述像素驱动电路还包括第二晶体管；所述多个栅线包括多个第二栅线，所述多个第二栅线用于分别给多行子像素的像素驱动电路的第二晶体管的栅极提供扫描信号；至少一个第二栅线包括栅线主体部和栅线附加部，所述栅线附加部与所述栅线主体部连接，所述至少一个第二栅线包括由所述栅线主体部和所述栅线附加部包围形成的环形结构。
根据一些示例性的实施例，所述栅线附加部包括第一附加部、第二附加部和第三附加部，所述第一附加部和所述第二附加部分别自所述栅线主体部沿第二方向延伸，所述第三附加部沿第一方向延伸，所述第一附加部的一端连接栅线主体部，所述第一附加部的另一端连接所述第三附加部的一端，所述第三附加部的另一端连接所述第二附加部的一端，所述第二附加部的另一端连接所述栅线主体部。
根据一些示例性的实施例，所述显示基板包括：设置于所述衬底基板的第一导电膜层；设置于所述第一导电膜层远离衬底基板一侧的半导体膜层；设置于所述半导体膜层远离衬底基板一侧的第二导电膜层；以及设置于所述第二导电膜层远离衬底基板一侧的第三导电膜层，其中，所述第一子栅线、所述第二子栅线和所述多个连接线均位于所述第二导电膜层中。
根据一些示例性的实施例，所述第一晶体管包括位于所述半导体膜层中的第一有源层；所述第一子栅线在所述衬底基板上的正投影与所述第一有源层在所述衬底基板上的正投影部分重叠；以及所述第二子栅线在所述衬底基板上的正投影与所述第一有源层在所述衬底基板上的正投影间隔设置。
根据一些示例性的实施例，所述多个连接线在所述衬底基板上的正投影与所述半导体膜层在所述衬底基板上的正投影间隔设置。
根据一些示例性的实施例，所述像素驱动电路包括所述第一晶体管、第二晶体管和第三晶体管；所述像素驱动电路包括位于所述半导体膜层的第一有源层、第二有源层和第三有源层；以及所述第一子栅线与所述第一有源层重叠的部分构成所述第一晶体管的栅极，所述第二栅线与所述第二有源层重叠的部分构成所述第二晶体管的栅极。
根据一些示例性的实施例，所述显示基板还包括：位于所述第一导电膜层中的第一导电部、第二导电部和第一电容部；以及位于所述半导体膜层中的第二电容部，其中，所述第二电容部和所述第一有源层连接，所述第一有源层、所述第二有源层、所述第三有源层和所述第二电容部中的每一个在所述衬底基板上的正投影与所述第一电容部在所述衬底基板上的正投影至少部分重叠。
根据一些示例性的实施例，所述显示基板还包括：位于所述第三导电膜层中的第一电压线、数据信号线、感测信号线和辅助阴极线；以及所述第一电压线、所述数据信号线、所述感测信号线和所述辅助阴极线分别沿第二方向延伸，所述第一电压线、所述数据信号线、所述感测信号线和所述辅助阴极线中的任意两者沿第一方向间隔布置。
根据一些示例性的实施例，所述第一像素单元和第二像素单元中的每一个均还包括第三子像素和第四子像素；以及在至少一个像素单元组的各个像素单元中，所述第一子像素、所述第四子像素、所述第三子像素和所述第二子像素的像素驱动电路在第一方向上顺序排列。
根据一些示例性的实施例，在至少一个像素单元组中，第一像素单元的第一子像素的像素驱动电路的第三有源层通过第一过孔与所述第一电压线电连接；以及所述第一过孔在所述衬底基板上的正投影与所述第一连接线在所述衬底基板上的正投影在第二方向上间隔布置，且在第一方向上至少部分重叠。
根据一些示例性的实施例，在至少一个像素单元组中，第一像素单元的第二子像素、第三子像素和第四子像素中的每一个包括位于所述第三导电膜层中的第一导电连接部；所述第一电压线通过第二过孔与所述第一导电部电连接；所述第一像素单元的第二子像素、第三子像素和第四子像素中的每一个的第一导电连接部的一端通过第三过孔与所述第一导电部电连接；以及所述第一像素单元的第二子像素、第三子像素和第四子像素中的每一个的第一导电连接部的另一端通过第四过孔与各自的第三有源层电连接。
根据一些示例性的实施例，在至少一个像素单元组中，第二像素单元的第二子像素的像素驱动电路的第三有源层通过第一过孔与所述第一电压线电连接；所述第二像素单元的第二子像素的第一过孔在所述衬底基板上的正投影与所述第二连接线在所述衬底基板上的正投影在第二方向上间隔布置，且在第一方向上至少部分重叠。
根据一些示例性的实施例，在至少一个像素单元组中，第二像素单元的第一子像素、第三子像素和第四子像素中的每一个包括位于所述第三导电膜层中的第一导电连接部；所述第一电压线通过第二过孔与所述第一导电部电连接；所述第二像素单元的第一子像素、第三子像素和第四子像素中的每一个的第一导电连接部的一端通过第三过孔与所述第一导电部电连接；以及所述第二像素单元的第一子像素、第三子像素和第四子像素中的每一个的第一导电连接部的另一端通过第四过孔与各自的第三有源层电连接。
根据一些示例性的实施例，各个子像素的像素驱动电路的第一有源层通过第五过孔与各自的数据信号线电连接；在第一像素单元中，所述第二过孔和所述第五过孔中的每一个在所述衬底基板上的正投影与所述第一连接线在所述衬底基板上的正投影间隔布置，所述第一连接线在所述衬底基板上的正投影在第一方向上位于所述第二过孔 在所述衬底基板上的正投影与所述第五过孔在所述衬底基板上的正投影之间；和/或，在第二像素单元中，所述第二过孔和所述第五过孔中的每一个在所述衬底基板上的正投影与所述第二连接线在所述衬底基板上的正投影间隔布置，所述第二连接线在所述衬底基板上的正投影在第一方向上位于所述第二过孔在所述衬底基板上的正投影与所述第五过孔在所述衬底基板上的正投影之间。
根据一些示例性的实施例，在第一像素单元的第一子像素中，所述第二过孔在所述衬底基板上的正投影和所述第五过孔在所述衬底基板上的正投影在第一方向上间隔第一间隔距离；在第一像素单元的第二子像素、第三子像素和第四子像素中的每一个中，所述第三过孔在所述衬底基板上的正投影和所述第五过孔在所述衬底基板上的正投影在第一方向上间隔第二间隔距离；所述第一间隔距离大于第二间隔距离；和/或，在第二像素单元的第二子像素中，所述第二过孔在所述衬底基板上的正投影和所述第五过孔在所述衬底基板上的正投影在第一方向上间隔第三间隔距离；在第二像素单元的第一子像素、第三子像素和第四子像素中的每一个中，所述第三过孔在所述衬底基板上的正投影和所述第五过孔在所述衬底基板上的正投影在第一方向上间隔第四间隔距离；所述第三间隔距离大于第四间隔距离。
根据一些示例性的实施例，所述第一导电部在所述衬底基板上的正投影与所述第一子栅线在所述衬底基板上的正投影在第二方向上间隔设置；以及所述第一导电部在所述衬底基板上的正投影与所述第二子栅线在所述衬底基板上的正投影在第二方向上间隔设置。
根据一些示例性的实施例，所述第一导电部包括远离所述第三过孔的第一侧面，所述第一导电部的第一侧面在所述衬底基板上的正投影与所述第一子栅线在所述衬底基板上的正投影在第二方向上间隔第一距离，所述第一导电部的第一侧面在所述衬底基板上的正投影与所述第二子栅线在所述衬底基板上的正投影在第二方向上间隔第二距离，所述第二距离小于所述第一距离。
根据一些示例性的实施例，所述第二栅线在所述衬底基板上的正投影分别在第一位置、第二位置、第三位置和第四位置与所述第一电压线在所述衬底基板上的正投影、所述数据信号线在所述衬底基板上的正投影、所述感测信号线在所述衬底基板上的正投影和所述辅助阴极线在所述衬底基板上的正投影部分重叠；以及一个第二栅线包括至少一个环形结构，所述至少一个环形结构位于所述第一位置、所述第二位置、所述第三位置和所述第四位置中的至少一个处。
根据一些示例性的实施例，一个第二栅线包括多个环形结构，所述多个环形结构分别位于所述第一位置和所述第四位置。
根据一些示例性的实施例，所述显示基板还包括位于所述第三导电膜层中的第二导电连接部和第三导电连接部，所述第二导电连接部与所述感测信号线连接；在一个像素单元中，第一子像素和第二子像素中的每一个的第二晶体管的第二有源区通过第三导电连接部、第二导电部和第二导电连接部与所述感测信号线电连接，第三子像素和第四子像素中的每一个的第二晶体管的第二有源区通过第二导电连接部与所述感测信号线电连接；以及所述第三导电连接部、所述第二导电部和所述第二导电连接部中的每一个在所述衬底基板上的正投影与所述第二栅线的环形结构在所述衬底基板上的正投影间隔布置。
根据一些示例性的实施例，所述显示基板还包括位于所述第三导电膜层远离所述衬底基板一侧的第一电极层，所述显示基板包括位于所述第一电极层中的多个阳极；对于至少一个像素单元组，多个子像素的像素驱动电路沿第一方向并排布置，多个子像素的发光元件的阳极沿第二方向布置成两行。
根据一些示例性的实施例，对于同一子像素而言，该子像素的像素驱动电路在所述衬底基板上的正投影与该子像素的发光元件的阳极在所述衬底基板上的正投影具有如下关系：该子像素的像素驱动电路在所述衬底基板上的正投影在第二方向上超出该子像素的发光元件的阳极在所述衬底基板上的正投影；和/或，该子像素的发光元件的阳极在所述衬底基板上的正投影在第一方向上超出该子像素的像素驱动电路在所述衬底基板上的正投影。
在另一方面，提供一种显示装置，所述显示装置包括如上所述的显示基板。
附图说明
通过下文中参照附图对本公开所作的描述，本公开的其它目的和优点将显而易见，并可帮助对本公开有全面的理解。
图1是根据本公开的实施例的显示基板的平面示意图。
图2是根据本公开的实施例的显示基板的局部平面图，其示意性示出了所述显示基板的更多具体结构。
图3是示意性示出图2所示的显示基板在跨线位置出现异常时的工作状态的示意图。
图4是根据本公开的一些示例性实施例的显示基板的像素驱动电路的等效电路图。
图5至图13分别是根据本公开的实施例的一些实施例的显示基板的局部平面图，其示意性示出了显示基板包括的一个像素单元组的像素驱动电路的平面图，其中，图5示意性示出了第一导电膜层的局部平面图，图6示意性示出了半导体膜层的局部平面图，图7示意性示出了第一导电膜层和半导体膜层的组合的局部示意图，图8示意性示出了第二导电膜层的局部平面图，图9示意性示出了第一导电膜层、半导体膜层和第二导电膜层的组合的局部示意图，图10示意性示出了第一绝缘膜层的局部平面图，图11A示意性示出了第一导电膜层、半导体膜层、第二导电膜层和第一绝缘膜层的组合的局部示意图，图11B为示意性示出了图11A中的第一过孔与连接线的相对位置关系的局部放大图，图12示意性示出了第三导电膜层的局部平面图，图13示意性示出了第一导电膜层、半导体膜层、第二导电膜层、第一绝缘膜层和第三导电膜层的组合的局部示意图。
图14是根据本公开的实施例的一些实施例的显示基板的局部平面图，其示意性示出了显示基板包括的一个像素单元组的第二绝缘膜层的平面图。
图15A是根据本公开的实施例的一些实施例的显示基板的局部平面图，其示意性示出了显示基板包括的一个像素单元组的第一电极层的平面图。
图15B是根据本公开的实施例的一些实施例的显示基板的局部平面图，其示意性示出了显示基板包括的一个像素单元组的第一电极层及其下方的像素驱动电路的平面图。
图16是沿图2中的线AA’截取的截面图。
图17是图2中的部分I的局部放大图。
需要注意的是，为了清晰起见，在用于描述本公开的实施例的附图中，层、结构或区域的尺寸可能被放大或缩小，即这些附图并非按照实际的比例绘制。
具体实施方式
下面通过实施例，并结合附图，对本公开的技术方案作进一步具体的说明。在说明书中，相同或相似的附图标号指示相同或相似的部件。下述参照附图对本公开实施方式的说明旨在对本公开的总体发明构思进行解释，而不应当理解为对本公开的一种限制。
另外，在下面的详细描述中，为便于解释，阐述了许多具体的细节以提供对本披露实施例的全面理解。然而明显地，一个或多个实施例在没有这些具体细节的情况下也可以被实施。
应该理解的是，尽管在这里可使用术语第一、第二等来描述不同的元件，但是这些元件不应受这些术语的限制。这些术语仅是用来将一个元件与另一个元件区分开来。例如，在不脱离示例实施例的范围的情况下，第一元件可以被命名为第二元件，类似地，第二元件可以被命名为第一元件。如在这里使用的术语“和/或”包括一个或多个相关所列的项目的任意组合和所有组合。
应该理解的是，当元件或层被称作“形成在”另一元件或层“上”时，该元件或层可以直接地或间接地形成在另一元件或层上。也就是，例如，可以存在中间元件或中间层。相反，当元件或层被称作“直接形成在”另一元件或层“上”时，不存在中间元件或中间层。应当以类似的方式来解释其它用于描述元件或层之间的关系的词语(例如，“在...之间”与“直接在…之间”、“相邻的”与“直接相邻的”等)。
在本文中，使用方向性表述“第一方向”、“第二方向”来描述沿像素区的不同方向，例如，像素区的纵向方向和横向方向。应该理解，这样的表示仅为示例性的描述，而不是对本公开的限制。
在本文中，如无特别说明，表述“位于同一层”一般表示的是：第一部件和第二部件可以使用相同的材料并且可以通过同一构图工艺形成。表述“A与B连接成一体”表示部件A与部件B是一体形成的，即，它们通常包括相同的材料，并且形成为一个结构上连续的整体部件。
本公开实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。由于这里采用的薄膜晶体管的源极、漏极是对称的，所以其源极、漏极可以互换。在以下示例中主要以用作驱动晶体管的P型薄膜晶体管的情况进行描述，其他晶体管根据电路设计与驱动晶体管具有相同或不同的类型。类似地，在其他实施例中，驱动晶体管也可以被示为N型薄膜晶体管。
本公开的一些示例性实施例提供一种显示基板，所述显示基板包括：衬底基板；设置于所述衬底基板的多个像素单元，所述多个像素单元沿第一方向和第二方向阵列排布，每一个像素单元包括多个子像素，每一个子像素包括发光元件和用于驱动所述发光元件的像素驱动电路，所述像素驱动电路包括第一晶体管；设置于所述衬底基板的多个栅线，所述多个栅线包括多个第一栅线，所述多个第一栅线用于分别给多行子 像素的像素驱动电路的第一晶体管的栅极提供扫描信号；其中，至少一个第一栅线包括第一子栅线、第二子栅线和多个连接线，所述第一子栅线和所述第二子栅线均沿第一方向延伸，所述多个连接线均沿第二方向延伸，所述第一子栅线和所述第二子栅线沿第二方向间隔布置，所述多个连接线沿第一方向间隔布置，所述连接线连接所述第一子栅线与所述第二子栅线。在本公开的实施例中，针对跨线位置可能出现的工艺不良，对部分信号线采用双线设计，这样，当在跨线位置发生短路、断路等工艺不良时，例如，在显示基板的测试阶段发现跨线位置存在短路时，可以切断短路、断路等工艺不良的位置，使双线设计中的另一个正常的信号线工作，从而能够提升产品良率。
图1是根据本公开的实施例的显示基板的平面示意图，图2是根据本公开的实施例的显示基板的局部平面图，其示意性示出了所述显示基板的更多具体结构。结合参照图1和图2，根据本公开的实施例的显示基板可以包括衬底基板100、设置在衬底基板100上的像素单元PX、设置在衬底基板100上的驱动单元DRU以及将像素单元PX与驱动单元DRU电连接的走线PL，所述驱动单元DRU用于驱动像素单元PX。
所述显示基板可以包括显示区域AA和非显示区域NA。显示区域AA可以是设置有显示图像的像素单元PX的区域。稍后将描述每个像素单元PX。非显示区域NA可以是不显示图像的区域。用于驱动像素单元PX的驱动单元DRU以及将像素单元PX与驱动单元DRU连接的一些走线PL可以设置在非显示区域NA中。非显示区域NA与最终显示装置中的边框对应，并且边框的宽度可以根据非显示区域NA的宽度来确定。
显示区域AA可以具有各种形状。例如，显示区域AA可以以诸如包括直边的闭合形状的多边形(例如矩形)、包括曲边的圆形、椭圆形等以及包括直边和曲边的半圆形、半椭圆形等的各种形状设置。在本公开的实施例中，将显示区域AA设置为具有包括直边的四边形形状的一个区域，应该理解，这仅是本公开的示例性实施例，而不是对本公开的限制。
非显示区域NA可以设置在显示区域AA的至少一侧处。在本公开的实施例中，非显示区域NA可以围绕显示区域AA的外周。在本公开的实施例中，非显示区域NA可以包括在第一方向X上延伸的横向部分和在第二方向Y上延伸的纵向部分。
像素单元PX设置在显示区域AA中。像素单元PX是用于显示图像的最小单元，并且可以设置为多个。例如，像素单元PX可以包括发射白色光和/或彩色光的发光器件。
像素单元PX可以设置成多个，以沿着在第一方向X上延伸的行和在第一方向Y上延伸的列呈矩阵形式布置。然而，本公开的实施例不具体限制像素单元PX的布置形式， 并且可以以各种形式布置像素单元PX。例如，像素单元PX可以布置为使得相对于第一方向X和第一方向Y倾斜的方向成为列方向，并且使得与列方向交叉的方向成为行方向。
在本公开的实施例中，一行像素单元可以包括多个像素单元组，此处的“一行像素单元”可以理解为至少一行像素单元或任意一行像素单元。例如，“像素单元组”可以为像素单元排列的重复单元。每一个像素单元组包括在第一方向X上相邻排列的至少两个像素单元，例如，在本文中，为了描述方便，每一个像素单元组可以包括在第一方向上相邻的第一像素单元PX1和第二像素单元PX2。
一个像素单元PX可以包括多个子像素。例如，一个像素单元PX可以包括3个子像素，即第一子像素SP1、第二子像素SP2和第三子像素SP3。再例如，一个像素单元PX可以包括4个子像素，即第一子像素SP1、第二子像素SP2、第三子像素SP3和第四子像素SP4。例如，第一子像素SP1可以为红色子像素，第二子像素SP2可以为绿色子像素，第三子像素SP3可以为蓝色子像素，第四子像素SP4可以为白色子像素。
每一个子像素可以包括发光元件和用于驱动发光元件的像素驱动电路。例如，第一子像素SP1可以包括位于第一发光区域SPA1中的第一发光元件和用于驱动第一发光元件的第一像素驱动电路SPC1，所述第一发光元件可以发射红色光；第二子像素SP2可以包括位于第二发光区域SPA2中的第二发光元件和用于驱动第二发光元件的第二像素驱动电路SPC2，第二发光元件可以发射绿色光；第三子像素SP3可以包括位于第三发光区域SPA3中的第三发光元件和用于驱动第三发光元件的第三像素驱动电路SPC3，第三发光元件可以发射蓝色光；第四子像素SP4可以包括位于第四发光区域SPA4中的第四发光元件和用于驱动第四发光元件的第四像素驱动电路SPC4，第四发光元件可以发射白色光。
子像素的发光区域可以是子像素的发光元件所在的区域。例如，在OLED显示面板中，子像素的发光元件可以包括叠层设置的阳极、发光材料层和阴极。这样，子像素的发光区域可以是被夹在阳极和阴极的发光材料层的部分所对应的区域。
应该理解，子像素还包括非发光区域，例如，子像素的像素驱动电路位于子像素的非发光区域中。每一个子像素的发光区域的面积与该子像素的整体面积(发光区域和非发光区域的面积之和)的比率，决定了该子像素的开口率。
图4是根据本公开的一些示例性实施例的显示基板的像素驱动电路的等效电路图。参照图4，所述像素驱动电路可以包括第一晶体管T1、第二晶体管T2、第三晶体 管T3和存储电容Cst等多个元件。例如，第一晶体管T1也可以称为第一开关晶体管，第二晶体管T2也可以称为第二开关晶体管，第三晶体管T3也可以称为驱动晶体管。该像素驱动电路可称为3T1C结构。
需要说明的是，此处以3T1C结构为例对根据本公开实施例的显示基板包括的像素驱动电路进行说明，但是，本公开实施例的显示基板包括的像素驱动电路不局限于3T1C结构。
继续参照图4，第一晶体管T1的栅极与第一栅线GL1电连接，第一晶体管T1的第一电极电连接至数据信号线DL，第一晶体管T1的第二电极电连接至第三晶体管T3的栅极，例如，第一晶体管T1的第二电极和第三晶体管T3的栅极可以均电连接至节点GN。第一晶体管T1用于控制来自数据信号线DL的电压信号向像素驱动电路的写入。
需要说明的是，每个晶体管可以包括有源层、栅极、第一电极和第二电极。例如，所述第一晶体管T1包括第一栅极G1和第一有源层ACT1；所述第二晶体管T2包括第二栅极G2和第二有源层ACT2；所述第三晶体管T3包括第三栅极G3和第三有源层ACT3。
还需要说明的是，在本文中，晶体管的第一电极可以指晶体管的源极和漏极中的一个，晶体管的第二电极可以指晶体管的源极和漏极中的另一个。
第三晶体管T3的栅极电连接至节点GN，第三晶体管T3的第一电极与第一电压线(例如提供高电压电平信号VDD的电压线)电连接，第三晶体管T3的第二电极可电连接至发光元件D1的阳极，从而可以根据电压信号来产生驱动电流以驱动发光元件D1发光。例如，所述发光元件D1可以是有机发光二极管(OLED)。
存储电容Cst的两端分别连接至第三晶体管T3的栅极和源极之间，用于存储从数据信号线输入的所述电压信号。例如，存储电容Cst的一端电连接至节点GN，存储电容Cst的另一端电连接至节点SN。即，存储电容Cst的一端、第一晶体管T1的第二电极和第三晶体管T3的栅极均电连接至节点GN，存储电容Cst的另一端、第三晶体管T3的第二电极和发光元件D1的阳极均电连接至节点SN。
第二晶体管T2的栅极电连接至第二栅线GL2，第二晶体管T2的第一电极与感测信号线SL电连接，第二晶体管T2的第二电极电连接至节点SN。
发光元件D1的阳极电连接至节点SN，发光元件D1的阴极电连接至第二电压线(例如提供第二电压信号VSS的电压线)。第一电压信号VDD和第二电压信号VSS均为直流电压信号，用于为驱动发光元件D1发光提供必要的电压。例如，第一电压信号VDD可以是高电压电平信号，第二电压信号VSS可以是低电压电平信号。
图3是示意性示出图2所示的显示基板在跨线位置出现异常时的工作状态的示意图。结合参照图2和图3，所述显示基板包括多个信号线，例如，所述多个信号线包括：用于给第一晶体管T1提供扫描信号的第一栅线GL1，用于给第二晶体管T2提供扫描信号的第二栅线GL2，用于提供数据信号的数据信号线DL，用于提供第一电压信号VDD的第一电压线VDDL，用于提供感测电压信号的感测信号线SL，以及用于传输第二电压信号VSS的辅助阴极线AVL。
示例性地，在本公开的实施例中，第一栅线GL1和第二栅线GL2可以沿第一方向X延伸，数据信号线DL、第一电压线VDDL、感测信号线SL和辅助阴极线AVL可以沿第二方向Y延伸。第一栅线GT1和第二栅线GL2中的至少一个与数据信号线DL、第一电压线VDDL、感测信号线SL和辅助阴极线AVL中的至少一个存在交叠位置。在实际的版图设计中，第一栅线GL1和第二栅线GL2位于至少一个导电膜层中，数据信号线DL、第一电压线VDDL、感测信号线SL和辅助阴极线AVL位于至少另一个导电膜层中，即，第一栅线GL1和第二栅线GL2中的至少一个与数据信号线DL、第一电压线VDDL、感测信号线SL和辅助阴极线AVL中的至少一个位于不同的导电膜层中。也就是说，第一栅线GL1和第二栅线GL2中的至少一个与数据信号线DL、第一电压线VDDL、感测信号线SL和辅助阴极线AVL中的至少一个存在跨线位置，在所述跨线位置，第一栅线GL1和第二栅线GL2中的至少一个与数据信号线DL、第一电压线VDDL、感测信号线SL和辅助阴极线AVL中的至少一个部分交叠。
发明人经研究发现，在所述跨线位置，线路之间发生短路、断路等工艺不良的可能性比其他位置高。在本公开的实施例中，针对跨线位置可能出现的工艺不良，对部分信号线采用双线设计，这样，当在跨线位置发生短路、断路等工艺不良时，例如，在显示基板的测试阶段发现跨线位置存在短路时，可以切断短路、断路等工艺不良的位置，使双线设计中的另一个正常的信号线工作，从而能够提升产品良率。例如，参照图2和图3，第一栅线GL1在部分位置采用双线设计。在测试阶段，发现第一栅线GL1的某个子栅线(例如图2、图3中的靠上的子栅线)与辅助阴极线AVL的跨线位置P1处存在短路，即，第一信号传输路径SS1存在异常。在这种情况下，可以在跨线位置P1处切断第一栅线GL1的靠上的子栅线，扫描信号可以通过借助靠下的子栅线的第二信号传输路径SS2正常传输。以此方式，可以提升产品良率。
图5至图13分别是根据本公开的实施例的一些实施例的显示基板的局部平面图，其示意性示出了显示基板包括的一个像素单元组的像素驱动电路的平面图，其中，图 5示意性示出了第一导电膜层的局部平面图，图6示意性示出了半导体膜层的局部平面图，图7示意性示出了第一导电膜层和半导体膜层的组合的局部示意图，图8示意性示出了第二导电膜层的局部平面图，图9示意性示出了第一导电膜层、半导体膜层和第二导电膜层的组合的局部示意图，图10示意性示出了第一绝缘膜层的局部平面图，图11A示意性示出了第一导电膜层、半导体膜层、第二导电膜层和第一绝缘膜层的组合的局部示意图，图11B为示意性示出了图11A中的第一过孔与连接线的相对位置关系的局部放大图，图12示意性示出了第三导电膜层的局部平面图，图13示意性示出了第一导电膜层、半导体膜层、第二导电膜层、第一绝缘膜层和第三导电膜层的组合的局部示意图。图14是根据本公开的实施例的一些实施例的显示基板的局部平面图，其示意性示出了显示基板包括的一个像素单元组的第二绝缘膜层的平面图。图15A是根据本公开的实施例的一些实施例的显示基板的局部平面图，其示意性示出了显示基板包括的一个像素单元组的第一电极层的平面图。图15B是根据本公开的实施例的一些实施例的显示基板的局部平面图，其示意性示出了显示基板包括的一个像素单元组的第一电极层及其下方的像素驱动电路的平面图。图16是沿图2中的线AA’截取的截面图。
需要说明的是，在图10和图14中，主要示意性示出了位于绝缘膜层中的过孔，而未示出绝缘膜层的绝缘材料本身，这样，可以突出显示位于绝缘膜层中的过孔的位置。
结合参照图5至图16，所述显示基板可以包括多个导电膜层、一个半导体膜层和多个绝缘膜层。为了描述方便，将多个导电膜层分别描述为第一导电膜层、第二导电膜层和第三导电膜层。例如，图5示出了第一导电膜层10的一部分，第一导电膜层10可以是第一遮光部SHL1所在的膜层。图6示出了半导体膜层20的一部分。图8示出了第二导电膜层30的一部分，第二导电膜层30可以是栅线以及晶体管的栅极所在的膜层，即，它可以是由栅极材料构成的导电膜层。图12示出了第三导电膜层40的一部分，第三导电膜层40可以是数据信号线DL等所在的膜层，即，它可以是由源漏极材料构成的导电膜层。
例如，第一导电膜层10、半导体膜层20、第二导电膜层30和第三导电膜层40依次叠置在显示基板的衬底基板上。
所述显示基板可以包括多条信号线，如图2、图3、图12和图13所示，所述多条信号线可以包括第一栅线GL1、第二栅线GL2、数据信号线DL、第一电压线VDDL、感 测信号线SL和辅助阴极线AVL。第一栅线GL1和第二栅线GL2可以位于所述第二导电膜层30中，数据信号线DL、第一电压线VDDL、感测信号线SL和辅助阴极线AVL可以位于所述第三导电膜层40中。
在图2、图3、图12和图13所示的实施例中，第一栅线GL1和第二栅线GL2可以基本沿第一方向X延伸，第一栅线GL1和第二栅线GL2在第二方向Y上间隔布置。数据信号线DL、第一电压线VDDL、感测信号线SL和辅助阴极线AVL可以基本沿第二方向Y延伸，数据信号线DL、第一电压线VDDL、感测信号线SL和辅助阴极线AVL中的任意两者在第一方向X上间隔布置。
在图示的实施例中，示意性示出了一个像素单元组。例如，一个像素单元组包括沿第一方向X相邻布置的第一像素单元PX1和第二像素单元PX2，第一像素单元PX1和第二像素单元PX2中的每一个包括多个子像素，示例性地，包括4个子像素，分别为第一子像素SP1、第二子像素SP2、第三子像素SP3和第四子像素SP4。8个子像素的像素驱动电路在第一方向X上并排布置，即，8个子像素的像素驱动电路布置成一行。在一个像素单元组中，第一像素单元PX1的4个子像素的像素驱动电路按照第一子像素SP1、第四子像素SP4、第三子像素SP3、第二子像素SP2的顺序在第一方向X上顺序布置，第二像素单元PX2的4个子像素的像素驱动电路按照第一子像素SP1、第四子像素SP4、第三子像素SP3、第二子像素SP2的顺序在第一方向X上顺序布置。
在一个像素单元组中，每一个像素单元共用一个第一电压线VDDL和一个感测信号线SL，即第一像素单元PX1的4个子像素共用一个第一电压线VDDL和一个感测信号线SL，第二像素单元PX1的4个子像素共用一个第一电压线VDDL和一个感测信号线SL。一个像素单元组的8个子像素共用一个辅助阴极线AVL。
例如，每一行像素单元中的各个子像素共用一个第一栅线GL1和一个第二栅线GL2，每一列子像素共用一个数据信号线DL。即，在一个像素单元组中，8个子像素共用一个第一栅线GL1和一个第二栅线GL2，8个子像素具有各自的数据信号线DL。
如图2、图3、图12和图13所示，在一个像素单元组中，沿第二方向Y延伸的信号线按照1个第一电压线VDDL、2个数据信号线DL、1个感测信号线SL、2个数据信号线DL、1个辅助阴极线AVL、2个数据信号线DL、1个感测信号线SL、2个数据信号线DL、1个第一电压线VDDL的顺序布置。第一像素单元PX1的第一电压线、数据信号线和感测信号线与第二像素单元PX2的第一电压线、数据信号线和感测信号线相对于两个像素单元共用的1个辅助阴极线AVL在第一方向X上对称布置。通过这样的布置， 有利于简化版图设计。
对于一个像素单元组中的第一像素单元PX1而言，用于给第一像素单元的各个子像素提供第一电压信号的第一电压线VDDL设置在第一像素单元的各个子像素的一侧，例如，第一子像素SP1的左侧，用于分别给第一子像素SP1和第四子像素SP4提供数据信号的2个数据信号线DL设置在第一子像素SP1和第四子像素SP4之间，用于提供感测信号的感测信号线SL设置在第四子像素SP4与第三子像素SP2之间，用于分别给第三子像素SP3和第二子像素SP2提供数据信号的2个数据信号线DL设置在第三子像素SP3和第二子像素SP2之间。
对于一个像素单元组中的第二像素单元PX2而言，用于给第一像素单元的各个子像素提供第一电压信号的第一电压线VDDL设置在第一像素单元的各个子像素的一侧，例如，第二子像素SP2的右侧，用于分别给第一子像素SP1和第四子像素SP4提供数据信号的2个数据信号线DL设置在第一子像素SP1和第四子像素SP4之间，用于提供感测信号的感测信号线SL设置在第四子像素SP4与第三子像素SP2之间，用于分别给第三子像素SP3和第二子像素SP2提供数据信号的2个数据信号线DL设置在第三子像素SP3和第二子像素SP2之间。
对于一个像素单元组而言，共用的辅助阴极线AVL设置在第一像素单元PX1与第二像素单元PX2之间，例如，第一像素单元PX1的第二子像素SP2与第二像素单元PX2的第一子像素SP1之间。
在本公开的实施例中，对于一个子像素而言，沿第一方向X延伸的用于给该像素提供信号的信号线和沿第二方向Y延伸的用于给该像素提供信号的信号线包围形成的区域，形成了该子像素的像素驱动电路区域(又称为像素驱动电路所在的区域)。
例如，对于一个像素单元组中的第一像素单元PX1的第一子像素SP1而言，用于给该第一子像素SP1提供第一扫描信号的第一栅线GL1、用于给该第一子像素SP1提供第二扫描信号的第二栅线GL2、用于给该第一子像素SP1提供第一电压信号的第一电压线VDDL和用于给该第一子像素SP1提供数据信号的数据信号线DL包围形成的区域，形成了该第一子像素SP1的像素驱动电路区域，例如，该像素驱动电路区域可以为矩形区域。对于一个像素单元组中的第一像素单元PX1的第四子像素SP4而言，用于给该第四子像素SP4提供第一扫描信号的第一栅线GL1、用于给该第四子像素SP4提供第二扫描信号的第二栅线GL2、用于给该第四子像素SP4提供数据信号的数据信号线DL和感测信号线SL包围形成的区域，形成了该第四子像素SP4的像素驱动电路 区域，例如，该像素驱动电路区域可以为矩形区域。对于一个像素单元组中的第一像素单元PX1的第三子像素SP3而言，用于给该第三子像素SP3提供第一扫描信号的第一栅线GL1、用于给该第三子像素SP3提供第二扫描信号的第二栅线GL2、用于给该第三子像素SP3提供数据信号的数据信号线DL和感测信号线SL包围形成的区域，形成了该第三子像素SP3的像素驱动电路区域，例如，该像素驱动电路区域可以为矩形区域。对于一个像素单元组中的第一像素单元PX1的第二子像素SP2而言，用于给该第二子像素SP2提供第一扫描信号的第一栅线GL1、用于给该第二子像素SP2提供第二扫描信号的第二栅线GL2、用于给该第二子像素SP2提供数据信号的数据信号线DL和辅助阴极线AVL包围形成的区域，形成了该第二子像素SP2的像素驱动电路区域，例如，该像素驱动电路区域可以为矩形区域。
例如，对于一个像素单元组中的第二像素单元PX2的第二子像素SP2而言，用于给该第二子像素SP2提供第一扫描信号的第一栅线GL1、用于给该第二子像素SP2提供第二扫描信号的第二栅线GL2、用于给第二子像素SP2提供第一电压信号的第一电压线VDDL和用于给该第二子像素SP2提供数据信号的数据信号线DL包围形成的区域，形成了该第二子像素SP2的像素驱动电路区域，例如，该像素驱动电路区域可以为矩形区域。对于一个像素单元组中的第二像素单元PX2的第三子像素SP3而言，用于给该第三子像素SP3提供第一扫描信号的第一栅线GL1、用于给该第三子像素SP3提供第二扫描信号的第二栅线GL2、用于给该第三子像素SP3提供数据信号的数据信号线DL和感测信号线SL包围形成的区域，形成了该第三子像素SP3的像素驱动电路区域，例如，该像素驱动电路区域可以为矩形区域。对于一个像素单元组中的第二像素单元PX2的第四子像素SP4而言，用于给该第四子像素SP4提供第一扫描信号的第一栅线GL1、用于给该第四子像素SP4提供第二扫描信号的第二栅线GL2、用于给该第四子像素SP4提供数据信号的数据信号线DL和感测信号线SL包围形成的区域，形成了该第四子像素SP4的像素驱动电路区域，例如，该像素驱动电路区域可以为矩形区域。对于一个像素单元组中的第二像素单元PX2的第一子像素SP1而言，用于给该第一子像素SP1提供第一扫描信号的第一栅线GL1、用于给该第一子像素SP1提供第二扫描信号的第二栅线GL2、用于给该第一子像素SP1提供数据信号的数据信号线DL和辅助阴极线AVL包围形成的区域，形成了该第一子像素SP1的像素驱动电路区域，例如，该像素驱动电路区域可以为矩形区域。
在下面的描述中，除非另有特别说明，各个膜层的结构可以适用于各个子像素， 而不特别限制为某一个子像素的结构。
结合参照图5至图7，所述显示基板可以包括位于第一导电膜层10中的第一遮光部SHL1、第一导电部101和第二导电部102。例如，第一导电膜层10可以采用金属材料，例如银、铜、铝、钼等，或上述金属的合金材料，例如铝铌合金、钼铌合金等，或者可以是多层金属，例如Mo/Cu/Mo等，或者可以是金属和透明导电材料形成的叠层结构，例如ITO/Ag/ITO等。第一遮光部SHL1、第一导电部101和第二导电部102间隔设置。第一遮光部SHL1在衬底基板100上的正投影的面积比第一导电部101和第二导电部102中的每一个在衬底基板100上的正投影的面积更大。第一遮光部SHL1也可以构成存储电容Cst的一个电极，所以，在本文中，第一遮光部SHL1可以称为第一电容部。
第一晶体管T1、第二晶体管T2和第三晶体管T3可沿着如图6中的半导体膜层20形成。半导体膜层可具有弯曲或弯折形状，并且可包括对应于第一晶体管T1的第一有源层20a、对应于第二晶体管T2的第二有源层20b、对应于第三晶体管T3的第三有源层20c。
半导体膜层可以包括非晶硅、多晶硅或氧化物半导体等材料，并且例如包括沟道区、源极区和漏极区。沟道区可不进行掺杂或掺杂类型与源极区、漏极区不同，并因此具有半导体特性。源极区和漏极区分别位于沟道区的两侧，并且掺杂有杂质，并因此具有导电性。杂质可根据TFT是N型还是P型晶体管而变化。例如，在本公开的实施例中，各个晶体管可以是N型薄膜晶体管。
第一晶体管T1包括第一有源层20a。第一有源层20a包括第一源极区203a、第一漏极区205a以及连接第一源极区203a和第一漏极区205a的第一沟道区201a。第一源极区203a和第一漏极区205a相对于第一沟道区201a在相对的两个方向上延伸。
第二晶体管T2包括第二有源层20b。第二有源层20b包括第二源极区203b、第二漏极区205b以及连接第二源极区203b和第二漏极区205b的第二沟道区201b。第二源极区203b和第二漏极区205b相对于第二沟道区201b在相对的两个方向上延伸。
第三晶体管T3包括第三有源层20c。第三有源层20c包括第三源极区203c、第三漏极区205c以及连接第三源极区203c和第三漏极区205c的第三沟道区201c。第三源极区203c和第三漏极区205c相对于第三沟道区201c在相对的两个方向上延伸。
所述显示基板还可以包括位于半导体膜层20中的第二电容部210。例如，第二电容部210和第一有源层20a可以为连续延伸的部分，即二者的组合形成一个整体结构。 第二电容部210和第一有源层20a的组合、第二有源层20b、第三有源层20c三者彼此间隔布置。
如图7所示，第二电容部210在衬底基板100上的正投影与第一遮光部SHL1在衬底基板100上的正投影至少部分重叠。第一遮光部SHL1可以作为存储电容Cst的一个电极，第二电容部210可以作为存储电容Cst的另一个电极。
第三有源层20c在衬底基板100上的正投影与第一遮光部SHL1在衬底基板100上的正投影至少部分重叠。第一遮光部SHL1可以屏蔽外界因素对第三有源层20c的影响。在本公开的实施例中，第三晶体管T3用作驱动晶体管，通过第一遮光部SHL1的屏蔽作用，有利于第三晶体管T3的性能保持稳定。
结合参照图8和图9，所述显示基板可以包括位于第二导电膜层30中的第一栅线GL1、第二栅线GL2、第三栅极G3、第一辅助走线AL1、第二辅助走线AL2和第三辅助走线AL3。所述第二导电膜层30可以由栅极材料形成。例如，所述栅极材料可以包括金属材料，例如Mo、A1、Cu等金属及其合金。第一栅线GL1、第二栅线GL2、第三栅极部G3、第一辅助走线AL1、第二辅助走线AL2和第三辅助走线AL3彼此间隔布置。
第一栅线GL1与第一晶体管T2的第一有源层20a重叠的部分分别构成第一晶体管T1的第一栅极G1。第二栅线GL2与第二晶体管T2的第二有源层20b重叠的部分分别构成第二晶体管T2的第二栅极G2。第三栅极部G3与第三晶体管T3的第三有源层20c重叠的部分构成第三晶体管T3的第三栅极。
如图8和图9所示，至少一个第一栅线GL1包括第一子栅线GL11、第二子栅线GL12和多个连接线GL13、GL14，所述第一子栅线GL11和所述第二子栅线GL12均沿第一方向X延伸，所述多个连接线GL13、GL14均沿第二方向Y延伸，所述第一子栅线GL11和所述第二子栅线GL12沿第二方向Y间隔布置，所述多个连接线GL13、GL14沿第一方向X间隔布置，个所述连接线GL13、GL14连接所述第一子栅线GL11与所述第二子栅线GL12。
例如，所述多个连接线包括第一连接线GL13和第二连接线GL14，所述第一连接线GL13位于像素单元组中的第一像素单元PX1所在的区域中，所述第二连接线GL14位于同一个像素单元组中的第二像素单元PX2所在的区域中。例如，所述第一连接线GL13位于所述第一像素单元PX1的第一子像素SP1的像素驱动电路所在的区域中，所述第二连接线GL14位于所述第二像素单元PX2的第二子像素SP2的像素驱动电路所在的区域中。
例如，至少一个第二栅线GL2包括栅线主体部GL21和栅线附加部GL22，所述栅线附加部GL22与所述栅线主体部GL21连接，所述至少一个第二栅线包括由所述栅线主体部GL21和所述栅线附加部GL22包围形成的环形结构。
例如，所述栅线附加部GL22包括第一附加部GL221、第二附加部GL222和第三附加部GL223，所述第一附加部GL221和所述第二附加部GL222分别自所述栅线主体部GL21沿第二方向Y延伸，所述第三附加部GL223沿第一方向X延伸，所述第一附加部GL221的一端连接栅线主体部GL21，所述第一附加部GL221的另一端连接所述第三附加部GL223的一端，所述第三附加部GL223的另一端连接所述第二附加部GL222的一端，所述第二附加部GL222的另一端连接所述栅线主体部GL21。
结合参照图10至图13，所述显示基板可以包括位于第三导电膜层40中的数据信号线DL、第一电压线VDDL、感测信号线SL、辅助阴极线AVL、第一导电连接部401、第二导电连接部402、第三导电连接部403、第四导电连接部404和第三电容部405。
应该理解，所述显示基板还可以包括位于衬底基板100、第一导电膜层10、半导体膜层20、第二导电膜层30、第三导电膜层40和第四导电膜层50中任意相邻的两者之间的多个绝缘膜层，在下文中，将结合截面图描述这些绝缘膜层。在所述绝缘膜层中，可以形成暴露第一导电膜层10、半导体膜层20、第二导电膜层30、第三导电膜层40中的一个膜层的至少一部分的过孔或凹槽，以便实现位于不同膜层之间的部件的电连接。
结合参照图5至图16，所述显示基板可以包括衬底基板100，设置在衬底基板100上的第一导电膜层10，设置在第一导电膜层10远离衬底基板100一侧的缓冲层12，设置在缓冲层12远离衬底基板100一侧的半导体膜层20，设置在半导体膜层20远离衬底基板100一侧的栅绝缘膜层22，设置在栅绝缘膜层22远离衬底基板100一侧的第二导电膜层30，设置在第二导电膜层30远离衬底基板100一侧的第一绝缘膜层(例如层间介电层)32，设置在第一绝缘膜层32远离衬底基板100一侧的第三导电膜层40，设置在第三导电膜层40远离衬底基板100一侧的第二绝缘膜层42，设置在第二绝缘膜层42远离衬底基板100一侧的第一电极层ANL，设置在第一电极层ANL远离衬底基板100一侧的像素界定层702。
需要说明的是，上述各个绝缘膜层可以包括单层结构或多个绝缘膜层构成的叠层结构。例如，第二绝缘膜层42可以包括两个钝化层，或者一个钝化层和一个平坦化层。
例如，第一电极层ANL可以包括发光元件的第一电极701。第一电极层ANL可以 包括ITO等导电材料。像素界定层702可以包括开口703。所述显示基板还可以包括：设置在像素界定层702远离衬底基板100一侧以及设置在开口703中的发光材料层EL；以及设置在发光材料层EL远离衬底基板100一侧的第二电极层。例如，第二电极层可以包括发光元件的第二电极801。例如，第二电极层可以包括不透光导电材料。
在一些示例性实施例中，第一电极701可以是发光元件(例如OLED)的阳极，第二电极801可以是发光元件的阴极。
结合参照图5至图16，所述显示基板可以包括第一过孔VH1、第二过孔VH2、第三过孔VH3、第四过孔VH4、第五过孔VH5、第六过孔VH6、第七过孔VH7、第八过孔VH8、第九过孔VH9、第十过孔VH10、第十一过孔VH11、第十二过孔VH12和第十三过孔VH13。
需要说明的是，在本文中，表述“过孔”应该理解为用于电连接位于至少两个不同的导电膜层中的部件的结构，例如，在绝缘膜层中的过孔暴露该绝缘膜层下方的导电膜层中的部件的至少一部分，在该绝缘膜层的上方形成导电膜层时，会在该绝缘膜层中的过孔中形成导电结构(例如导电插塞)，该绝缘膜层中的过孔(包括导电插塞)可以将位于绝缘膜层上方的导电膜层中的部件与位于该绝缘膜层下方的导电膜层中的部件电连接在一起。另外，表述“过孔”的形式可以包括各种形式，包括但不局限于，通孔、凹槽、开口等。
例如，第一过孔VH1暴露第三晶体管T3的第三源极区203c的至少一部分。第一电压线VDDL具有第一突出部，所述第一电压线VDDL的第一突出部、第一过孔VH1和第三源极区203c在衬底基板100上的正投影彼此至少部分重叠。这样，第一电压线VDDL通过第一过孔VH1与第三晶体管T3的第一电极(例如源极)电连接。通过这样的方式，可以将第一电压信号VDD提供给至少一个子像素的第三晶体管T3的第一电极(例如源极)。
例如，在至少一个像素单元组中，第一像素单元PX1的第一子像素SP1的像素驱动电路的第三有源层20c通过第一过孔VH1与所述第一电压线VDDL电连接，第二像素单元PX2的第二子像素SP2的像素驱动电路的第三有源层20c通过第一过孔VH1与所述第一电压线VDDL电连接。
在所述第一像素单元PX1的第一子像素SP1中，所述第一过孔VH1在所述衬底基板100上的正投影与所述第一连接线GL13在所述衬底基板100上的正投影在第二方向Y上间隔布置，且在第一方向X上至少部分重叠。如图11B所示，所述第一过孔VH1 在所述衬底基板100上的正投影与所述第一连接线GL13在所述衬底基板100上的正投影在第一方向X上存在重叠部分。
在所述第二像素单元PX2的第二子像素SP2中，所述第一过孔VH1在所述衬底基板100上的正投影与所述第二连接线GL14在所述衬底基板100上的正投影在第二方向Y上间隔布置，且在第一方向X上至少部分重叠。与图11B类似，所述第一过孔VH1在所述衬底基板100上的正投影与所述第二连接线GL14在所述衬底基板100上的正投影在第一方向X上存在重叠部分。
第二过孔VH2暴露第一导电部101的至少一部分。第一电压线VDDL具有第二突出部，所述第一电压线VDDL的第二突出部、第二过孔VH2和第一导电部101在衬底基板100上的正投影彼此至少部分重叠。这样，第一电压线VDDL通过第二过孔VH2与第一导电部101的一端电连接。
多个第三过孔VH3分别暴露第一导电部101的至少一部分。多个第一导电连接部401的一端分别通过多个第三过孔VH3与第一导电部101电连接。多个第四过孔VH4分别暴露多个子像素的第三晶体管T3的第三源极区203c的至少一部分。多个第一导电连接部401的另一端分别通过多个第四过孔VH4与多个子像素的第三晶体管T3的第一电极(例如源极)电连接。通过这样的方式，可以将第一电压信号VDD提供给至少另一些子像素的第三晶体管T3的第一电极(例如源极)。
在本公开的实施例中，在一个像素单元组中，第一像素单元PX1的第四子像素SP4、第三子像素SP3和第二子像素SP2的像素驱动电路所在的区域中需要设置第一导电连接部401，这样，第一像素单元PX1的第四子像素SP4、第三子像素SP3和第二子像素SP2的像素驱动电路所在的区域中，第一子栅线GL11与第二子栅线GL12之间的空间有限；同样地，第二像素单元PX2的第一子像素SP1、第四子像素SP4和第三子像素SP3的像素驱动电路所在的区域中需要设置第一导电连接部401，这样，第二像素单元PX2的第一子像素SP1、第四子像素SP4和第三子像素SP3的像素驱动电路所在的区域中，第一子栅线GL11与第二子栅线GL12之间的空间有限。在本公开的实施例中，在一个像素单元组中，第一像素单元PX1的第一子像素SP1的像素驱动电路所在的区域中不需要设置第一导电连接部401，第二像素单元PX2的第二子像素SP2的像素驱动电路所在的区域中不需要设置第一导电连接部401，这样，第一像素单元PX1的第一子像素SP1和第二像素单元PX2的第二子像素SP2的像素驱动电路所在的区域中，第一子栅线GL11与第二子栅线GL12之间的空间较大，有利于分别布置第一连接线GL13 和第二连接线GL14。
多个第五过孔VH5分别暴露多个子像素的第一晶体管T1的第一源极区203a的至少一部分。数据信号线DL、第五过孔VH5和第一源极区203a在衬底基板100上的正投影彼此至少部分重叠。这样，各个子像素的数据信号线DL分别通过第五过孔VH5与各自的第一晶体管T1的第一电极(例如源极)电连接。通过这样的方式，可以将数据信号提供给各个子像素的第一晶体管T1的第一电极(例如源极)。
具体地，在第一像素单元PX1中，所述第二过孔VH2和所述第五过孔VH5中的每一个在所述衬底基板上的正投影与所述第一连接线GL13在所述衬底基板100上的正投影间隔布置，所述第一连接线GL13在所述衬底基板100上的正投影在第一方向X上位于所述第二过孔VH2在所述衬底基板100上的正投影与所述第五过孔VH5在所述衬底基板100上的正投影之间。
在第二像素单元PX2中，所述第二过孔VH2和所述第五过孔VH5中的每一个在所述衬底基板100上的正投影与所述第二连接线GL14在所述衬底基板100上的正投影间隔布置，所述第二连接线GL14在所述衬底基板100上的正投影在第一方向X上位于所述第二过孔VH2在所述衬底基板100上的正投影与所述第五过孔VH5在所述衬底基板100上的正投影之间。
在第一像素单元PX1的第一子像素SP1中，所述第二过孔VH2在所述衬底基板100上的正投影和所述第五过孔VH5在所述衬底基板100上的正投影在第一方向X上间隔第一间隔距离WD1。在第一像素单元PX1的第二子像素SP2、第三子像素SP3和第四子像素SP4中的每一个中，所述第三过孔VH3在所述衬底基板100上的正投影和所述第五过孔VH5在所述衬底基板100上的正投影在第一方向X上间隔第二间隔距离WD2。所述第一间隔距离WD1大于第二间隔距离WD2。
在第二像素单元PX2的第二子像素SP2中，所述第二过孔VH2在所述衬底基板100上的正投影和所述第五过孔VH5在所述衬底基板100上的正投影在第一方向X上间隔第三间隔距离WD3。在第二像素单元PX2的第一子像素SP1、第三子像素SP3和第四子像素SP4中的每一个中，所述第三过孔VH3在所述衬底基板100上的正投影和所述第五过孔VH5在所述衬底基板100上的正投影在第一方向X上间隔第四间隔距离WD4。所述第三间隔距离WD3大于第四间隔距离WD4。
在本公开的实施例中，在第一像素单元PX1的第一子像素SP1以及第二像素单元PX2的第二子像素SP2中，所述第二过孔VH2和所述第五过孔VH5在第一方向X上的 间隔距离较大，有利于提供足够大的空间分别布置第一连接线GL13和第二连接线GL14。
第六过孔VH6暴露第三晶体管T3的第三栅极G3的至少一部分以及暴露第一晶体管T1的第一漏极区205a的至少一部分。第四导电连接部404的一部分、第六过孔VH6的一部分和第三栅极G3的一部分在衬底基板100上的正投影彼此至少部分重叠。第四导电连接部404的另一部分、第六过孔VH6的另一部分和第一晶体管T1的第一漏极区205a的一部分在衬底基板100上的正投影彼此至少部分重叠。这样，第三晶体管T3的第三栅极G3可以通过第六过孔VH6与第一晶体管T1的第二电极(例如漏极)电连接。
第二导电连接部402自感测信号线SL在第一方向X上朝向相反的两侧延伸，即，第二导电连接部402和感测信号线SL形成为连续延伸的整体结构。第二导电部102沿第一方向X延伸。第三导电连接部403和第二导电连接部402在第一方向X上间隔布置。第三导电连接部402通过第七过孔VH7与第二导电部102电连接，第二导电部102通过第八过孔VH8与第二导电连接部402电连接。第七过孔VH7还暴露第二晶体管T2的第二源极区203b的至少一部分。通过这样的方式，可以将感测信号线SL与一个像素单元的各个子像素的第二晶体管T2的第一电极(例如源极)电连接。这样，可以将感测信号提供给一个像素单元的各个子像素的第二晶体管T2的第一电极(例如源极)。
第九过孔VH9暴露第二晶体管T2的第二漏极区205b的至少一部分，第十过孔VH10暴露第三晶体管T3的第三漏极区205c的至少一部分。第三电容部405在衬底基板100上的正投影与第九过孔VH9和第十过孔VH10中的每一个在衬底基板100上的正投影至少部分重叠。这样，第三电容部405、第二晶体管T2的第二电极(例如漏极)和第三晶体管T3的第二电极(例如漏极)，即形成节点SN处的连接。
多个第十一过孔VH11分别暴露同一个第一辅助走线AL1的一部分。第一电压线VDDL通过所述多个第十一过孔VH11与下方的第一辅助走线AL1电连接。通过这样的并联走线方式，可以降低用于传输第一电压信号的信号线上的IRdrop(即电阻导致的电压下降)。
多个第十二过孔VH12分别暴露同一个第二辅助走线AL2的一部分。感测信号线SL通过所述多个第十二过孔VH12与下方的第二辅助走线AL2电连接。通过这样的并联走线方式，可以降低用于传输感测信号的信号线上的IRdrop(即电阻导致的电压下降)。
多个第十三过孔VH13分别暴露同一个第三辅助走线AL3的一部分。辅助阴极线AVL通过所述多个第十三过孔VH13与下方的第三辅助走线AL3电连接。通过这样的并联走线方式，可以降低用于传输第二电压信号的信号线上的IRdrop(即电阻导致的电压下降)。
进一步地，结合参照图5至图15B，所述第一连接线GL13与给所述第一像素单元PX1的第一子像素SP1的像素驱动电路提供数据信号的数据信号线DL间隔设置，所述第一连接线GL13与给所述第一像素单元PX1的第一子像素SP1的像素驱动电路提供第一电压信号的第一电压线VDDL间隔设置。所述第一连接线GL13在第一方向X上位于给所述第一像素单元PX1的第一子像素SP1的像素驱动电路提供数据信号的数据信号线DL与给所述第一像素单元PX1的第一子像素SP1的像素驱动电路提供第一电压信号的第一电压线VDDL之间。
所述第二连接线GL14与给所述第二像素单元PX2的第二子像素SP2的像素驱动电路提供数据信号的数据信号线DL间隔设置，所述第二连接线GL14与给所述第二像素单元PX2的第二子像素SP2的像素驱动电路提供第一电压信号的第一电压线VDDL间隔设置。所述第二连接线GL14在第一方向X上位于给所述第二像素单元PX2的第二子像素SP2的像素驱动电路提供数据信号的数据信号线DL与给所述第二像素单元PX2的第二子像素SP2的像素驱动电路提供第一电压信号的第一电压线VDDL之间。
所述第一导电部101在所述衬底基板100上的正投影与所述第一子栅线GL11在所述衬底基板100上的正投影在第二方向Y上间隔设置。所述第一导电部101在所述衬底基板100上的正投影与所述第二子栅线GL12在所述衬底基板100上的正投影在第二方向Y上间隔设置。
图17是图2中的部分I的局部放大图。结合参照图2和图17，所述第一导电部101包括远离所述第三过孔VH3的第一侧面1011，所述第一导电部的第一侧面1011在所述衬底基板100上的正投影与所述第一子栅线GL11在所述衬底基板100上的正投影在第二方向Y上间隔第一距离HD1，所述第一导电部的第一侧面1011在所述衬底基板100上的正投影与所述第二子栅线GL12在所述衬底基板100上的正投影在第二方向Y上间隔第二距离HD2，所述第二距离HD2小于所述第一距离HD1。
在本公开的实施例中，第一导电部101沿第一方向X延伸，用于将第一电压信号传输给除直接连接第一电压线VDDL的其他几个子像素的第三晶体管T3，即第一导电部101用于传输第一电压信号VDD。第一子栅线GL11和第二子栅线GL12也均沿第一 方向X延伸。第一子栅线GL11和第二子栅线GL12中的每一个与第一导电部101均不重叠，可以避免第一导电部101上传输的第一电压信号VDD给第一子栅线GL11和第二子栅线GL12上传输的第一扫描信号造成影响，从而有利于保持第一晶体管T1的性能稳定。另外，第二子栅线GL12位于第二导电膜层30中，第二子栅线GL12在第二方向Y上布置的主要是位于第三导电膜层40中的部件，即，在第二子栅线GL12附近的位置没有布置位于第二导电膜层30中的部件，所以，在第二子栅线GL12附近的位置，可以将位于不同导电膜层中的导电走线之间的间距设计得较小，从而可以充分利用像素驱动电路的空间。
在本公开的实施例中，所述第二栅线GL2在所述衬底基板100上的正投影分别在第一位置PP1、第二位置PP2、第三位置PP3和第四位置PP4与所述第一电压线VDDL在所述衬底基板100上的正投影、所述数据信号线DL在所述衬底基板100上的正投影、所述感测信号线SL在所述衬底基板100上的正投影和所述辅助阴极线AVL在所述衬底基板100上的正投影部分重叠。
一个第二栅线GL2包括至少一个环形结构，所述至少一个环形结构位于第一位置PP1、第二位置PP2、第三位置PP3和第四位置PP4中的至少一个处。例如，一个第二栅线GL2包括多个环形结构，所述多个环形结构分别位于所述第一位置PP1和所述第四位置PP4。
例如，所述第三导电连接部403、所述第二导电部102和所述第二导电连接部402中的每一个在所述衬底基板100上的正投影与所述第二栅线GL2的环形结构在所述衬底基板100上的正投影间隔布置。即，所述第三导电连接部403、所述第二导电部102和所述第二导电连接部402中的每一个在所述衬底基板100上的正投影与所述第二栅线GL2的环形结构在所述衬底基板100上的正投影不重叠。
在本公开的实施例中，在第二位置PP2和第三位置PP3，由于设置有所述第三导电连接部403、所述第二导电部102和所述第二导电连接部402中的至少一个，所以，没有足够的空间布置第二栅线GL2的环形结构。通过在所述第一位置PP1和所述第四位置PP4布置第二栅线GL2的多个环形结构，有利于在充分利用像素驱动电路的空间的情况下尽最大限度地提升产品良率。
结合参照图1、图13至图15B，对于至少一个像素单元组而言，多个子像素的像素驱动电路沿第一方向X并排布置，即布置成一行；多个子像素的发光元件的阳极沿第二方向Y布置成两行。也就是说，在本公开的实施例中，一个像素单元组的多个子 像素(例如8个子像素)的像素驱动电路布置成一行，即布置成1*8的阵列；该像素单元组的多个子像素(例如8个子像素)的阳极701布置成两行，即布置成2*4的阵列。
结合参照图1和图15B，对于同一子像素而言，该子像素的像素驱动电路在所述衬底基板上的正投影与该子像素的发光元件的阳极701在所述衬底基板上的正投影具有如下关系：该子像素的像素驱动电路在所述衬底基板上的正投影在第二方向Y上超出该子像素的发光元件的阳极701在所述衬底基板上的正投影；和/或，该子像素的发光元件的阳极701在所述衬底基板上的正投影在第一方向X上超出该子像素的像素驱动电路在所述衬底基板上的正投影。
需要说明的是，各个子像素的阳极701可以通过阳极连接孔VH20与下方的像素驱动电路电连接。
可选地，本公开的实施例还提供一种显示装置，该显示装置可以包括上述显示基板。所述显示装置可以包括但不限于：电子纸、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。应该理解，该显示装置具有与前述实施例提供的显示基板相同的有益效果。
虽然本公开总体构思的一些实施例已被图示和说明，本领域普通技术人员将理解，在不背离本总体发明构思的原则和精神的情况下，可对这些实施例做出改变，本公开的范围以权利要求和它们的等同物限定。

Claims (28)

  1. 一种显示基板，其特征在于，所述显示基板包括：
    衬底基板；
    设置于所述衬底基板的多个像素单元，所述多个像素单元沿第一方向和第二方向阵列排布，每一个像素单元包括多个子像素，每一个子像素包括发光元件和用于驱动所述发光元件的像素驱动电路，所述像素驱动电路包括第一晶体管；以及
    设置于所述衬底基板的多个栅线，所述多个栅线包括多个第一栅线，所述多个第一栅线用于分别给多行子像素的像素驱动电路的第一晶体管的栅极提供扫描信号；
    其中，至少一个第一栅线包括第一子栅线、第二子栅线和多个连接线，所述第一子栅线和所述第二子栅线均沿第一方向延伸，所述多个连接线均沿第二方向延伸，所述第一子栅线和所述第二子栅线沿第二方向间隔布置，所述多个连接线沿第一方向间隔布置，所述连接线连接所述第一子栅线与所述第二子栅线。
  2. 根据权利要求1所述的显示基板，其中，一行像素单元包括多个像素单元组，每一个像素单元组包括在第一方向上相邻的第一像素单元和第二像素单元；以及
    所述多个连接线包括第一连接线和第二连接线，所述第一连接线位于像素单元组中的第一像素单元所在的区域中，所述第二连接线位于同一个像素单元组中的第二像素单元所在的区域中。
  3. 根据权利要求2所述的显示基板，其中，所述第一像素单元和第二像素单元中的每一个均包括第一子像素和第二子像素；以及
    所述第一连接线位于所述第一像素单元的第一子像素的像素驱动电路所在的区域中，所述第二连接线位于所述第二像素单元的第二子像素的像素驱动电路所在的区域中。
  4. 根据权利要求3所述的显示基板，其中，所述显示基板还包括设置于所述衬底基板的数据信号线和第一电压线，所述数据信号线用于给所述像素驱动电路提供数据信号，所述第一电压线用于给所述像素驱动电路提供第一电压信号，所述数据信号线和所述第一电压线均沿第二方向延伸；
    所述第一连接线与给所述第一像素单元的第一子像素的像素驱动电路提供数据信号的数据信号线间隔设置，所述第一连接线与给所述第一像素单元的第一子像素的像素驱动电路提供第一电压信号的第一电压线间隔设置；以及
    所述第一连接线在第一方向上位于给所述第一像素单元的第一子像素的像素驱动电路提供数据信号的数据信号线与给所述第一像素单元的第一子像素的像素驱动电路提供第一电压信号的第一电压线之间。
  5. 根据权利要求4所述的显示基板，其中，所述第二连接线与给所述第二像素单元的第二子像素的像素驱动电路提供数据信号的数据信号线间隔设置，所述第二连接线与给所述第二像素单元的第二子像素的像素驱动电路提供第一电压信号的第一电压线间隔设置；以及
    所述第二连接线在第一方向上位于给所述第二像素单元的第二子像素的像素驱动电路提供数据信号的数据信号线与给所述第二像素单元的第二子像素的像素驱动电路提供第一电压信号的第一电压线之间。
  6. 根据权利要求1-5中任一项所述的显示基板，其中，所述像素驱动电路还包括第二晶体管；
    所述多个栅线包括多个第二栅线，所述多个第二栅线用于分别给多行子像素的像素驱动电路的第二晶体管的栅极提供扫描信号；以及
    至少一个第二栅线包括栅线主体部和栅线附加部，所述栅线附加部与所述栅线主体部连接，所述至少一个第二栅线包括由所述栅线主体部和所述栅线附加部包围形成的环形结构。
  7. 根据权利要求6所述的显示基板，其中，所述栅线附加部包括第一附加部、第二附加部和第三附加部，所述第一附加部和所述第二附加部分别自所述栅线主体部沿第二方向延伸，所述第三附加部沿第一方向延伸，所述第一附加部的一端连接栅线主体部，所述第一附加部的另一端连接所述第三附加部的一端，所述第三附加部的另一端连接所述第二附加部的一端，所述第二附加部的另一端连接所述栅线主体部。
  8. 根据权利要求5所述的显示基板，其中，所述显示基板包括：
    设置于所述衬底基板的第一导电膜层；
    设置于所述第一导电膜层远离衬底基板一侧的半导体膜层；
    设置于所述半导体膜层远离衬底基板一侧的第二导电膜层；以及
    设置于所述第二导电膜层远离衬底基板一侧的第三导电膜层，
    其中，所述第一子栅线、所述第二子栅线和所述多个连接线均位于所述第二导电膜层中。
  9. 根据权利要求8所述的显示基板，其中，所述第一晶体管包括位于所述半导体膜层中的第一有源层；
    所述第一子栅线在所述衬底基板上的正投影与所述第一有源层在所述衬底基板上的正投影部分重叠；以及
    所述第二子栅线在所述衬底基板上的正投影与所述第一有源层在所述衬底基板上的正投影间隔设置。
  10. 根据权利要求8或9所述的显示基板，其中，所述多个连接线在所述衬底基板上的正投影与所述半导体膜层在所述衬底基板上的正投影间隔设置。
  11. 根据权利要求8或9所述的显示基板，其中，所述像素驱动电路包括所述第一晶体管、第二晶体管和第三晶体管；
    所述像素驱动电路包括位于所述半导体膜层的第一有源层、第二有源层和第三有源层；以及
    所述第一子栅线与所述第一有源层重叠的部分构成所述第一晶体管的栅极，所述第二栅线与所述第二有源层重叠的部分构成所述第二晶体管的栅极。
  12. 根据权利要求11所述的显示基板，其中，所述显示基板还包括：
    位于所述第一导电膜层中的第一导电部、第二导电部和第一电容部；以及
    位于所述半导体膜层中的第二电容部，
    其中，所述第二电容部和所述第一有源层连接，所述第一有源层、所述第二有源层、所述第三有源层和所述第二电容部中的每一个在所述衬底基板上的正投影与所述第一电容部在所述衬底基板上的正投影至少部分重叠。
  13. 根据权利要求12所述的显示基板，其中，所述显示基板还包括：位于所述第三导电膜层中的第一电压线、数据信号线、感测信号线和辅助阴极线；以及
    所述第一电压线、所述数据信号线、所述感测信号线和所述辅助阴极线分别沿第二方向延伸，所述第一电压线、所述数据信号线、所述感测信号线和所述辅助阴极线中的任意两者沿第一方向间隔布置。
  14. 根据权利要求13所述的显示基板，其中，所述第一像素单元和第二像素单元中的每一个均还包括第三子像素和第四子像素；以及
    在至少一个像素单元组的各个像素单元中，所述第一子像素、所述第四子像素、所述第三子像素和所述第二子像素的像素驱动电路在第一方向上顺序排列。
  15. 根据权利要求14所述的显示基板，其中，在至少一个像素单元组中，第一像素单元的第一子像素的像素驱动电路的第三有源层通过第一过孔与所述第一电压线电连接；以及
    所述第一过孔在所述衬底基板上的正投影与所述第一连接线在所述衬底基板上的正投影在第二方向上间隔布置，且在第一方向上至少部分重叠。
  16. 根据权利要求15所述的显示基板，其中，在至少一个像素单元组中，第一像素单元的第二子像素、第三子像素和第四子像素中的每一个包括位于所述第三导电膜层中的第一导电连接部；
    所述第一电压线通过第二过孔与所述第一导电部电连接；
    所述第一像素单元的第二子像素、第三子像素和第四子像素中的每一个的第一导电连接部的一端通过第三过孔与所述第一导电部电连接；以及
    所述第一像素单元的第二子像素、第三子像素和第四子像素中的每一个的第一导电连接部的另一端通过第四过孔与各自的第三有源层电连接。
  17. 根据权利要求16所述的显示基板，其中，在至少一个像素单元组中，第二像素单元的第二子像素的像素驱动电路的第三有源层通过第一过孔与所述第一电压线电连接；以及
    所述第二像素单元的第二子像素的第一过孔在所述衬底基板上的正投影与所述第二连接线在所述衬底基板上的正投影在第二方向上间隔布置，且在第一方向上至少部分重叠。
  18. 根据权利要求17所述的显示基板，其中，在至少一个像素单元组中，第二像素单元的第一子像素、第三子像素和第四子像素中的每一个包括位于所述第三导电膜层中的第一导电连接部；
    所述第一电压线通过第二过孔与所述第一导电部电连接；
    所述第二像素单元的第一子像素、第三子像素和第四子像素中的每一个的第一导电连接部的一端通过第三过孔与所述第一导电部电连接；以及
    所述第二像素单元的第一子像素、第三子像素和第四子像素中的每一个的第一导电连接部的另一端通过第四过孔与各自的第三有源层电连接。
  19. 根据权利要求18所述的显示基板，其中，各个子像素的像素驱动电路的第一有源层通过第五过孔与各自的数据信号线电连接；
    在第一像素单元中，所述第二过孔和所述第五过孔中的每一个在所述衬底基板上的正投影与所述第一连接线在所述衬底基板上的正投影间隔布置，所述第一连接线在所述衬底基板上的正投影在第一方向上位于所述第二过孔在所述衬底基板上的正投影与所述第五过孔在所述衬底基板上的正投影之间；和/或，在第二像素单元中，所述第二过孔和所述第五过孔中的每一个在所述衬底基板上的正投影与所述第二连接线在所述衬底基板上的正投影间隔布置，所述第二连接线在所述衬底基板上的正投影在第一方向上位于所述第二过孔在所述衬底基板上的正投影与所述第五过孔在所述衬底基板上的正投影之间。
  20. 根据权利要求18或19所述的显示基板，其中，在第一像素单元的第一子像素中，所述第二过孔在所述衬底基板上的正投影和所述第五过孔在所述衬底基板上的正投影在第一方向上间隔第一间隔距离；在第一像素单元的第二子像素、第三子像素和第四子像素中的每一个中，所述第三过孔在所述衬底基板上的正投影和所述第五过孔在所述衬底基板上的正投影在第一方向上间隔第二间隔距离；所述第一间隔距离大于第二间隔距离；和/或，
    在第二像素单元的第二子像素中，所述第二过孔在所述衬底基板上的正投影和所述第五过孔在所述衬底基板上的正投影在第一方向上间隔第三间隔距离；在第二像素单元的第一子像素、第三子像素和第四子像素中的每一个中，所述第三过孔在所述衬底基板上的正投影和所述第五过孔在所述衬底基板上的正投影在第一方向上间隔第四间隔距离；所述第三间隔距离大于第四间隔距离。
  21. 根据权利要求12-19中任一项所述的显示基板，其中，所述第一导电部在所述衬底基板上的正投影与所述第一子栅线在所述衬底基板上的正投影在第二方向上间隔设置；以及
    所述第一导电部在所述衬底基板上的正投影与所述第二子栅线在所述衬底基板上的正投影在第二方向上间隔设置。
  22. 根据权利要求21所述的显示基板，其中，所述第一导电部包括远离所述第三过孔的第一侧面，所述第一导电部的第一侧面在所述衬底基板上的正投影与所述第一子栅线在所述衬底基板上的正投影在第二方向上间隔第一距离，所述第一导电部的第一侧面在所述衬底基板上的正投影与所述第二子栅线在所述衬底基板上的正投影在第二方向上间隔第二距离，所述第二距离小于所述第一距离。
  23. 根据权利要求7所述的显示基板，其中，所述第二栅线在所述衬底基板上的正投影分别在第一位置、第二位置、第三位置和第四位置与所述第一电压线在所述衬底基板上的正投影、所述数据信号线在所述衬底基板上的正投影、所述感测信号线在所述衬底基板上的正投影和所述辅助阴极线在所述衬底基板上的正投影部分重叠；以及
    一个第二栅线包括至少一个环形结构，所述至少一个环形结构位于所述第一位置、所述第二位置、所述第三位置和所述第四位置中的至少一个处。
  24. 根据权利要求23所述的显示基板，其中，一个第二栅线包括多个环形结构，所述多个环形结构分别位于所述第一位置和所述第四位置。
  25. 根据权利要求24所述的显示基板，其中，所述显示基板还包括位于所述第三导电膜层中的第二导电连接部和第三导电连接部，所述第二导电连接部与所述感测信号线连接；
    在一个像素单元中，第一子像素和第二子像素中的每一个的第二晶体管的第二有源区通过第三导电连接部、第二导电部和第二导电连接部与所述感测信号线电连接，第三子像素和第四子像素中的每一个的第二晶体管的第二有源区通过第二导电连接部与所述感测信号线电连接；以及
    所述第三导电连接部、所述第二导电部和所述第二导电连接部中的每一个在所述衬底基板上的正投影与所述第二栅线的环形结构在所述衬底基板上的正投影间隔布置。
  26. 根据权利要求1-5中任一项所述的显示基板，其中，所述显示基板还包括位于所述第三导电膜层远离所述衬底基板一侧的第一电极层，所述显示基板包括位于所述第一电极层中的多个阳极；以及
    对于至少一个像素单元组，多个子像素的像素驱动电路沿第一方向并排布置，多个子像素的发光元件的阳极沿第二方向布置成两行。
  27. 根据权利要求26所述的显示基板，其中，对于同一子像素而言，该子像素的像素驱动电路在所述衬底基板上的正投影与该子像素的发光元件的阳极在所述衬底基板上的正投影具有如下关系：
    该子像素的像素驱动电路在所述衬底基板上的正投影在第二方向上超出该子像素的发光元件的阳极在所述衬底基板上的正投影；和/或，
    该子像素的发光元件的阳极在所述衬底基板上的正投影在第一方向上超出该子像素的像素驱动电路在所述衬底基板上的正投影。
  28. 一种显示装置，其特征在于，所述显示装置包括根据权利要求1至27中任一项所述的显示基板。
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