KR20220125863A - 표시 장치 - Google Patents

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Abstract

본 발명은 화소들에 전기적 신호를 전달하는 배선의 저항이 감소된 표시 장치를 위하여, 기판 상에 배치된 복수의 화소들; 상기 기판 상에 배치되고, 평면 상에서 제1 방향으로 연장되어 상기 복수의 화소들 중 동일 행에 배치되는 화소들에 연결되는 제1 연장 부분, 및 각각 상기 제1 연장 부분에서 제2 방향으로 연장되는 복수의 제1 브랜치들을 포함하는 제1 스캔 라인; 상기 기판 상에 배치되고, 평면 상에서 상기 제1 방향으로 연장되고, 상기 제1 연장 부분과 상기 제2 방향으로 이격되는 제2 스캔 라인; 및 상기 복수의 제1 브랜치들과 상기 제2 스캔 라인을 연결하는 복수의 제1 콘택 플러그들을 포함하는 표시 장치를 제공한다.

Description

표시 장치{Display apparatus}
본 발명은 표시 장치에 관한 것이다.
표시 장치는 데이터를 시각적으로 표시하는 장치이다. 표시 장치는 휴대폰 등과 같은 소형 제품의 디스플레이로 사용되기도 하고, 텔레비전 등과 같은 대형 제품의 디스플레이로 사용되기도 한다.
이러한 표시 장치는 표시 영역과 비표시 영역으로 구획된 기판을 포함하며 표시 영역에는 게이트 라인과 데이터 라인이 상호 절연되어 형성된다. 표시 영역에 복수의 화소 영역이 정의되며, 복수의 화소 영역에 각각 배치되는 화소들은 외부로 이미지를 표시하기 위해 서로 교차하는 게이트 라인 및 데이터 라인으로부터 전기적 신호들을 받아 발광한다. 각 화소 영역(each pixel region or each of pixel regions(화소 영역들 각각))에는 박막 트랜지스터, 및 상기 박막 트랜지스터와 전기적으로 연결되는 화소 전극이 구비되며, 상기 화소 영역들에 공통으로 대향 전극이 구비된다. 비표시 영역에는 표시 영역 내의 화소들에 전기적 신호를 전달하는 다양한 배선들, 게이트 구동부, 및 데이터 구동부와 제어부가 연결될 수 있는 패드들 등이 구비될 수 있다.
근래 표시 장치는 그 용도가 다양해지고 있다. 또한, 표시 장치의 두께가 얇아지고 무게가 가벼워 그 사용의 범위가 광범위해지고 있는 추세이다. 최근 표시 장치는 그 용도가 다양해지면서 표시 장치의 품질을 향상시키는 설계가 다양하게 시도되고 있다.
본 발명이 해결하고자 하는 과제는 화소들에 전기적 신호를 전달하는 배선의 저항이 감소된 표시 장치를 제공하는 것이다.
본 발명이 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 본 발명의 기재로부터 당해 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 관점에 따르면, 기판 상에 배치된 복수의 화소들; 상기 기판 상에 배치되고, 평면 상에서 제1 방향으로 연장되어 상기 복수의 화소들 중 동일 행에 배치되는 화소들에 연결되는 제1 연장 부분, 및 각각 상기 제1 연장 부분에서 제2 방향으로 연장되는 복수의 제1 브랜치들을 포함하는 제1 스캔 라인; 상기 기판 상에 배치되고, 평면 상에서 상기 제1 방향으로 연장되고, 상기 제1 연장 부분과 상기 제2 방향으로 이격되는 제2 스캔 라인; 및 상기 복수의 제1 브랜치들과 상기 제2 스캔 라인을 연결하는 복수의 제1 콘택 플러그들을 포함하는 표시 장치가 제공된다.
일 예에 따르면, 복수의 제1 콘택 플러그들 중 상기 제1 방향으로 서로 인접한 제1 콘택 플러그들 사이에 배치된 상기 복수의 화소들 중 동일 행에 배치되는 화소들의 개수는 k일 수 있다. (여기서, k는 자연수이다.)
일 예에 따르면, 상기 표시 장치는 상기 기판 상에 배치되고, 평면 상에서 상기 제1 방향으로 연장되어 상기 복수의 화소들 중 동일 행에 배치되는 화소들에 연결되는 제1 초기화 게이트 라인; 상기 기판 상에 배치되고, 평면 상에서 상기 제1 방향으로 연장되고, 상기 제1 초기화 게이트 라인과 상기 제2 방향으로 이격되는 복수의 제1 부분들, 및 상기 제1 초기화 게이트 라인과 적어도 일부 중첩하는 복수의 제2 부분들을 갖는 제2 초기화 게이트 라인; 및 상기 제1 초기화 게이트 라인과 상기 제2 초기화 게이트 라인을 연결하는 복수의 제2 콘택 플러그들을 더 포함할 수 있다.
일 예에 따르면, 상기 제2 초기화 게이트 라인의 상기 복수의 제1 부분들과 상기 복수의 제2 부분들은 상기 제1 방향을 따라 서로 교대로 배치될 수 있다.
일 예에 따르면, 상기 제2 초기화 게이트 라인은 각각 상기 복수의 제1 부분들에서 상기 제2 방향으로 연장되는 복수의 제2 브랜치들을 포함하고, 상기 복수의 제2 콘택 플러그들은 각각 상기 제1 초기화 게이트 라인과 상기 복수의 제2 브랜치들을 연결할 수 있다.
일 예에 따르면, 복수의 제2 콘택 플러그들 중 상기 제1 방향으로 서로 인접한 제2 콘택 플러그들 사이에 배치된 상기 복수의 화소들 중 동일 행에 배치되는 화소들의 개수는 k일 수 있다.
일 예에 따르면, 상기 제1 초기화 게이트 라인은 평면 상에서 상기 제1 방향으로 연장되는 제2 연장 부분, 및 복수의 제3 브랜치들을 포함하고, 상기 복수의 제3 브랜치들 각각은 상기 제2 연장 부분에서 상기 제2 방향으로 연장된 제1 부분, 상기 제1 부분에서 상기 제1 방향으로 연장된 제2 부분, 및 상기 제2 부분에서 상기 제2 방향으로 연장된 제3 부분을 포함할 수 있다.
일 예에 따르면, 상기 복수의 화소들 각각은, 발광 소자; 게이트-소스 전압에 따라 상기 발광 소자로 흐르는 전류를 제어하는 구동 TFT; 스캔 신호에 응답하여 상기 구동 TFT의 드레인과 게이트를 서로 접속하는 보상 TFT; 및 상기 구동 TFT의 게이트와 상기 보상 TFT의 드레인을 연결하는 노드 연결 패턴을 포함하고, 상기 표시 장치는, 상기 기판 상에 배치되고, 평면 상에서 상기 제2 방향으로 연장되어 상기 복수의 화소들 중 동일 열에 배치되는 화소들에 연결되는 데이터 라인을 더 포함하고, 상기 제1 초기화 게이트 라인의 상기 제3 부분은 평면 상에서 상기 데이터 라인과 상기 노드 연결 패턴 사이에 위치할 수 있다.
일 예에 따르면, 상기 제1 방향으로 서로 이격하고, 상기 제2 초기화 게이트 라인의 상기 복수의 제1 부분들 중 하나와 적어도 일부 중첩하는 복수의 게이트 패턴들을 더 포함할 수 있다.
일 예에 따르면, 상기 제2 초기화 게이트 라인의 상기 복수의 제1 부분들 중 하나와 적어도 일부 중첩하는 상기 복수의 게이트 패턴들의 개수는 3일 수 있다.
일 예에 따르면, 상기 표시 장치는 상기 기판 상에 배치되고, 상기 제1 스캔 라인, 상기 제1 초기화 게이트 라인, 및 상기 복수의 게이트 패턴들을 포함하는 제1 도전층; 및 상기 제1 도전층 상에 배치되고, 상기 제2 스캔 라인 및 상기 제2 초기화 게이트 라인을 포함하는 제2 도전층을 더 포함할 수 있다.
일 예에 따르면, 상기 제2 스캔 라인은 상기 제1 스캔 라인 상에 배치되고, 상기 복수의 제1 브랜치들과 적어도 일부 중첩할 수 있다.
일 예에 따르면, 상기 제2 스캔 라인과 상기 복수의 제1 콘택 플러그들은 일체(一體)일 수 있다.
일 예에 따르면, 상기 표시 장치는 상기 기판과 상기 제1 스캔 라인 사이에 개재되고, 상기 복수의 화소들에 각각 포함되는 복수의 활성 영역들, 및 상기 복수의 활성 영역들과 연결되는 전압선을 포함하는 반도체층을 더 포함할 수 있다.
본 발명의 다른 관점에 따르면, 기판 상에 배치된 복수의 화소들; 상기 기판 상에 배치되고, 평면 상에서 제1 방향으로 연장되어 상기 복수의 화소들 중 동일 행에 배치되는 화소들에 연결되는 제1 게이트 라인; 상기 기판 상에 배치되고, 평면 상에서 상기 제1 방향으로 연장되고, 상기 제1 게이트 라인과 제2 방향으로 이격되는 복수의 제1 부분들, 및 상기 제1 게이트 라인과 적어도 일부 중첩하는 복수의 제2 부분들을 갖는 제2 게이트 라인; 및 상기 제1 게이트 라인과 상기 제2 게이트 라인을 연결하는 복수의 콘택 플러그들을 포함하는 표시 장치가 제공된다.
일 예에 따르면, 상기 제2 게이트 라인의 상기 복수의 제1 부분들과 상기 복수의 제2 부분들은 상기 제1 방향을 따라 서로 교대로 배치될 수 있다.
일 예에 따르면, 상기 제2 게이트 라인은 각각 상기 복수의 제1 부분들에서 상기 제2 방향으로 연장되는 복수의 제1 브랜치들을 포함하고, 상기 복수의 콘택 플러그들은 각각 상기 제1 게이트 라인과 상기 복수의 제1 브랜치들을 연결할 수 있다.
일 예에 따르면, 복수의 콘택 플러그들 중 상기 제1 방향으로 서로 인접한 콘택 플러그들 사이에 배치된 상기 복수의 화소들 중 동일 행에 배치되는 화소들의 개수는 k일 수 있다.
일 예에 따르면, 상기 제1 게이트 라인은 평면 상에서 상기 제1 방향으로 연장되는 연장 부분, 및 복수의 제2 브랜치들을 포함하고, 상기 복수의 제2 브랜치들 각각은 상기 연장 부분에서 상기 제2 방향으로 연장된 제1 부분, 상기 제1 부분에서 상기 제1 방향으로 연장된 제2 부분, 및 상기 제2 부분에서 상기 제2 방향으로 연장된 제3 부분을 포함할 수 있다.
일 예에 따르면, 상기 표시 장치는 상기 제1 방향으로 서로 이격하고, 상기 제2 게이트 라인의 상기 복수의 제1 부분들 중 하나와 적어도 일부 중첩하는 복수의 게이트 패턴들을 더 포함할 수 있다.
전술한 것 외의 다른 측면, 특징, 이점은 이하의 발명을 실시하기 위한 구체적인 내용, 청구범위 및 도면으로부터 명확해질 것이다.
이러한 일반적이고 구체적인 측면이 시스템, 방법, 컴퓨터 프로그램, 또는 어떠한 시스템, 방법, 컴퓨터 프로그램의 조합을 사용하여 실시될 수 있다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 화소들에 전기적 신호를 전달하는 배선의 저항이 감소된 표시 장치를 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 블록도이다.
도 2는 일 실시예에 따른 스캔 라인을 개략적으로 도시한다.
도 3은 일 실시예에 따른 초기화 게이트 라인을 개략적으로 도시한다.
도 4는 일 실시예에 따른 화소의 등가 회로도를 도시한다.
도 5는 일 실시예에 따른 화소 회로의 개략적인 평면도이다.
도 6는 도 5의 반도체층을 개략적으로 도시한 평면도이다.
도 7은 도 5의 도전층들을 개략적으로 도시한 평면도이다.
도 8은 도 5의 화소 회로를 I-I' 및 II-II'을 따라 절취한 예시적인 단면도이다.
도 9는 도 5의 화소 회로를 I-I' 및 III-III'을 따라 절취한 예시적인 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예들에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예들에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예들에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예들에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
본 명세서에서 "A 및/또는 B"은 A이거나, B이거나, A와 B인 경우를 나타낸다. 그리고, "A 및 B 중 적어도 하나"는 A이거나, B이거나, A와 B인 경우를 나타낸다.
이하의 실시예에서, 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우, 또는/및 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 막, 영역, 구성 요소 등이 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 전기적으로 연결된 경우, 및/또는 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우를 나타낸다.
x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 블록도이다. 표시 장치는 전류에 의해 밝기가 달라지는 발광 소자, 예컨대, 유기 발광 다이오드(Organic Light Emitting Diode)를 포함하는 유기 발광 표시 장치(Organic Light Emitting Display)일 수 있다. 표시 장치가 유기 발광 표시 장치인 경우를 중심으로 이하 서술하고자 한다.
도 1을 참조하면, 유기 발광 표시 장치(100)는 표시부(110), 게이트 구동부(120), 데이터 구동부(130), 타이밍 제어부(140), 및 전압 생성부(150)를 포함한다.
표시부(110)는 제i 행 제j 열에 위치하는 화소(PXij)와 같은 화소들(PX)을 포함한다. 용이한 이해를 위해 도 1에는 하나의 화소(PXij)만 도시되었지만, m x n개의 화소들(PX)이 예컨대 매트릭스 형태로 배열될 수 있다. 여기서 i는 1 이상 m 이하의 자연수이고, j는 1 이상 n 이하의 자연수이다.
도 1에서는 오로지 예시적인 목적으로 7개의 트랜지스터와 1개의 커패시터를 포함하는 화소(PX)를 중심으로 설명한다. 그러나, 본 발명은 이러한 특정 화소 회로를 채용한 화소(PX)에만 적용되는 것이 아니라, 다른 화소 회로, 예컨대, 2개의 트랜지스터와 1개의 커패시터를 포함하는 화소 회로를 채용한 화소(PX) 등에도 동일하게 적용될 수 있다.
화소들(PX)은 스캔 라인들(GWL_1 내지 GWL_m), 초기화 게이트 라인들(GIL_1 내지 GIL_m+1), 발광 제어 라인들(EML_1 내지 EML_m), 및 데이터 라인들(DL_1 내지 DL_n)에 연결된다. 화소들(PX)은 전원선(PL), 및 전압선(VL)에 연결된다. 예컨대, 도 1에 도시된 바와 같이, 제i 행 제j 열에 위치하는 화소(PXij)는 스캔 라인(GWL_i), 초기화 게이트 라인(GIL_i), 발광 제어 라인(EML_i), 데이터 라인(DL_j), 전원선(PL), 전압선(VL), 및 초기화 게이트 라인(GIL_i+1)에 연결될 수 있다. 초기화 게이트 라인(GIL_i+1)는 화소(PXij)에 대하여 이후 초기화 게이트 라인으로 지칭될 수 있다.
다른 예에 따르면, 화소(PXij)는 스캔 라인(GWL_i), 초기화 게이트 라인(GIL_i), 발광 제어 라인(EML_i), 데이터 라인(DL_j), 전원선(PL), 전압선(VL), 및 초기화 게이트 라인(GIL_i+1) 중 일부의 선들에 연결될 수 있다. 예를 들면, 화소(PXij)는 스캔 라인(GWL_i), 데이터 라인(DL_j), 및 전원선(PL_j)에 연결될 수 있다.
스캔 라인들(GWL_1 내지 GWL_m), 초기화 게이트 라인들(GIL_1 내지 GIL_m+1), 및 발광 제어 라인들(EML_1 내지 EML_m)은 제1 방향(또는, 행 방향)(DR1)으로 연장되어 동일 행에 위치한 화소들(PX)에 연결될 수 있다. 데이터 라인들(DL_1 내지 DL_n)은 제2 방향(또는, 열 방향)(DR2)으로 연장되어 동일 열에 위치한 화소들(PX)에 연결될 수 있다.
한편, 도 1에서는 스캔 라인들(GWL_1 내지 GWL_m) 각각을 하나의 배선으로 도시하고 있으나, 후술할 도 2에 도시된 바와 같이 스캔 라인들(GWL_1 내지 GWL_m) 각각은 이중 배선일 수 있다. 즉, 스캔 라인들(GWL_1 내지 GWL_m) 각각은 제1 스캔 라인 및 제2 스캔 라인을 포함할 수 있다. 또는, 도 1에서는 초기화 게이트 라인들(GIL_1 내지 GIL_m+1) 각각을 하나의 배선으로 도시하고 있으나, 후술할 도 3에 도시된 바와 같이 초기화 게이트 라인들(GIL_1 내지 GIL_m+1) 각각은 이중 배선일 수 있다. 즉, 초기화 게이트 라인들(GIL_1 내지 GIL_m+1) 각각은 제1 초기화 게이트 라인 및 제2 초기화 게이트 라인을 포함할 수 있다.
전원선(PL)은 제2 방향(DR2)으로 연장되어 동일 열에 위치한 화소들(PX)에 연결될 수 있다. 도 1에서는 전원선(PL)이 제2 방향(DR2)으로 연장되는 것으로 도시하고 있으나, 다른 실시예로서, 전원선(PL)은 제1 방향(DR1)으로 연장될 수 있다. 또 다른 실시예로서, 전원선(PL)은 후술할 도 5에 도시된 바와 같이 제1 방향(DR1)으로 연장되는 복수의 가로 전원선들, 및 제2 방향(DR2)으로 연장되는 복수의 세로 전원선들을 포함할 수 있다.
전압선(VL)은 제1 방향(DR1)으로 연장되어 동일 행에 위치한 화소들(PX)에 연결될 수 있다. 도 1에서는 전압선(VL)이 제1 방향(DR1)으로 연장되는 것으로 도시하고 있으나, 다른 실시예로서, 전압선(VL)은 제2 방향(DR2)으로 연장될 수 있다. 또 다른 실시예로서, 전압선(VL)은 후술할 도 5에 도시된 바와 같이 제1 방향(DR1)으로 연장되는 복수의 가로 전압선들, 및 제2 방향(DR2)으로 연장되는 복수의 세로 전압선들을 포함할 수 있다.
스캔 라인들(GWL_1 내지 GWL_m) 각각은 게이트 구동부(120)로부터 출력되는 스캔 신호들(GW_1 내지 GW_m)을 동일 행의 화소들(PX)에게 전달하고, 초기화 게이트 라인들(GIL_1 내지 GIL_m) 각각은 게이트 구동부(120)로부터 출력되는 제1 초기화 신호들(GI_1 내지 GI_m)을 동일 행의 화소들(PX)에게 전달하고, 초기화 게이트 라인들(GIL_2 내지 GIL_m+1) 각각은 게이트 구동부(120)로부터 출력되는 제2 초기화 신호들(GB_1 내지 GB_m)을 동일 행의 화소들(PX)에게 전달한다. 제1 초기화 신호(GI_i)와 제2 초기화 신호(GB_i-1)는 초기화 게이트 라인(GIL_i)를 통해 전달되는 동일한 신호일 수 있다.
발광 제어 라인들(EML_1 내지 EML_m) 각각은 게이트 구동부(120)로부터 출력되는 발광 제어 신호들(EM_1 내지 EM_m)을 동일 행의 화소들(PX)에게 전달한다. 데이터 라인들(DL_1 내지 DL_n) 각각은 데이터 구동부(130)로부터 출력되는 데이터 전압(Dm_1 내지 Dm_n)을 동일 열의 화소들(PX)에게 전달한다. 제i 행 제j 열에 위치하는 화소(PXij)는 스캔 신호(GW_i), 제1 초기화 신호(GI_i), 제2 초기화 신호(GB_i), 데이터 전압(Dm_j), 및 발광 제어 신호(EM_i)를 수신한다.
전원선(PL)은 전압 생성부(150)로부터 출력되는 제1 구동 전압(ELVDD)을 동일 열의 화소들(PX)에게 전달한다. 다른 예에 따르면, 제1 구동 전압(ELVDD)은 제1 방향(DR1)으로 연장되는 전원선을 통해 동일 행의 화소들(PX)에게 전달될 수 있다.
전압선(VL)은 전압 생성부(150)로부터 출력되는 초기화 전압(VINT)을 동일 행의 화소들(PX)에게 전달한다. 다른 예에 따르면, 초기화 전압(VINT)은 제2 방향(DR2)으로 연장되는 전압선을 통해 동일 열의 화소들(PX)에게 전달될 수 있다.
화소(PXij)는 발광 소자 및 데이터 전압(Dm_j)에 기초하여 발광 소자로 흐르는 전류의 크기를 제어하는 구동 TFT(Thin Film Transistor)를 포함한다. 데이터 전압(Dm_j)은 데이터 구동부(130)에서 출력되며 데이터 라인(DL_j)을 통해 화소(PXij)에서 수신된다. 발광 소자는 예컨대 유기 발광 다이오드일 수 있다. 발광 소자가 구동 TFT로부터 수신되는 전류의 크기에 대응하는 밝기로 발광함으로써, 화소(PXij)는 데이터 전압(Dm_j)에 대응하는 계조를 표현할 수 있다. 화소(PX)는 풀 컬러를 표시할 수 있는 단위 화소의 일부, 예컨대, 부화소에 대응될 수 있다. 화소(PXij)는 적어도 하나의 스위칭 TFT 및 적어도 하나의 커패시터를 더 포함할 수 있다. 화소(PXij)에 대하여 아래에서 더욱 자세히 설명한다.
전압 생성부(150)는 화소(PXij)의 구동에 필요한 전압들을 생성할 수 있다. 예컨대, 전압 생성부(150)는 제1 구동 전압(ELVDD), 제2 구동 전압(ELVSS), 및 초기화 전압(VINT)을 생성할 수 있다. 제1 구동 전압(ELVDD)의 레벨은 제2 구동 전압(ELVSS)의 레벨보다 높을 수 있다. 초기화 전압(VINT)의 레벨은 제2 구동 전압(ELVSS)의 레벨보다 높을 수 있다. 초기화 전압(VINT)과 제2 구동 전압(ELVSS)의 차이는 화소(PX)의 발광 소자가 발광하는데 필요한 문턱 전압보다 작을 수 있다.
도 1에 도시되지 않았지만, 전압 생성부(150)는 화소(PXij)의 스위칭 TFT를 제어하기 위한 제1 게이트 전압(VGH) 및 제2 게이트 전압(VGL)을 생성하여 게이트 구동부(120)에 제공할 수 있다. 제1 게이트 전압(VGH)이 스위칭 TFT의 게이트에 인가되면 스위칭 TFT는 턴 오프되고, 제2 게이트 전압(VGL)이 스위칭 TFT의 게이트에 인가되면 스위칭 TFT는 턴 온될 수 있다. 제1 게이트 전압(VGH)은 턴 오프 전압으로 지칭되고, 제2 게이트 전압(VGL)은 턴 온 전압으로 지칭될 수 있다. 화소(PXij)의 스위칭 TFT들은 p형 MOSFET일 수 있으며, 제1 게이트 전압(VGH)의 레벨은 제2 게이트 전압(VGL)의 레벨보다 높을 수 있다. 도 1에 도시되지 않았지만, 전압 생성부(150)는 감마 기준 전압들을 생성하여 데이터 구동부(130)에 제공할 수도 있다.
타이밍 제어부(140)는 게이트 구동부(120), 및 데이터 구동부(130)의 동작 타이밍을 제어함으로써, 표시부(110)를 제어할 수 있다. 표시부(110)의 화소들(PX)은 프레임 기간 마다 새로운 데이터 전압(Dm)을 수신하고, 데이터 전압(Dm)에 대응하는 휘도로 발광함으로써 한 프레임의 영상 소스 데이터(RGB)에 대응하는 영상을 표시할 수 있다.
일 실시예에 따르면, 한 프레임 기간은 게이트 초기화 기간, 데이터 기입 및 애노드 초기화 기간, 및 발광 기간을 포함할 수 있다. 초기화 기간에는 제1 초기화 신호(GI)와 동기화하여 초기화 전압(VINT)이 화소들(PX)에 인가될 수 있다. 데이터 기입 및 애노드 초기화 기간에는 스캔 신호(GW)와 동기화하여 데이터 전압(Dm)이 화소들(PX)에 제공되고 제2 초기화 신호(GB)와 동기화하여 초기화 전압(VINT)이 화소들(PX)에 인가될 수 있다. 발광 기간에는 표시부(110)의 화소들(PX)이 발광한다.
타이밍 제어부(140)는 외부로부터 영상 소스 데이터(RGB)와 제어신호(CONT)를 수신한다. 타이밍 제어부(140)는 표시부(110) 및 화소들(PX)의 특성 등을 기초로 영상 소스 데이터(RGB)를 영상 데이터(DATA)로 변환할 수 있다. 타이밍 제어부(140)는 영상 데이터(DATA)를 데이터 구동부(130)에 제공할 수 있다.
제어신호(CONT)는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 클럭 신호(CLK) 등을 포함할 수 있다. 타이밍 제어부(140)는 제어신호(CONT)를 이용하여 게이트 구동부(120), 및 데이터 구동부(130)의 동작 타이밍을 제어할 수 있다. 타이밍 제어부(140)는 수평 주사 기간(horizontal scanning period)의 데이터 인에이블 신호(DE)를 카운트하여 프레임 기간을 판단할 수 있다. 이 경우, 외부로부터 공급되는 수직 동기신호(Vsync)와 수평 동기신호(Hsync)는 생략될 수 있다. 영상 소스 데이터(RGB)는 화소들(PX)의 휘도(luminance) 정보를 포함한다. 휘도는 정해진 수효, 예를 들어, 1024(=210), 256(=28) 또는 64(=26)개의 계조(gray)를 가질 수 있다.
타이밍 제어부(140)는 게이트 구동부(120)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어 신호(GDC), 및 데이터 구동부(130)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어 신호(DDC)를 포함하는 제어 신호들을 생성할 수 있다.
게이트 타이밍 제어 신호(GDC)는 게이트 스타트 펄스(Gate Start Pulse, GSP), 게이트 시프트 클럭(Gate Shift Clock, GSC), 게이트 출력 인에이블(Gate Output Enable, GOE) 신호 등을 포함할 수 있다. 게이트 스타트 펄스(GSP)는 주사 기간의 시작 시점에 첫 번째 스캔 신호를 생성하는 게이트 구동부(120)에 공급된다. 게이트 시프트 클럭(GSC)은 게이트 구동부(120)에 공통으로 입력되는 클럭 신호로서, 게이트 스타트 펄스(GSP)를 시프트 시키기 위한 클럭 신호이다. 게이트 출력 인에이블(GOE) 신호는 게이트 구동부(120)의 출력을 제어한다.
데이터 타이밍 제어 신호(DDC)는 소스 스타트 펄스(Source, Start Pulse, SSP), 소스 샘플링 클럭(Source Sampling Clock, SSC), 소스 출력 인에이블(Source Output Enable, SOE) 신호 등을 포함할 수 있다. 소스 스타트 펄스(SSP)는 데이터 구동부(130)의 데이터 샘플링 시작 시점을 제어하며, 주사 기간의 시작 시점에 데이터 구동부(130)에 제공된다. 소스 샘플링 클럭(SSC)은 라이징 또는 폴링 에지에 기준하여 데이터 구동부(130) 내에서 데이터의 샘플링 동작을 제어하는 클럭 신호이다. 소스 출력 인에이블 신호(SOE)는 데이터 구동부(130)의 출력을 제어한다. 한편, 데이터 구동부(130)에 공급되는 소스 스타트 펄스(SSP)는 데이터 전송 방식에 따라 생략될 수도 있다.
게이트 구동부(120)는 전압 생성부(150)로부터 제공되는 제1 및 제2 게이트 전압(VGH, VGL)을 이용하여 타이밍 제어부(140)로부터 공급된 게이트 타이밍 제어 신호(GDC)에 응답하여 스캔 신호들(GW_1 내지 GW_m), 제1 초기화 신호들(GI_1 내지 GI_m), 및 제2 초기화 신호들(GB_1 내지 GB_m)을 순차적으로 생성한다.
데이터 구동부(130)는 타이밍 제어부(140)로부터 공급된 데이터 타이밍 제어 신호(DDC)에 응답하여 타이밍 제어부(140)로부터 공급되는 영상 데이터(DATA)를 샘플링하고 래치하여 병렬 데이터 체계의 데이터로 변환한다. 데이터 구동부(130)는 병렬 데이터 체계의 데이터로 변환할 때, 영상 데이터(DATA)를 감마 기준 전압으로 변환하여 아날로그 형태의 데이터 전압으로 변환한다. 데이터 구동부(130)는 데이터 라인들(DL_1 내지 DL_n)을 통해 데이터 전압(Dm_1 내지 Dm_n)을 화소들(PX)에 제공한다. 화소들(PX)은 스캔 신호들(GW_1 내지 GW_m)에 응답하여 데이터 전압(Dm_1 내지 Dm_n)을 수신한다.
도 2는 일 실시예에 따른 스캔 라인을 개략적으로 도시한다.
도 2를 참조하면, 유기 발광 표시 장치는 제i 행 제j 열에 위치하는 화소(PXij)와 같은 화소들(PX)을 포함한다. 또한, 유기 발광 표시 장치는 복수의 화소들(PX) 중 제i 행에 위치하는 화소들에 연결되는 스캔 라인(GWL_i)을 포함한다.
스캔 라인(GWL_i)은 제1 스캔 라인(GWL1_i) 및 제2 스캔 라인(GWL2_i)을 포함할 수 있다.
제1 스캔 라인(GWL1_i)은 제1 방향(DR1)으로 연장되는 제1 연장 부분(EP1), 및 복수의 제1 브랜치들(BR1)을 포함할 수 있다. 제1 브랜치들(BR1) 각각은 제1 연장 부분(EP1)에서 제2 방향(DR2)으로 연장될 수 있다.
제2 스캔 라인(GWL2_i)은 제1 방향(DR1)으로 연장될 수 있다. 제2 스캔 라인(GWL2_i)은 평면 상에서 제1 스캔 라인(GWL1_i)의 제1 연장 부분(EP1)과 제2 방향(DR2)으로 이격될 수 있다.
제1 스캔 라인(GWL1_i)과 제2 스캔 라인(GWL2_i)은 복수의 제1 콘택 플러그들(CP1)을 통해 서로 연결될 수 있다. 예컨대, 도 2에 도시된 바와 같이 제1 스캔 라인(GWL1_i)의 제1 브랜치들(BR1)과 제2 스캔 라인(GWL2_i)은 각각 제1 콘택 플러그들(CP1)을 통해 서로 연결될 수 있다. 제2 스캔 라인(GWL2_i)은 제2 방향(DR2)으로 각각 연장된 제1 스캔 라인(GWL1_i)의 제1 브랜치들(BR1)과 적어도 일부 중첩할 수 있고, 제1 콘택 플러그들(CP1)을 통해 제1 스캔 라인(GWL1_i)의 제1 브랜치들(BR1)과 각각 연결될 수 있다.
도 2에서는 제1 스캔 라인(GWL1_i)이 제1 브랜치들(BR1)을 포함하는 것으로 도시하고 있으나, 다른 실시예로서, 제2 스캔 라인(GWL2_i)이 브랜치들을 포함할 수 있다. 이러한 경우, 제1 스캔 라인(GWL1_i)은 제2 스캔 라인(GWL2_i)의 브랜치들과 적어도 일부 중첩할 수 있고, 콘택 플러그들을 통해 제2 스캔 라인(GWL2_i)의 브랜치들과 각각 연결될 수 있다.
제1 콘택 플러그들(CP1) 각각은 후술할 도 8에 도시된 바와 같이 도전층의 일부분에 대응될 수 있다. 제1 콘택 플러그들(CP1) 각각은 절연층에 형성된 콘택홀 내에 매립된 도전층의 일부분에 대응될 수 있다.
일 실시예에 있어서, 복수의 제1 콘택 플러그들(CP1) 중 제1 방향(DR1)으로 서로 인접한 제1 콘택 플러그들(CP1) 사이에 배치된 복수의 화소들(PX) 중 제i 행에 배치되는 화소들의 개수는 k일 수 있다. 여기서, k는 자연수이다. 제i 행에 배치된 제1 콘택 플러그들(CP1)의 개수를 조절할 수 있으며, 제1 콘택 플러그들(CP1)의 개수를 조절함에 따라 화소들(PX)이 배치될 수 있는 영역을 조절할 수 있다.
도 1에서 전술한 바와 같이 게이트 구동부(120)는 스캔 신호(GW_i)를 스캔 라인(GWL_i)에 출력할 수 있다. 스캔 라인(GWL_i)은 제1 스캔 라인(GWL1_i) 및 제2 스캔 라인(GWL2_i)을 포함할 수 있으므로, 게이트 구동부(120)는 스캔 신호(GW_i)를 제1 스캔 라인(GWL1_i) 및 제2 스캔 라인(GWL2_i) 중 적어도 하나에 출력할 수 있다.
일 실시예에 있어서, 제1 스캔 라인(GWL1_i)의 선 저항과 제2 스캔 라인(GWL2_i)의 선 저항은 상이할 수 있다. 예컨대, 제2 스캔 라인(GWL2_i)의 선 저항은 제1 스캔 라인(GWL1_i)의 선 저항보다 작을 수 있다. 제1 스캔 라인(GWL1_i)은 선 저항이 작은 제2 스캔 라인(GWL2_i)과 병렬 연결되므로, 제1 스캔 라인(GWL1_i)과 제2 스캔 라인(GWL2_i)의 전체적인 선 저항은 감소할 수 있다.
게이트 구동부(120)는 스캔 신호(GW_i)를 제2 스캔 라인(GWL2_i)에 출력하거나, 제1 스캔 라인(GWL1_i) 및 제2 스캔 라인(GWL2_i)에 모두 출력할 수 있다.
동일 행에 배치된 화소들(PX)은 선 저항이 작은 제2 스캔 라인(GWL2_i)을 통해 각각 스캔 신호(GW_i)를 전달받을 수 있다. 동일 행에 배치된 화소들(PX)은 선 저항이 작은 제2 스캔 라인(GWL2_i)을 통해 각각 스캔 신호(GW_i)를 전달받을 수 있으므로, 동일 행에 배치된 화소들(PX)은 신호 딜레이 차이가 감소되어 각각 스캔 신호(GW_i)를 전달받을 수 있다.
또한, 제1 스캔 라인(GWL1_i)과 제2 스캔 라인(GWL2_i)은 각각 제1 방향(DR1)을 따라 연속적으로 연장되므로, 복수의 제1 콘택 플러그들(CP1) 중 어느 하나가 불량이더라도 제i 행에 배치된 화소들(PX)은 각각 스캔 신호(GW_i)를 전달받을 수 있다. 따라서, 표시 장치의 불량률이 감소할 수 있다.
도 3은 일 실시예에 따른 초기화 게이트 라인을 개략적으로 도시한다.
도 3을 참조하면, 유기 발광 표시 장치는 제i 행 제j 열에 위치하는 화소(PXij)와 같은 화소들(PX)을 포함한다. 또한, 유기 발광 표시 장치는 복수의 화소들(PX) 중 제i 행에 위치하는 화소들에 연결되는 게이트 라인으로서 초기화 게이트 라인(GIL_i)을 포함한다.
초기화 게이트 라인(GIL_i)은 제1 초기화 게이트 라인(GIL1_i) 및 제2 초기화 게이트 라인(GIL2_i)을 포함할 수 있다. 제1 초기화 게이트 라인(GIL1_i) 및 제2 초기화 게이트 라인(GIL2_i)은 각각 제1 방향(DR1)으로 연장될 수 있다.
제2 초기화 게이트 라인(GIL2_i)은 복수의 제1 부분들(P1)과 복수의 제2 부분들(P2)을 포함할 수 있다.
제2 초기화 게이트 라인(GIL2_i)의 제1 부분들(P1) 각각은 평면 상에서 제1 방향(DR1)으로 연장되고, 제1 초기화 게이트 라인(GIL1_i)과 제2 방향(DR2)으로 이격될 수 있다. 제2 초기화 게이트 라인(GIL2_i)의 제2 부분들(P2) 각각은 평면 상에서 제1 방향(DR1)으로 연장되고, 제1 초기화 게이트 라인(GIL1_i)과 적어도 일부 중첩할 수 있다.
일 실시예에 있어서, 도 3에 도시된 바와 같이 제1 부분들(P1)과 제2 부분들(P2)은 제1 방향(DR1)을 따라 서로 교대로 배치될 수 있다.
제1 초기화 게이트 라인(GIL1_i)과 제2 초기화 게이트 라인(GIL2_i)은 복수의 제2 콘택 플러그들(CP2)을 통해 서로 연결될 수 있다. 예컨대, 도 3에 도시된 바와 같이 제2 콘택 플러그들(CP2)은 각각 제1 초기화 게이트 라인(GIL1_i)과 제2 초기화 게이트 라인(GIL2_i)이 서로 중첩하는 부분들에 대응하여 위치할 수 있다. 제2 콘택 플러그들(CP2)은 각각 제2 초기화 게이트 라인(GIL2_i)의 제2 부분들(P2)에 대응하여 위치할 수 있다. 제1 초기화 게이트 라인(GIL1_i)과 제2 초기화 게이트 라인(GIL2_i)의 제2 부분들(P2)은 제2 콘택 플러그들(CP2)을 통해 서로 연결될 수 있다.
도 3에서는 제2 콘택 플러그들(CP2)이 각각 제2 초기화 게이트 라인(GIL2_i)의 제2 부분들(P2)에 대응하여 위치하는 것으로 도시하고 있으나, 다른 실시예로서, 후술할 도 5 및 도 7에 도시된 바와 같이 제2 초기화 게이트 라인(GIL2_i)은 제2 초기화 게이트 라인(GIL2_i)의 제1 부분들(P1)에서 각각 제2 방향(DR2)으로 연장되는 브랜치들을 포함할 수 있고, 제2 콘택 플러그들(CP2)은 각각 상기 브랜치들과 중첩할 수 있다. 제1 초기화 게이트 라인(GIL1_i)은 제2 방향(DR2)으로 각각 연장된 상기 브랜치들과 적어도 일부 중첩할 수 있고, 제2 콘택 플러그들(CP2)을 통해 제2 초기화 게이트 라인(GIL2_i)과 각각 연결될 수 있다.
또 다른 실시예로서, 제1 초기화 게이트 라인(GIL1_i)은 제1 초기화 게이트 라인(GIL1_i)에서 각각 제2 방향(DR2)으로 연장되는 브랜치들을 포함할 수 있고, 제2 콘택 플러그들(CP2)은 각각 상기 브랜치들과 중첩할 수 있다. 제2 초기화 게이트 라인(GIL2_i)은 제2 방향(DR2)으로 각각 연장된 상기 브랜치들과 적어도 일부 중첩할 수 있고, 제2 콘택 플러그들(CP2)을 통해 제1 초기화 게이트 라인(GIL1_i)과 각각 연결될 수 있다.
제2 콘택 플러그들(CP2) 각각은 후술할 도 8에 도시된 바와 같이 도전층의 일부분에 대응될 수 있다. 제2 콘택 플러그들(CP2) 각각은 절연층에 형성된 콘택홀 내에 매립된 도전층의 일부분에 대응될 수 있다.
일 실시예에 있어서, 복수의 제2 콘택 플러그들(CP2) 중 제1 방향(DR1)으로 서로 인접한 제2 콘택 플러그들(CP2) 사이에 배치된 복수의 화소들(PX) 중 제i 행에 배치되는 화소들의 개수는 k일 수 있다. 여기서, k는 자연수이다. 제i 행에 배치된 제2 콘택 플러그들(CP2)의 개수를 조절할 수 있으며, 제2 콘택 플러그들(CP2)의 개수를 조절함에 따라 화소들(PX)이 배치될 수 있는 영역을 조절할 수 있다.
도 1에서 전술한 바와 같이 게이트 구동부(120)는 제1 초기화 신호(GI_i)를 초기화 게이트 라인(GIL_i)에 출력할 수 있다. 초기화 게이트 라인(GIL_i)은 제1 초기화 게이트 라인(GIL1_i) 및 제2 초기화 게이트 라인(GIL2_i)을 포함할 수 있으므로, 게이트 구동부(120)는 제1 초기화 신호(GI_i)를 제1 초기화 게이트 라인(GIL1_i) 및 제2 초기화 게이트 라인(GIL2_i) 중 적어도 하나에 출력할 수 있다.
일 실시예에 있어서, 제1 초기화 게이트 라인(GIL1_i)의 저항과 제2 초기화 게이트 라인(GIL2_i)의 선 저항은 상이할 수 있다. 예컨대, 제2 초기화 게이트 라인(GIL2_i)의 선 저항은 제1 초기화 게이트 라인(GIL1_i)의 선 저항보다 작을 수 있다. 제1 초기화 게이트 라인(GIL1_i)은 선 저항이 작은 제2 초기화 게이트 라인(GIL2_i)과 병렬 연결되므로, 제1 초기화 게이트 라인(GIL1_i)과 제2 초기화 게이트 라인(GIL2_i)의 전체적인 선 저항은 감소할 수 있다.
게이트 구동부(120)는 제1 초기화 신호(GI_i)를 제2 초기화 게이트 라인(GIL2_i)에 출력하거나, 제1 초기화 게이트 라인(GIL1_i) 및 제2 초기화 게이트 라인(GIL2_i)에 모두 출력할 수 있다.
동일 행에 배치된 화소들(PX)은 선 저항이 작은 제2 초기화 게이트 라인(GIL2_i)을 통해 각각 제1 초기화 신호(GI_i)를 전달받을 수 있다. 동일 행에 배치된 화소들(PX)은 선 저항이 작은 제2 초기화 게이트 라인(GIL2_i)을 통해 각각 제1 초기화 신호(GI_i)를 전달받을 수 있으므로, 동일 행에 배치된 화소들(PX)은 신호 딜레이 가 감소되어 각각 제1 초기화 신호(GI_i)를 전달받을 수 있다.
또한, 제1 초기화 게이트 라인(GIL1_i)과 제2 초기화 게이트 라인(GIL2_i)은 각각 제1 방향(DR1)을 따라 연속적으로 연장되므로, 복수의 제2 콘택 플러그들(CP2) 중 어느 하나가 불량이더라도 제i 행에 배치된 화소들(PX)은 각각 제1 초기화 신호(GI_i)를 전달받을 수 있다. 따라서, 표시 장치의 불량률이 감소할 수 있다.
지금까지 도 3에 도시된 바와 같이, 초기화 게이트 라인(GIL_i)은 서로 일부 중첩하는 제1 초기화 게이트 라인(GIL1_i) 및 제2 초기화 게이트 라인(GIL2_i)을 포함할 수 있다. 이는 일 실시예에 불과하며 다른 실시예로서, 초기화 게이트 라인(GIL_i)은 전술한 도 2에 도시된 스캔 라인(GWL_i)과 같이 평면 상에서 제2 방향(DR2)으로 서로 이격된 제1 초기화 게이트 라인 및 제2 초기화 게이트 라인을 포함할 수 있다. 이때, 제1 초기화 게이트 라인 또는 제2 초기화 게이트 라인 중 하나는 제2 방향(DR2)으로 연장된 브랜치들을 포함할 수 있다.
도 4는 일 실시예에 따른 화소의 등가 회로도를 도시한다.
도 4를 참조하면, 화소(PXij)는 화소 회로(PCij) 및 화소 회로(PCij)에 연결된 발광 소자(OLED)를 포함한다.
화소 회로(PCij)는 스캔 신호(GW_i)를 전달하는 스캔 라인(GWL_i), 제1 및 제2 초기화 신호들(GI_i, GB_i)을 각각 전달하는 초기화 게이트 라인들(GIL_i, GBL_i), 데이터 전압(Dj)을 전달하는 데이터 라인(DL_j), 및 발광 제어 신호(EM_i)를 전달하는 발광 제어 라인(EML_i)에 연결된다. 화소 회로(PCij)는 제1 구동 전압(ELVDD)을 전달하는 전원선(PL), 및 초기화 전압(VINT)을 전달하는 전압선(VL)에 연결된다. 화소 회로(PCij)는 제2 구동 전압(ELVSS)이 인가되는 공통 전극에 연결된다. 화소 회로(PCij)를 포함하는 화소(PXij)는 도 1의 화소(PXij)에 대응할 수 있다.
화소(PXij)는 발광 소자(OLED), 제1 내지 제7 TFT(T1 내지 T7), 및 저장 커패시터(Cst)를 포함한다. 발광 소자(OLED)는 애노드와 캐소드를 갖는 유기 발광 다이오드일 수 있다. 캐소드는 제2 구동 전압(ELVSS)이 인가되는 공통 전극일 수 있다.
제1 TFT(T1)는 게이트-소스 전압에 따라 드레인 전류의 크기가 결정되는 구동 트랜지스터이고, 제2 내지 제7 TFT(T2 내지 T7)는 게이트-소스 전압, 실질적으로 게이트 전압에 따라 턴 온/오프되는 스위칭 트랜지스터일 수 있다.
제1 TFT(T1)는 구동 TFT로 지칭되고, 제2 TFT(T2)는 스캔 TFT로 지칭되고, 제3 TFT(T3)는 보상 TFT로 지칭되고, 제4 TFT(T4)는 게이트 초기화 TFT로 지칭되고, 제5 TFT(T5)는 제1 발광 제어 TFT로 지칭되고, 제6 TFT(T6)는 제2 발광 제어 TFT로 지칭되고, 제7 TFT(T7)는 애노드 초기화 TFT로 지칭될 수 있다.
저장 커패시터(Cst)는 전원선(PL)과 구동 TFT(T1)의 게이트 사이에 연결된다. 저장 커패시터(Cst)는 전원선(PL)에 연결되는 상부 전극(CE2), 및 구동 TFT(T1)의 게이트에 연결되는 하부 전극(CE1)을 가질 수 있다.
구동 TFT(T1)는 게이트-소스 전압에 따라 전원선(PL)에서 발광 소자(OLED)로 흐르는 전류(Id)의 크기를 제어할 수 있다. 구동 TFT(T1)는 저장 커패시터(Cst)의 하부 전극(CE1)에 연결되는 게이트, 제1 발광 제어 TFT(T5)를 통해 전원선(PL)에 연결되는 소스, 제2 발광 제어 TFT(T6)를 통해 발광 소자(OLED)에 연결되는 드레인을 가질 수 있다.
구동 TFT(T1)는 게이트-소스 전압에 따라 구동 전류(Id)를 발광 소자(OLED)에 출력할 수 있다. 구동 전류(Id)의 크기는 구동 TFT(T1)의 게이트-소스 전압과 문턱 전압의 차에 기초하여 결정된다. 발광 소자(OLED)는 구동 TFT(T1)로부터 구동 전류(Id)를 수신하고, 구동 전류(Id)의 크기에 따른 밝기로 발광할 수 있다.
스캔 TFT(T2)는 스캔 신호(GW_i)에 응답하여 데이터 전압(Dm_j)을 구동 TFT(T1)의 소스에 전달한다. 스캔 TFT(T2)는 스캔 라인(GWL_i)에 연결되는 게이트, 데이터 라인(GL_j)에 연결되는 소스, 및 구동 TFT(T1)의 소스에 연결되는 드레인을 가질 수 있다.
보상 TFT(T3)는 구동 TFT(T1)의 드레인과 게이트 사이에 직렬로 연결되며, 스캔 신호(GW_i)에 응답하여 구동 TFT(T1)의 드레인과 게이트를 서로 연결한다. 보상 TFT(T3)는 스캔 라인(GWL_i)에 연결되는 게이트, 구동 TFT의 드레인에 연결되는 소스, 및 구동 TFT(T1)의 게이트에 연결되는 드레인을 가질 수 있다.
도 3에서는 보상 TFT(T3)가 1개의 TFT로 구성되는 것으로 도시하고 있으나, 다른 실시예로서, 보상 TFT(T3)는 서로 직렬로 연결되는 2개의 TFT를 포함할 수 있다. 예컨대, 후술할 도 5에 도시된 바와 같이 보상 TFT(T3)는 서로 직렬로 연결되는 제1 보상 TFT(T3a)와 제2 보상 TFT(T3b)를 포함할 수 있다.
게이트 초기화 TFT(T4)는 제1 초기화 신호(GI_i)에 응답하여 초기화 전압(VINT)을 구동 TFT(T1)의 게이트에 인가한다. 게이트 초기화 TFT(T4)는 초기화 게이트 라인(GIL_i)에 연결되는 게이트, 구동 TFT(T1)의 게이트에 연결되는 소스, 및 전압선(VL)에 연결되는 드레인을 가질 수 있다.
도 3에서는 게이트 초기화 TFT(T4)가 1개의 TFT로 구성되는 것으로 도시하고 있으나, 다른 실시예로서, 게이트 초기화 TFT(T4)는 서로 직렬로 연결되는 2개의 TFT를 포함할 수 있다. 예컨대, 후술할 도 5에 도시된 바와 같이 게이트 초기화 TFT(T4)는 서로 직렬로 연결되는 제1 게이트 초기화 TFT(T4a)와 제2 게이트 초기화 TFT(T4b)를 포함할 수 있다.
애노드 초기화 TFT(T7)는 제2 초기화 신호(GB_i)에 응답하여 초기화 전압(VINT)을 발광 소자(OLED)의 애노드에 인가한다. 애노드 초기화 TFT(T7)는 이후 초기화 게이트 라인(GBL_i)에 연결되는 게이트, 발광 소자(OLED)의 애노드에 연결되는 소스, 및 전압선(VL)에 연결되는 드레인을 가질 수 있다.
제1 발광 제어 TFT(T5)는 발광 제어 신호(EM_i)에 응답하여 전원선(PL)과 구동 TFT(T1)의 소스를 서로 접속할 수 있다. 제1 발광 제어 TFT(T5)는 발광 제어 라인(EML_i)에 연결되는 게이트, 전원선(PL)에 연결되는 소스, 및 구동 TFT(T1)의 소스에 연결되는 드레인을 가질 수 있다.
제2 발광 제어 TFT(T6)는 발광 제어 신호(EM_i)에 응답하여 구동 TFT(T1)의 드레인과 발광 소자(OLED)의 애노드를 서로 접속할 수 있다. 제2 발광 제어 TFT(T6)는 발광 제어 라인(EML_i)에 연결되는 게이트, 구동 TFT(T1)의 드레인에 연결되는 소스, 및 발광 소자(OLED)의 애노드에 연결되는 드레인을 가질 수 있다.
제1 초기화 신호(GI_i)는 이전 행의 스캔 신호(GW_i-1)와 실질적으로 동기화될 수 있다. 제2 초기화 신호(GB_i)는 스캔 신호(GW_i)와 실질적으로 동기화될 수 있다. 다른 예에 따르면, 제2 초기화 신호(GB_i)는 다음 행의 스캔 신호(GW_i+1)와 실질적으로 동기화될 수 있다.
이하에서 일 실시예에 따른 유기 발광 표시 장치의 한 화소의 구체적인 동작 과정을 상세히 설명한다.
우선, 하이 레벨의 발광 제어 신호(EM_i)가 수신되면, 제1 발광 제어 TFT(T5)와 제2 발광 제어 TFT(T6)가 턴 오프되고, 구동 TFT(T1)는 구동 전류(Id)의 출력을 멈추고, 발광 소자(OLED)는 발광을 멈춘다.
이후, 로우 레벨의 제1 초기화 신호(GI_i)가 수신되는 게이트 초기화 기간 동안, 게이트 초기화 TFT(T4)가 턴 온되며, 초기화 전압(VINT)은 구동 TFT(T1)의 게이트, 즉, 저장 커패시터(Cst)의 하부 전극에 인가된다. 저장 커패시터(Cst)에는 제1 구동 전압(ELVDD)과 초기화 전압(VINT)의 차(ELVDD - VINT)가 저장된다.
이후, 로우 레벨의 스캔 신호(GW_i)가 수신되는 데이터 기입 기간 동안, 스캔 TFT(T2)와 보상 TFT(T3)가 턴 온되며, 데이터 전압(Dm_j)은 구동 TFT(T1)의 소스에 수신된다. 보상 TFT(T3)에 의해 구동 TFT(T1)는 다이오드 연결되고, 순방향으로 바이어스 된다. 구동 TFT(T1)의 게이트 전압은 초기화 전압(VINT)에서 상승한다. 구동 TFT(T1)의 게이트 전압이 데이터 전압(Dm_j)에서 구동 TFT(T1)의 문턱 전압(Threshold voltage, Vth)만큼 감소한 데이터 보상 전압(Dm_j - |Vth|)과 동일해지면, 구동 TFT(T1)이 턴 오프되면서 구동 TFT(T1)의 게이트 전압의 상승은 멈춘다. 그에 따라, 저장 커패시터(Cst)에는 제1 구동 전압(ELVDD)과 데이터 보상 전압(Dm_j - |Vth|)의 차(ELVDD - Dm_j + |Vth|)가 저장된다.
또한, 로우 레벨의 제2 초기화 신호(GB_i)가 수신되는 애노드 초기화 기간 동안, 애노드 초기화 TFT(T7)가 턴 온되며, 초기화 전압(VINT)은 발광 소자(OLED)의 애노드에 인가된다. 초기화 전압(VINT)을 발광 소자(OLED)의 애노드에 인가하여 발광 소자(OLED)를 완전히 비발광시킴으로써, 발광 소자(OLED)가 다음 프레임에 블랙 계조에 대응하여 미세하게 발광하는 현상을 제거할 수 있다.
스캔 신호(GW_i)와 제2 초기화 신호(GB_i)는 실질적으로 동기화될 수 있으며, 이 경우 데이터 기입 기간과 애노드 초기화 기간은 동일한 기간일 수 있다.
우선, 로우 레벨의 발광 제어 신호(EM_i)가 수신되면, 제1 발광 제어 TFT(T5)와 제2 발광 제어 TFT(T6)가 턴 온되고, 구동 TFT(T1)는 저장 커패시터(Cst)에 저장되었던 전압, 즉, 구동 TFT(T1)의 소스-게이트 전압(ELVDD - Dm_j + |Vth|)에서 구동 TFT(T1)의 문턱 전압(|Vth|)을 감산한 전압(ELVDD - Dm_j)에 대응하는 구동 전류(Id)를 출력하고, 발광 소자(OLED)는 구동 전류(Id)의 크기에 대응하는 휘도로 발광할 수 있다.
도 5는 일 실시예에 따른 화소 회로의 개략적인 평면도이다. 도 6는 도 5의 반도체층을 개략적으로 도시한 평면도이고, 도 7은 도 5의 도전층들을 개략적으로 도시한 평면도이다.
도 5는 제i 행에 배치된 화소 회로들(PCij, PCi(j+1), PCi(j+2), PCi(j+3), PCi(j+4), PCi(j+5))을 도시한다. 화소 회로들(PCij, PCi(j+1), PCi(j+2), PCi(j+3), PCi(j+4), PCi(j+5))은 동일 행에 위치하므로, 화소 회로들(PCij, PCi(j+1), PCi(j+2), PCi(j+3), PCi(j+4), PCi(j+5))은 동일한 스캔 라인(GWL_i), 초기화 게이트 라인들(GIL_i, GIL_i+1), 및 발광 제어 라인(EML_i)에 연결될 수 있다.
일 실시예에 있어서, 도 5에 도시된 바와 같이 스캔 라인(GWL_i)은 제1 스캔 라인(GWL1_i) 및 제2 스캔 라인(GWL2_i)을 포함할 수 있다. 제1 스캔 라인(GWL1_i)과 제2 스캔 라인(GWL2_i)은 복수의 제1 콘택 플러그들(CP1, 도 7)을 통해 서로 연결될 수 있다.
일 실시예에 있어서, 도 5에 도시된 바와 같이 초기화 게이트 라인(GIL_i)은 제1 초기화 게이트 라인(GIL1_i) 및 제2 초기화 게이트 라인(GIL2_i)을 포함할 수 있다. 제1 초기화 게이트 라인(GIL1_i)과 제2 초기화 게이트 라인(GIL2_i)은 복수의 제2 콘택 플러그들(CP2, 도 7)을 통해 서로 연결될 수 있다. 초기화 게이트 라인(GIL_i+1)은 제1 초기화 게이트 라인(GIL1_i+1) 및 제2 초기화 게이트 라인(GIL2_i+1)을 포함할 수 있다. 제1 초기화 게이트 라인(GIL1_i+1)과 제2 초기화 게이트 라인(GIL2_i+1)은 복수의 제2 콘택 플러그들(CP2)을 통해 서로 연결될 수 있다.
제i 행에 배치된 화소 회로들(PCij, PCi(j+1), PCi(j+2), PCi(j+3), PCi(j+4), PCi(j+5))은 각각 서로 다른 데이터 라인들(DL_j, DL_j+1, DL_j+2, DL_j+3, DL_j+4, DL_j+5)에 연결될 수 있다. 데이터 라인들(DL_j, DL_j+1, DL_j+2, DL_j+3, DL_j+4, DL_j+5) 각각은 제2 방향(DR2)으로 연장되어 동일 열에 배치된 화소 회로들에 연결될 수 있다.
화소 회로들(PCij, PCi(j+1), PCi(j+2), PCi(j+3), PCi(j+4), PCi(j+5))은 제1 구동 전압(ELVDD, 도 4)을 전달하는 전원선(PL), 및 초기화 전압(VINT, 도 4)을 전달하는 전압선(VL)에 연결될 수 있다.
일 실시예에 있어서, 전원선(PL)은 가로 전원선(PLh, 도 7)과 세로 전원선(PLv)을 포함할 수 있다. 가로 전원선(PLh)과 세로 전원선(PLv)은 제12 콘택 플러그(CP12)를 통해 서로 연결될 수 있다. 가로 전원선(PLh)과 세로 전원선(PLv)은 서로 교차하는 부분에서 서로 연결될 수 있다. 가로 전원선(PLh)과 세로 전원선(PLv)은 복수일 수 있으며, 복수의 가로 전원선들(PLh)과 복수의 세로 전원선들(PLv)을 포함하는 전원선(PL)의 평면 형상은 그물(mesh) 구조일 수 있다.
일 실시예에 있어서, 도 5에 도시된 바와 같이 전압선(VL)은 가로 전압선(VLh)과 세로 전압선(VLv)을 포함할 수 있다. 가로 전압선(VLh)과 세로 전압선(VLv)은 초기화 연결 패턴(VCP, 도 7), 제9 콘택 플러그(CP9, 도 7), 및 제15 콘택 플러그(CP15)를 통해 서로 연결될 수 있다. 가로 전압선(VLh)과 세로 전압선(VLv)은 서로 교차하는 부분에서 서로 연결될 수 있다. 가로 전압선(VLh)과 세로 전압선(VLv)은 복수일 수 있으며, 복수의 가로 전압선들(VLh)과 복수의 세로 전압선들(VLv)을 포함하는 전압선(VL)의 평면 형상은 그물 구조일 수 있다.
제12 콘택 플러그(CP12), 제9 콘택 플러그(CP9), 및 제15 콘택 플러그(CP15)는 각각 도전층의 일부분에 대응될 수 있다. 제12 콘택 플러그(CP12), 제9 콘택 플러그(CP9), 및 제15 콘택 플러그(CP15)는 절연층에 형성된 콘택홀 내에 매립된 도전층의 일부분에 대응될 수 있다.
이하, 화소 회로들(PCij, PCi(j+1), PCi(j+2), PCi(j+3), PCi(j+4), PCi(j+5)) 각각에 포함되는 소자들에 대해 설명한다. 화소 회로들(PCij, PCi(j+1), PCi(j+2), PCi(j+3), PCi(j+4), PCi(j+5)) 각각에 포함되는 소자들은 화소 회로들(PCij, PCi(j+1), PCi(j+2), PCi(j+3), PCi(j+4), PCi(j+5)) 중 하나인 화소 회로(PCij)에 포함되는 소자들과 동일하게 적용될 수 있으므로, 화소 회로(PCij)를 기준으로 설명하고자 한다.
화소 회로(PCij)는 구동 TFT(T1), 스캔 TFT(T2), 보상 TFT(T3), 게이트 초기화 TFT(T4), 제1 발광 제어 TFT(T5), 제2 발광 제어 TFT(T6), 애노드 초기화 TFT(T7), 및 저장 커패시터(Cst)를 포함할 수 있다.
구동 TFT(T1)는 구동 채널 영역(C1), 구동 채널 영역(C1) 양측의 구동 소스 영역(S1) 및 구동 드레인 영역(D1), 및 구동 게이트 전극(G1)을 포함한다. 구동 소스 영역(S1), 구동 드레인 영역(D1), 및 구동 게이트 전극(G1)은 각각 도 4의 구동 TFT(T1)의 소스, 드레인, 및 게이트에 대응한다.
구동 채널 영역(C1)은 다른 채널 영역들(C2 내지 C7)보다 길게 형성될 수 있다. 예컨대, 구동 채널 영역(C1)은 오메가 또는 알파벳 "S"와 같이 복수 회 절곡된 형상을 가짐으로써, 좁은 공간 내에 긴 채널 길이를 형성할 수 있다. 구동 채널 영역(C1)이 길게 형성되므로, 구동 게이트 전극(G1)에 인가되는 게이트 전압의 구동 범위(driving range)가 넓어지게 되어 발광 소자(OLED, 도 4)에서 방출되는 빛의 계조를 보다 정교하게 제어할 수 있으며, 표시 품질을 향상시킬 수 있다.
저장 커패시터(Cst)는 구동 TFT(T1)와 중첩되도록 배치될 수 있다. 저장 커패시터(Cst)는 하부 전극(CE1) 및 상부 전극(CE2)을 포함한다. 구동 게이트 전극(G1)은 구동 TFT(T1)의 게이트로서의 기능뿐만 아니라, 저장 커패시터(Cst)의 하부 전극(CE1)으로서의 기능도 수행할 수 있다. 즉, 구동 게이트 전극(G1)과 하부 전극(CE1)은 일체(一體)인 것으로 이해될 수 있다.
상부 전극(CE2)은 개구부(SOP)를 가질 수 있다. 개구부(SOP)는 상부 전극(CE2)의 일부가 제거되어 형성된 것으로, 단일 형상(closed shape) 형태를 가질 수 있다. 노드 연결 패턴(NCP, 도 7)은 개구부(SOP) 내에 위치하는 제5 콘택 플러그(CP5, 도 7)를 통해 하부 전극(CE1)과 연결될 수 있다. 상부 전극(CE2)은 전원선(PL)과 제8 콘택 플러그(CP8, 도 7)를 통해 연결될 수 있다. 상부 전극(CE2)은 제1 방향(DR1)으로 연장되어, 제1 방향(DR1)으로 제1 구동 전압(ELVDD)을 전달하는 역할을 할 수 있다.
스위칭 TFT(T2)는 스위칭 채널 영역(C2), 스위칭 채널 영역(C2) 양측의 스위칭 소스 영역(S2) 및 스위칭 드레인 영역(D2), 및 스위칭 게이트 전극(G2)을 포함한다. 스위칭 소스 영역(S2), 스위칭 드레인 영역(D2), 및 스위칭 게이트 전극(G2)은 각각 도 4의 스위칭 TFT(T2)의 소스, 드레인, 및 게이트에 대응한다. 스위칭 소스 영역(S2)과 데이터 라인(DL_j)은 데이터 연결 패턴(DCP, 도 7), 제4 콘택 플러그(CP4, 도 7), 및 제11 콘택 플러그(CP11)를 통해 서로 연결될 수 있다.
보상 TFT(T3)는 서로 직렬로 연결되는 제1 보상 TFT(T3a) 및 제2 보상 TFT(T3b)를 포함할 수 있다. 제1 보상 TFT(T3a)는 제1 보상 채널 영역(C3a), 제1 보상 채널 영역(C3a) 양측의 제1 보상 소스 영역(S3a) 및 제1 보상 드레인 영역(D3a), 및 제1 보상 게이트 전극(G3a)을 포함한다. 제2 보상 TFT(T3b)는 제2 보상 채널 영역(C3b), 제2 보상 채널 영역(C3b) 양측의 제2 보상 소스 영역(S3b) 및 제2 보상 드레인 영역(D3b), 및 제2 보상 게이트 전극(G3b)을 포함한다. 구동 게이트 전극(G1)과 제1 보상 드레인 영역(D3a)은 노드 연결 패턴(NCP), 제5 콘택 플러그(CP5), 및 제6 콘택 플러그(CP6, 도 7)를 통해 서로 연결될 수 있다.
게이트 초기화 TFT(T4)는 서로 직렬로 연결되는 제1 게이트 초기화 TFT(T4a) 및 제2 게이트 초기화 TFT(T4b)를 포함할 수 있다. 제1 게이트 초기화 TFT(T4a)는 제1 게이트 초기화 채널 영역(C4a), 제1 게이트 초기화 채널 영역(C4a) 양측의 제1 게이트 초기화 소스 영역(S4a) 및 제1 게이트 초기화 드레인 영역(D4a), 및 제1 게이트 초기화 게이트 전극(G4a)을 포함한다. 제2 게이트 초기화 TFT(T4b)는 제2 게이트 초기화 채널 영역(C4b), 제2 게이트 초기화 채널 영역(C4b) 양측의 제2 게이트 초기화 소스 영역(S4b) 및 제2 게이트 초기화 드레인 영역(D4b), 및 제2 게이트 초기화 게이트 전극(G4b)을 포함한다. 제2 게이트 초기화 드레인 영역(D4b)과 전압선(VL)은 서로 연결될 수 있다.
제1 발광 제어 TFT(T5)는 제1 발광 제어 채널 영역(C5), 제1 발광 제어 채널 영역(C5) 양측의 제1 발광 제어 소스 영역(S5) 및 제1 발광 제어 드레인 영역(D5), 및 제1 발광 제어 게이트 전극(G5)을 포함한다. 제1 발광 제어 소스 영역(S5), 제1 발광 제어 드레인 영역(D5), 및 제1 발광 제어 게이트 전극(G5)은 각각 도 4의 제1 발광 제어 TFT(T5)의 소스, 드레인, 및 게이트에 대응한다. 제1 발광 제어 소스 영역(S5)과 전원선(PL)은 제7 콘택 플러그(CP7, 도 7)를 통해 서로 연결될 수 있다.
제2 발광 제어 TFT(T6)는 제2 발광 제어 채널 영역(C6), 제2 발광 제어 채널 영역(C6) 양측의 제2 발광 제어 소스 영역(S6) 및 제2 발광 제어 드레인 영역(D6), 및 제2 발광 제어 게이트 전극(G6)을 포함한다. 제2 발광 제어 소스 영역(S6), 제2 발광 제어 드레인 영역(D6), 및 제2 발광 제어 게이트 전극(G6)은 각각 도 4의 제2 발광 제어 TFT(T6)의 소스, 드레인, 및 게이트에 대응한다. 제2 발광 제어 드레인 영역(D6)과 발광 소자(OLED)의 애노드는 제1 애노드 연결 패턴(ACP1, 도 7), 제10 콘택 플러그(CP10, 도 7), 제2 애노드 연결 패턴(ACP2), 제13 콘택 플러그(CP13), 및 제14 콘택 플러그(CP14)를 통해 서로 연결될 수 있다.
애노드 초기화 TFT(T7)는 애노드 초기화 채널 영역(C7), 애노드 초기화 채널 영역(C7) 양측의 애노드 초기화 소스 영역(S7) 및 애노드 초기화 드레인 영역(D7), 및 애노드 초기화 게이트 전극(G7)을 포함한다. 애노드 초기화 소스 영역(S7), 애노드 초기화 드레인 영역(D7), 및 애노드 초기화 게이트 전극(G7)은 각각 도 4의 애노드 초기화 TFT(T7)의 소스, 드레인, 및 게이트에 대응한다. 애노드 초기화 소스 영역(S7)과 발광 소자(OLED)의 애노드는 제1 애노드 연결 패턴(ACP1), 제10 콘택 플러그(CP10), 제2 애노드 연결 패턴(ACP2), 제13 콘택 플러그(CP13), 및 제14 콘택 플러그(CP14)를 통해 서로 연결될 수 있다. 애노드 초기화 드레인 영역(D7)과 전압선(VL)은 서로 연결될 수 있다.
도 6을 참조하면, 도 5의 복수의 층들 중 하나인 반도체층(Act)은 화소 회로들(PCij, PCi(j+1), PCi(j+2), PCi(j+3), PCi(j+4), PCi(j+5))에 각각 포함되는 복수의 활성 영역들(Aij, Ai(j+1), Ai(j+2), Ai(j+3), Ai(j+4), Ai(j+5)), 및 전압선(VL)을 포함할 수 있다. 반도체층(Act)에 포함되는 전압선(VL)은 제1 방향(DR1)으로 연장되는 가로 전압선(VLh)일 수 있다. 가로 전압선(VL)은 활성 영역들(Aij, Ai(j+1), Ai(j+2), Ai(j+3), Ai(j+4), Ai(j+5))과 연결될 수 있다.
반도체층(Act) 상에는 제1 도전층(CL1, 도 7)이 배치될 수 있다. 이때, 반도체층(Act) 중 제1 도전층(CL1)과 중첩되는 부분들은 각각 채널 영역들(C1 내지 C7)에 대응할 수 있다.
도 7을 참조하면, 반도체층(Act) 상에 배치되는 제1 도전층(CL1)은 제1 스캔 라인(GWL1_i), 제1 초기화 게이트 라인들(GIL1_i, GIL1_i+1), 발광 제어 라인(EML_i), 게이트 패턴(GP), 및 하부 전극(CE1)을 포함할 수 있다. 제1 도전층(CL1) 상에 배치되는 제2 도전층(CL2)은 제2 스캔 라인(GWL2_i), 제2 초기화 게이트 라인들(GIL2_i, GIL2_i+1), 전원선(PL), 및 연결 패턴들(NCP, VCP, DCP, ACP1)을 포함할 수 있다.
제1 도전층(CL1) 중 반도체층(Act)과 중첩되는 부분들은 각각 게이트 전극들(G1 내지 G7)에 대응할 수 있다. 예컨대, 하부 전극(CE1)은 구동 게이트 전극(G1)을 포함하고, 제1 스캔 라인(GWL1_i)은 스캔 게이트 전극(G2), 제1 보상 게이트 전극(G3a), 및 제2 보상 게이트 전극(G3b)을 포함하고, 제1 초기화 게이트 라인들(GIL1_i, GIL1_i+1) 각각은 제1 게이트 초기화 게이트 전극(G4a) 및 제2 게이트 초기화 게이트 전극(G4b)을 포함하고, 발광 제어 라인(EML_i)은 제1 발광 제어 게이트 전극(G5) 및 제2 발광 제어 게이트 전극(G6)을 포함하고, 게이트 패턴(GP)은 애노드 초기화 게이트 전극(G7)을 포함할 수 있다.
스캔 라인(GWL_i)은 제1 스캔 라인(GWL1_i) 및 제2 스캔 라인(GWL2_i)을 포함할 수 있다. 제1 스캔 라인(GWL1_i)은 제1 방향(DR1)으로 연장되는 제1 연장 부분(EP1), 및 복수의 제1 브랜치들(BR1)을 포함할 수 있다. 제1 브랜치들(BR1) 각각은 제1 연장 부분(EP1)에서 제2 방향(DR2)으로 연장될 수 있다. 제2 스캔 라인(GWL2_i)은 제1 방향(DR1)으로 연장될 수 있다. 제2 스캔 라인(GWL2_i)은 평면 상에서 제1 스캔 라인(GWL1_i)의 제1 연장 부분(EP1)과 제2 방향(DR2)으로 이격될 수 있다.
제1 스캔 라인(GWL1_i)과 제2 스캔 라인(GWL2_i)은 복수의 제1 콘택 플러그들(CP1)을 통해 서로 연결될 수 있다. 예컨대, 도 7에 도시된 바와 같이 제1 스캔 라인(GWL1_i)의 제1 브랜치들(BR1)과 제2 스캔 라인(GWL2_i)은 각각 제1 콘택 플러그들(CP1)을 통해 서로 연결될 수 있다. 제2 스캔 라인(GWL2_i)은 제2 방향(DR2)으로 각각 연장된 제1 스캔 라인(GWL1_i)의 제1 브랜치들(BR1)과 적어도 일부 중첩할 수 있고, 제1 콘택 플러그들(CP1)을 통해 제1 스캔 라인(GWL1_i)의 제1 브랜치들(BR1)과 각각 연결될 수 있다.
도 7에서는 제1 스캔 라인(GWL1_i)이 제1 브랜치들(BR1)을 포함하는 것으로 도시하고 있으나, 다른 실시예로서, 제2 스캔 라인(GWL2_i)이 브랜치들을 포함할 수 있다. 이러한 경우, 제2 스캔 라인(GWL2_i)의 브랜치들과 제1 스캔 라인(GWL1_i)은 각각 콘택 플러그들을 통해 서로 연결될 수 있다. 제1 스캔 라인(GWL1_i)은 제2 스캔 라인(GWL2_i)의 브랜치들과 적어도 일부 중첩할 수 있고, 콘택 플러그들을 통해 제2 스캔 라인(GWL2_i)의 브랜치들과 각각 연결될 수 있다.
일 실시예에 있어서, 복수의 제1 콘택 플러그들(CP1) 중 제1 방향(DR1)으로 서로 인접한 제1 콘택 플러그들(CP1) 사이에 배치된 복수의 화소들(PX) 중 제i 행에 배치되는 화소들의 개수는 k일 수 있다. 다른 말로, 복수의 제1 콘택 플러그들(CP1) 중 제1 방향(DR1)으로 서로 인접한 제1 콘택 플러그들(CP1) 사이에 배치된 데이터 라인들(DL_j, DL_j+1, DL_j+2, DL_j+3, DL_j+4, DL_j+5)의 개수는 k일 수 있다. 여기서, k는 자연수이다. 도 5 및 도 7은 k가 3인 경우를 예시적으로 도시한다.
초기화 게이트 라인(GIL_i)은 제1 초기화 게이트 라인(GIL1_i) 및 제2 초기화 게이트 라인(GIL2_i)을 포함할 수 있다. 제1 초기화 게이트 라인(GIL1_i) 및 제2 초기화 게이트 라인(GIL2_i)은 각각 제1 방향(DR1)으로 연장될 수 있다.
제1 초기화 게이트 라인(GIL1_i)은 평면 상에서 제1 방향(DR1)으로 연장되는 제2 연장 부분(EP2), 및 복수의 제2 브랜치들(BR2)을 포함할 수 있다.
제2 브랜치들(BR2) 각각은 제1 부분(BR2a), 제2 부분(BR2b), 제3 부분(BR2c), 및 제4 부분(BR2d)을 포함할 수 있다. 제2 브랜치(BR2)의 제1 부분(BR2a)은 제2 연장 부분(EP2)에서 제2 방향(DR2)으로 연장되고, 제2 브랜치(BR2)의 제2 부분(BR2b)은 제1 부분(BR2a)에서 제1 방향(DR1)으로 연장되고, 제2 브랜치(BR2)의 제3 부분(BR2c) 및 제4 부분(BR2d)은 각각 제2 부분(BR2b)에서 제2 방향(DR2)으로 연장될 수 있다.
제2 브랜치(BR2)의 제1 부분(BR2a), 제2 부분(BR2b), 제3 부분(BR2c), 및 제4 부분(BR2d) 중 적어도 하나는 생략될 수 있다. 예컨대, 도 7에 도시된 일부 제2 브랜치(BR2)의 제4 부분(BR2d)은 생략될 수 있다.
제2 초기화 게이트 라인(GIL2_i)은 복수의 제1 부분들(P1)과 복수의 제2 부분들(P2)을 포함할 수 있다. 제2 초기화 게이트 라인(GIL2_i)의 제1 부분들(P1) 각각은 평면 상에서 제1 방향(DR1)으로 연장되고, 제1 초기화 게이트 라인(GIL1_i)과 제2 방향(DR2)으로 이격될 수 있다. 제2 초기화 게이트 라인(GIL2_i)의 제2 부분들(P2) 각각은 평면 상에서 제1 방향(DR1)으로 연장되고, 제1 초기화 게이트 라인(GIL1_i)과 적어도 일부 중첩할 수 있다. 일 실시예에 있어서, 제2 초기화 게이트 라인(GIL2_i)의 제1 부분들(P1)과 제2 부분들(P2)은 제1 방향(DR1)을 따라 서로 교대로 배치될 수 있다.
제1 초기화 게이트 라인(GIL1_i)과 제2 초기화 게이트 라인(GIL2_i)은 복수의 제2 콘택 플러그들(CP2)을 통해 서로 연결될 수 있다. 제2 초기화 게이트 라인(GIL2_i)은 제2 초기화 게이트 라인(GIL2_i)의 제1 부분들(P1)에서 각각 제2 방향(DR2)으로 연장되는 제3 브랜치들(BR3)을 포함할 수 있다. 제1 초기화 게이트 라인(GIL1_i)은 제2 방향(DR2)으로 각각 연장된 제3 브랜치들(BR3)과 적어도 일부 중첩할 수 있고, 제2 콘택 플러그들(CP2)을 통해 제2 초기화 게이트 라인(GIL2_i)과 각각 연결될 수 있다.
도 7에서는 제2 초기화 게이트 라인(GIL2_i)이 제3 브랜치들(BR3)을 포함하는 것으로 도시하고 있으나, 다른 실시예로서, 제1 초기화 게이트 라인(GIL1_i)은 제1 초기화 게이트 라인(GIL1_i)에서 각각 제2 방향(DR2)으로 연장되는 브랜치들을 포함할 수 있다. 제2 초기화 게이트 라인(GIL2_i)은 제2 방향(DR2)으로 각각 연장된 상기 브랜치들과 적어도 일부 중첩할 수 있고, 제2 콘택 플러그들(CP2)을 통해 제1 초기화 게이트 라인(GIL1_i)과 각각 연결될 수 있다.
일 실시예에 있어서, 복수의 제2 콘택 플러그들(CP2) 중 제1 방향(DR1)으로 서로 인접한 제2 콘택 플러그들(CP2) 사이에 배치된 복수의 화소들(PX) 중 제i 행에 배치되는 화소들의 개수는 k일 수 있다. 다른 말로, 복수의 제2 콘택 플러그들(CP2) 중 제1 방향(DR1)으로 서로 인접한 제2 콘택 플러그들(CP2) 사이에 배치된 데이터 라인들(DL_j, DL_j+1, DL_j+2, DL_j+3, DL_j+4, DL_j+5)의 개수는 k일 수 있다. 도 5 및 도 7은 k가 3인 경우를 예시적으로 도시한다.
복수의 게이트 패턴들(GP)은 제1 방향(DR1)으로 서로 이격하도록 배치될 수 있다. 다른 말로, 게이트 패턴들(GP) 각각은 아일랜드 형상일 수 있다.
게이트 패턴들(GP)과 제2 초기화 게이트 라인(GIL2_i)은 복수의 제3 콘택 플러그들(CP3)을 통해 서로 연결될 수 있다. 게이트 패턴들(GP)은 제2 초기화 게이트 라인(GIL2_i)과 적어도 일부 중첩할 수 있다. 게이트 패턴들(GP)은 제2 초기화 게이트 라인(GIL2_i)의 제1 부분들(P1) 중 하나와 적어도 일부 중첩할 수 있다. 게이트 패턴들(GP)은 제2 초기화 게이트 라인(GIL2_i)의 제1 부분들(P1) 중 하나와 적어도 일부 중첩할 수 있고, 제3 콘택 플러그들(CP3)을 통해 제2 초기화 게이트 라인(GIL2_i)과 각각 연결될 수 있다.
그 결과, 게이트 패턴들(GP)은 각각 제2 초기화 게이트 라인(GIL2_i)을 통해 초기화 신호를 전달 받을 수 있으며, 게이트 패턴들(GP)에 각각 포함된 애노드 초기화 게이트 전극들(G7)은 초기화 신호를 전달 받을 수 있다.
일 실시예에 있어서, 제2 초기화 게이트 라인(GIL2_i)의 제1 부분들(P1) 중 하나와 적어도 일부 중첩하는 게이트 패턴들(GP)의 개수는 k일 수 있다. 도 5 및 도 7은 k가 3인 경우를 예시적으로 도시한다.
일 실시예에 있어서, 도 7에 도시된 바와 같이 제1 초기화 게이트 라인들(GIL1_i, GIL1_i+1)과 제2 스캔 라인(GWL2_i)은 중첩할 수 있다.
한편, 다시 도 5를 참조하면, 제1 스캔 라인(GWL1_i)의 제1 브랜치들(BR1), 및 제1 초기화 게이트 라인(GIL1_i)의 제2 브랜치들(BR2)은 평면 상에서 활성 영역들(Aij, Ai(j+1), Ai(j+2), Ai(j+3), Ai(j+4), Ai(j+5)) 각각의 일측 및 타측을 둘러쌀 수 있다.
예를 들어, 도 5에 도시된 바와 같이 제2 브랜치들(BR2) 각각의 제3 부분들(BR2c)은 활성 영역들(Aij, Ai(j+1), Ai(j+2), Ai(j+3), Ai(j+4), Ai(j+5)) 각각의 일측에 배치되고, 제1 브랜치들(BR1), 및 제2 브랜치들(BR2) 각각의 제4 부분들(BR2d)은 활성 영역들(Aij, Ai(j+1), Ai(j+2), Ai(j+3), Ai(j+4), Ai(j+5)) 각각의 타측에 배치될 수 있다.
이러한 경우, 제1 스캔 라인(GWL1_i)의 제1 브랜치들(BR1), 및 제1 초기화 게이트 라인(GIL1_i)의 제2 브랜치들(BR2)은 활성 영역들(Aij, Ai(j+1), Ai(j+2), Ai(j+3), Ai(j+4), Ai(j+5))과 주변 금속층을 차폐하여 활성 영역들(Aij, Ai(j+1), Ai(j+2), Ai(j+3), Ai(j+4), Ai(j+5))과 주변 금속층 간의 기생 커패시턴스로 인한 신호 커플링을 감소시킬 수 있다.
일 실시예에 있어서, 제1 초기화 게이트 라인(GIL1_i)의 제2 브랜치(BR2)는 평면 상에서 데이터 라인(DL_j)과 노드 연결 패턴(NCP) 사이에 위치할 수 있다. 제2 브랜치(BR2)의 제3 부분(BR2c)은 평면 상에서 데이터 라인(DL_j)과 노드 연결 패턴(NCP) 사이에 위치할 수 있다. 이러한 경우, 제2 브랜치(BR2)의 제3 부분(BR2c)은 데이터 라인(DL_j)과 노드 연결 패턴(NCP)을 차폐하여 데이터 라인(DL_j)과 노드 연결 패턴(NCP) 간의 불필요한 커패시터가 형성되는 것을 방지하는 역할을 할 수 있다. 특히, 제i 행 화소들에 데이터 전압이 저장되고 제i 행 화소들이 상기 데이터 전압에 따라 발광하는 동안 제1 초기화 게이트 라인(GIL1_i)은 턴 오프 전압으로 일정하게 유지되므로 데이터 라인(DL_j)에 인가되는 데이터 전압들이 활성 영역들(Aij, Ai(j+1), Ai(j+2), Ai(j+3), Ai(j+4), Ai(j+5))에 영향을 주는 것을 감소시킬 수 있다.
도 8은 도 5의 화소 회로를 I-I' 및 II-II'을 따라 절취한 예시적인 단면도이다.
도 8은 도 5의 구동 TFT(T1), 제2 발광 제어 TFT(T6), 제1 스캔 라인(GWL1_i), 및 제2 스캔 라인(GWL2_i)을 도시한 것이며, 일부 부재가 생략되어 있을 수 있다.
이하, 도 8을 참조하여 표시 장치에 적층된 다층막 등에 대해 상세히 설명한다.
기판(200)은 글라스재, 세라믹재, 금속재, 또는 플렉서블 또는 벤더블 특성을 갖는 물질을 포함할 수 있다. 기판(200)이 플렉서블 또는 벤더블 특성을 갖는 경우, 기판(200)은 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르 이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate) 또는 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate)와 같은 고분자 수지를 포함할 수 있다.
기판(200)은 상기 물질의 단층 또는 다층 구조를 가질 수 있으며, 다층 구조의 경우 무기층을 더 포함할 수 있다. 일부 실시예에서, 기판(200)은 유기물/무기물/유기물의 구조를 가질 수 있다.
기판(200)과 버퍼층(211) 사이에는 배리어층(미도시)이 더 포함될 수 있다. 배리어층은 기판(200) 등으로부터의 불순물이 활성 영역(Aij)을 포함하는 반도체층(Act, 도 6)으로 침투하는 것을 방지하거나 최소화하는 역할을 할 수 있다. 배리어층은 산화물 또는 질화물과 같은 무기물, 또는 유기물, 또는 유무기 복합물을 포함할 수 있으며, 무기물과 유기물의 단층 또는 다층 구조로 이루어질 수 있다.
버퍼층(211) 상에는 반도체층(Act)이 배치될 수 있다. 반도체층(Act)은 비정질 실리콘을 포함하거나, 폴리 실리콘을 포함할 수 있다.
다른 실시예로서, 반도체층(Act)은 산화물 반도체 물질을 포함할 수 있다. 반도체층(Act)은 예컨대, 인듐(In), 갈륨(Ga), 스태늄(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf), 카드뮴(Cd), 게르마늄(Ge), 크롬(Cr), 티타늄(Ti), 알루미늄(Al), 세슘(Cs), 세륨(Ce) 및 아연(Zn)을 포함하는 군에서 선택된 적어도 하나 이상의 물질의 산화물을 포함할 수 있다.
일 예로, 반도체층(Act)은 ITZO(InSnZnO) 반도체층, IGZO(InGaZnO) 반도체층 등일 수 있다. 산화물 반도체는 넓은 밴드갭(band gap, 약 3.1eV), 높은 캐리어 이동도(high carrier mobility) 및 낮은 누설 전류를 가지므로, 구동 시간이 길더라도 전압 강하가 크지 않아 저주파 구동 시에도 전압 강하에 따른 휘도 변화가 크지 않은 장점이 있다.
활성 영역(Aij)은 채널 영역들(C1, C6)과 채널 영역들(C1, C6) 각각의 양 옆에 배치된 소스 영역들(S1, S6) 및 드레인 영역들(D1, D6)을 포함할 수 있다. 활성 영역(Aij)은 단층 또는 다층으로 구성될 수 있다.
기판(200) 상에는 반도체층(Act)을 덮도록 제1 게이트 절연층(213) 및 제2 게이트 절연층(215)이 적층되어 배치될 수 있다. 제1 게이트 절연층(213) 및 제2 게이트 절연층(215)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2)등을 포함할 수 있다.
제1 게이트 절연층(213) 상에는 게이트 전극들(G1, G6) 및 제1 스캔 라인(GWL1_i)을 포함하는 제1 도전층(CL1, 도 7)이 배치될 수 있다. 제1 도전층(CL1)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 예로, 제1 도전층(CL1)은 Ti/Al/Ti의 다층 구조로 이루어질 수 있다.
일 실시예에 있어서, 저장 커패시터(Cst)는 하부 전극(CE1) 및 상부 전극(CE2)으로 구비되며, 도 8에 도시된 바와 같이 구동 TFT(T1)와 중첩될 수 있다. 예컨대, 구동 TFT(T1)의 구동 게이트 전극(G1)은 저장 커패시터(Cst)의 하부 전극(CE1)으로의 기능을 수행할 수 있다. 이와 다르게 저장 커패시터(Cst)는 구동 TFT(T1)와 중첩되지 않고, 따로 존재할 수도 있다.
저장 커패시터(Cst)의 상부 전극(CE2)은 제2 게이트 절연층(215)을 사이에 두고 하부 전극(CE1)과 중첩하며, 커패시턴스을 형성한다. 이 경우, 제2 게이트 절연층(215)은 저장 커패시터(Cst)의 유전체층의 기능을 할 수 있다. 저장 커패시터(Cst)의 상부 전극(CE2)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 예로, 저장 커패시터(Cst)의 상부 전극(CE2)은 Ti/Al/Ti의 다층 구조로 이루어질 수 있다.
제2 게이트 절연층(215) 상에는 저장 커패시터(Cst)의 상부 전극(CE2)을 덮도록 층간 절연층(217)이 구비될 수 있다. 층간 절연층(217)은 실리콘산화물(SiO2), 실리콘질화물(SiNX), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2) 등을 포함할 수 있다.
층간 절연층(217) 상에는 제1 애노드 연결 패턴(ACP1) 및 제2 스캔 라인(GWL2_i)을 포함하는 제2 도전층(CL2, 도 7)이 배치될 수 있다. 제2 도전층(CL2)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 예로, 제2 도전층(CL2)은 Ti/Al/Ti의 다층 구조로 이루어질 수 있다.
제1 애노드 연결 패턴(ACP1) 및 제2 스캔 라인(GWL2_i)은 절연층들에 형성된 콘택홀들을 통해 활성 영역(Aij) 및 제1 스캔 라인(GWL1_i)과 각각 연결될 수 있다.
예컨대, 제1 애노드 연결 패턴(ACP1)은 제1 게이트 절연층(213), 제2 게이트 절연층(215), 및 층간 절연층(217)에 형성된 콘택홀(CNT)을 통해 제2 발광 제어 TFT(T6)와 연결될 수 있다. 제1 애노드 연결 패턴(ACP1)의 일부는 콘택홀(CNT)에 매립될 수 있고, 콘택홀(CNT)에 매립된 제1 애노드 연결 패턴(ACP1)의 일부는 제10 콘택 플러그(CP10)로 지칭될 수 있다. 다른 말로, 제1 애노드 연결 패턴(ACP1)과 제10 콘택 플러그(CP10)는 일체(一體)일 수 있다.
제2 스캔 라인(GWL2_i)은 제2 게이트 절연층(215) 및 층간 절연층(217)에 형성된 제1 콘택홀(CNT1)을 통해 제1 스캔 라인(GWL1_i)과 연결될 수 있다. 제2 스캔 라인(GWL2_i)의 일부는 제1 콘택홀(CNT1)에 매립될 수 있고, 제1 콘택홀(CNT1)에 매립된 제2 스캔 라인(GWL2_i)의 일부는 제1 콘택 플러그(CP1)로 지칭될 수 있다. 다른 말로, 제2 스캔 라인(GWL2_i)과 제1 콘택 플러그(CP1)는 일체(一體)일 수 있다.
일 실시예에 있어서, 전술한 도 1에 도시된 게이트 구동부(120)는 제2 스캔 라인(GWL2_i)에 스캔 신호(GW_i)를 출력할 수 있다. 이때, 제2 스캔 라인(GWL2_i)의 선 저항은 제1 스캔 라인(GWL1_i)의 선 저항보다 작을 수 있다. 이러한 경우, 선 저항이 작은 제2 스캔 라인(GWL2_i)을 통해 제1 스캔 라인(GWL1_i)에 스캔 신호(GW_i)를 전달하므로, 동일 행에 배치된 화소들(PX)은 신호 딜레이 차이가 감소되어 각각 스캔 신호(GW_i)를 전달받을 수 있다.
제2 도전층(CL2)은 무기 보호층(미도시)으로 커버될 수 있다. 무기 보호층은 질화실리콘(SiNX)과 산화실리콘(SiOX)의 단일막 또는 다층막일 수 있다. 무기 보호층은 층간 절연층(217) 상에 배치된 일부 배선들을 커버하여 보호하기 위해 도입된 것일 수 있다.
층간 절연층(217) 상에는 평탄화층(219)이 배치되며, 평탄화층(219) 상에 발광 소자(300)가 배치될 수 있다.
평탄화층(219)은 유기 물질로 이루어진 막이 단층 또는 다층으로 형성될 수 있으며, 평탄한 상면을 제공한다. 이러한, 평탄화층(219)은 BCB(Benzocyclobutene), 폴리이미드(polyimide), HMDSO(Hexamethyldisiloxane), Polymethylmethacrylate(PMMA)나, Polystyrene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등을 포함할 수 있다.
일 실시예에 있어서, 평탄화층(219)은 제1 평탄화층(219a) 및 제2 평탄화층(219b)을 포함할 수 있다.
제1 평탄화층(219a) 상에는 제2 애노드 연결 패턴(ACP2)이 배치될 수 있다. 제2 애노드 연결 패턴(ACP2)은 제1 평탄화층(219a)에 형성된 콘택홀(CNT')을 통해 제1 애노드 연결 패턴(ACP1)과 연결될 수 있다. 제2 애노드 연결 패턴(ACP2)의 일부는 콘택홀(CNT')에 매립될 수 있고, 콘택홀(CNT')에 매립된 제2 애노드 연결 패턴(ACP2)의 일부는 제13 콘택 플러그(CP13)로 지칭될 수 있다. 다른 말로, 제2 애노드 연결 패턴(ACP2)과 제13 콘택 플러그(CP13)는 일체(一體)일 수 있다.
제2 평탄화층(219b) 상에는 화소 전극(310)이 배치될 수 있다. 화소 전극(310)은 제2 평탄화층(219b)에 형성된 콘택홀(CNT'')을 통해 제2 애노드 연결 패턴(ACP2)과 연결될 수 있다. 화소 전극(310)의 일부는 콘택홀(CNT'')에 매립될 수 있고, 콘택홀(CNT'')에 매립된 화소 전극(310)의 일부는 제14 콘택 플러그(CP14)로 지칭될 수 있다. 다른 말로, 화소 전극(310)과 제14 콘택 플러그(CP14)는 일체(一體)일 수 있다.
이처럼, 화소 전극(310)과 제2 발광 제어 TFT(T6)는 제1 애노드 연결 패턴(ACP1), 제10 콘택 플러그(CP10), 제2 애노드 연결 패턴(ACP2), 제13 콘택 플러그(CP13), 및 제14 콘택 플러그(CP14)을 통해 서로 연결될 수 있다.
평탄화층(219) 상에는 발광 소자(300)가 배치될 수 있다. 발광 소자(300)는 화소 전극(310), 유기 발광층을 포함하는 중간층(320), 및 대향 전극(330)을 포함할 수 있다.
화소 전극(310)은 (반)투광성 전극 또는 반사 전극일 수 있다. 일부 실시예에서, 화소 전극(310)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 및 이들의 화합물 등으로 형성된 반사층과, 반사층 상에 형성된 투명 또는 반투명 전극층을 구비할 수 있다. 투명 또는 반투명 전극층은 인듐틴옥사이드(ITO; indium tin oxide), 인듐징크옥사이드(IZO; indium zinc oxide), 징크옥사이드(ZnO; zinc oxide), 인듐옥사이드(In2O3; indium oxide), 인듐갈륨옥사이드(IGO; indium gallium oxide), 또는 알루미늄징크옥사이드(AZO; aluminum zinc oxide)를 포함하는 그룹에서 선택된 적어도 하나 이상을 구비할 수 있다. 일부 실시예에서, 화소 전극(310)은 ITO/Ag/ITO로 구비될 수 있다.
평탄화층(219) 상에는 화소 정의막(221)이 배치될 수 있다. 또한, 화소 정의막(221)은 화소 전극(310)의 가장자리와 화소 전극(310) 상부의 대향 전극(330)의 사이의 거리를 증가시킴으로써 화소 전극(310)의 가장자리에서 아크 등이 발생하는 것을 방지하는 역할을 할 수 있다.
화소 정의막(221)은 폴리이미드, 폴리아마이드(Polyamide), 아크릴 수지, 벤조사이클로부텐 및 페놀 수지로 이루어진 군에서 선택되는 하나 이상의 유기 절연 물질로, 스핀 코팅 등의 방법으로 형성될 수 있다.
중간층(320)은 화소 정의막(221)에 의해 형성된 개구 내에 배치될 수 있다. 중간층(320)은 유기 발광층을 포함할 수 있다. 유기 발광층은 적색, 녹색, 청색, 또는 백색의 빛을 방출하는 형광 또는 인광 물질을 포함하는 유기물을 포함할 수 있다. 유기 발광층은 저분자 유기물 또는 고분자 유기물일 수 있으며, 유기 발광층의 아래 및 위에는, 홀 수송층(HTL; hole transport layer), 홀 주입층(HIL; hole injection layer), 전자 수송층(ETL; electron transport layer), 또는 전자 주입층(EIL; electron injection layer) 등과 같은 기능층이 선택적으로 더 배치될 수 있다.
중간층(320)은 복수의 화소 전극(310)들 각각에 대응하여 배치될 수 있다. 그러나, 이에 한정되지 않는다. 중간층(320)은 복수의 화소 전극(310)들에 걸쳐서 일체인 층을 포함할 수 있는 등 다양한 변형이 가능하다.
대향 전극(330)은 투광성 전극 또는 반사 전극일 수 있다. 일부 실시예에서, 대향 전극(330)은 투명 또는 반투명 전극일 수 있으며, Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg 및 이들의 화합물을 포함하는 일함수가 작은 금속 박막으로 형성될 수 있다. 또한, 금속 박막 위에 ITO, IZO, ZnO 또는 In2O3 등의 TCO(transparent conductive oxide)막이 더 배치될 수 있다. 대향 전극(330)은 표시부에 걸쳐 배치되며, 중간층(320)과 화소 정의막(221)의 상부에 배치될 수 있다. 대향 전극(330)은 복수의 발광 소자(300)들에 있어서 일체(一體)로 형성되어 복수의 화소 전극(310)들에 대응할 수 있다.
발광 소자(300)는 봉지층(미도시)으로 커버될 수 있다. 봉지층은 적어도 하나의 유기 봉지층 및 적어도 하나의 무기 봉지층을 포함할 수 있다.
무기 봉지층은 알루미늄옥사이드, 티타늄옥사이드, 탄탈륨옥사이드, 하프늄옥사이드, 징크옥사이드, 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드 중 하나 이상의 무기물을 포함할 수 있다. 제1 무기 봉지층 및 제2 무기 봉지층은 전술한 물질을 포함하는 단일 층 또는 다층일 수 있다. 유기 봉지층은 폴리머(polymer)계열의 물질을 포함할 수 있다. 폴리머 계열의 소재로는 폴리메틸메타크릴레이트, 폴리아크릴산과 같은 아크릴계 수지, 에폭시계 수지, 폴리이미드 및 폴리에틸렌 등을 포함할 수 있다. 일 실시예로, 유기 봉지층은 아크릴레이트 폴리머(acrylate polymer)를 포함할 수 있다.
도 9는 도 5의 화소 회로를 I-I' 및 III-III'을 따라 절취한 예시적인 단면도이다. 도 9에 있어서, 도 8과 동일한 참조 부호는 동일 부재를 일컫는 바, 이들에 대한 중복 설명은 생략한다.
도 9는 도 5의 구동 TFT(T1), 제2 발광 제어 TFT(T6), 제1 초기화 게이트 라인(GIL1_i), 제2 초기화 게이트 라인(GIL2_i), 게이트 패턴(GP), 및 가로 전압선(VLh)을 도시한 것이며, 일부 부재가 생략되어 있을 수 있다.
버퍼층(211) 상에는 가로 전압선(VLh)이 배치될 수 있다. 전술한 도 5 및 도 6에 도시된 바와 같이 가로 전압선(VLh)은 반도체층(Act)에 포함될 수 있다.
제1 게이트 절연층(213) 상에는 제1 초기화 게이트 라인(GIL1_i) 및 게이트 패턴(GP)이 배치될 수 있다. 제1 초기화 게이트 라인(GIL1_i) 및 게이트 패턴(GP)은 게이트 전극들(G1, G6)과 함께 제1 도전층(CL1)에 포함될 수 있다.
층간 절연층(217) 상에는 제2 초기화 게이트 라인(GIL2_i)가 배치될 수 있다. 제2 초기화 게이트 라인(GIL2_i)은 제1 애노드 연결 패턴(ACP1)과 함께 제2 도전층(CL2)에 포함될 수 있다.
제2 초기화 게이트 라인(GIL2_i)은 제2 게이트 절연층(215) 및 층간 절연층(217)에 형성된 제2 콘택홀(CNT2)을 통해 제1 초기화 게이트 라인(GIL1_i)과 연결될 수 있다. 제2 초기화 게이트 라인(GIL2_i)의 일부는 제2 콘택홀(CNT2)에 매립될 수 있고, 제2 콘택홀(CNT2)에 매립된 제2 초기화 게이트 라인(GIL2_i)의 일부는 제2 콘택 플러그(CP2)로 지칭될 수 있다. 다른 말로, 제2 초기화 게이트 라인(GIL2_i)과 제2 콘택 플러그(CP2)는 일체(一體)일 수 있다.
제2 초기화 게이트 라인(GIL2_i)은 제2 게이트 절연층(215) 및 층간 절연층(217)에 형성된 제3 콘택홀(CNT3)을 통해 게이트 패턴(GP)과 연결될 수 있다. 제2 초기화 게이트 라인(GIL2_i)의 일부는 제3 콘택홀(CNT3)에 매립될 수 있고, 제3 콘택홀(CNT3)에 매립된 제2 초기화 게이트 라인(GIL2_i)의 일부는 제3 콘택 플러그(CP3)로 지칭될 수 있다. 다른 말로, 제2 초기화 게이트 라인(GIL2_i)과 제3 콘택 플러그(CP3)는 일체(一體)일 수 있다.
일 실시예에 있어서, 전술한 도 1에 도시된 게이트 구동부(120)는 제2 초기화 게이트 라인(GIL2_i)에 제1 초기화 신호(GI_i)를 출력할 수 있다. 이때, 제2 초기화 게이트 라인(GIL2_i)의 선 저항은 제1 초기화 게이트 라인(GIL1_i)의 선 저항보다 작을 수 있다. 이러한 경우, 선 저항이 작은 제2 초기화 게이트 라인(GIL2_i)을 통해 제1 초기화 게이트 라인(GIL1_i) 및 게이트 패턴(GP)에 각각 제1 초기화 신호(GI_i)를 전달하므로, 동일 행에 배치된 화소들(PX)은 신호 딜레이 차이가 감소되어 각각 제1 초기화 신호(GI_i)를 전달받을 수 있다.
지금까지는 표시 장치에 대해서만 주로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 예컨대 이러한 표시 장치를 제조하기 위한 표시 장치의 제조 방법 역시 본 발명의 범위에 속한다고 할 것이다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
100: 표시 장치
GWL1: 제1 스캔 라인
GWL2: 제2 스캔 라인
EP1: 제1 연장 부분
BR1: 제1 브랜치
CP1, CP2: 제1 콘택 플러그, 제2 콘택 플러그
GIL1: 제1 초기화 게이트 라인
GIL2: 제2 초기화 게이트 라인
P1: 제2 초기화 게이트 라인의 제1 부분
P2: 제2 초기화 게이트 라인의 제2 부분

Claims (20)

  1. 기판 상에 배치된 복수의 화소들;
    상기 기판 상에 배치되고, 평면 상에서 제1 방향으로 연장되어 상기 복수의 화소들 중 동일 행에 배치되는 화소들에 연결되는 제1 연장 부분, 및 각각 상기 제1 연장 부분에서 제2 방향으로 연장되는 복수의 제1 브랜치들을 포함하는 제1 스캔 라인;
    상기 기판 상에 배치되고, 평면 상에서 상기 제1 방향으로 연장되고, 상기 제1 연장 부분과 상기 제2 방향으로 이격되는 제2 스캔 라인; 및
    상기 복수의 제1 브랜치들과 상기 제2 스캔 라인을 연결하는 복수의 제1 콘택 플러그들을 포함하는 표시 장치.
  2. 제1 항에 있어서,
    복수의 제1 콘택 플러그들 중 상기 제1 방향으로 서로 인접한 제1 콘택 플러그들 사이에 배치된 상기 복수의 화소들 중 동일 행에 배치되는 화소들의 개수는 k인 표시 장치. (여기서, k는 자연수이다.)
  3. 제1 항에 있어서,
    상기 기판 상에 배치되고, 평면 상에서 상기 제1 방향으로 연장되어 상기 복수의 화소들 중 동일 행에 배치되는 화소들에 연결되는 제1 초기화 게이트 라인;
    상기 기판 상에 배치되고, 평면 상에서 상기 제1 방향으로 연장되고, 상기 제1 초기화 게이트 라인과 상기 제2 방향으로 이격되는 복수의 제1 부분들, 및 상기 제1 초기화 게이트 라인과 적어도 일부 중첩하는 복수의 제2 부분들을 갖는 제2 초기화 게이트 라인; 및
    상기 제1 초기화 게이트 라인과 상기 제2 초기화 게이트 라인을 연결하는 복수의 제2 콘택 플러그들을 더 포함하는 표시 장치.
  4. 제3 항에 있어서,
    상기 제2 초기화 게이트 라인의 상기 복수의 제1 부분들과 상기 복수의 제2 부분들은 상기 제1 방향을 따라 서로 교대로 배치되는 표시 장치.
  5. 제3 항에 있어서,
    상기 제2 초기화 게이트 라인은 각각 상기 복수의 제1 부분들에서 상기 제2 방향으로 연장되는 복수의 제2 브랜치들을 포함하고,
    상기 복수의 제2 콘택 플러그들은 각각 상기 제1 초기화 게이트 라인과 상기 복수의 제2 브랜치들을 연결하는 표시 장치.
  6. 제3 항에 있어서,
    복수의 제2 콘택 플러그들 중 상기 제1 방향으로 서로 인접한 제2 콘택 플러그들 사이에 배치된 상기 복수의 화소들 중 동일 행에 배치되는 화소들의 개수는 k인 표시 장치. (여기서, k는 자연수이다.)
  7. 제3 항에 있어서,
    상기 제1 초기화 게이트 라인은 평면 상에서 상기 제1 방향으로 연장되는 제2 연장 부분, 및 복수의 제3 브랜치들을 포함하고,
    상기 복수의 제3 브랜치들 각각은 상기 제2 연장 부분에서 상기 제2 방향으로 연장된 제1 부분, 상기 제1 부분에서 상기 제1 방향으로 연장된 제2 부분, 및 상기 제2 부분에서 상기 제2 방향으로 연장된 제3 부분을 포함하는 표시 장치.
  8. 제7 항에 있어서,
    상기 복수의 화소들 각각은,
    발광 소자;
    게이트-소스 전압에 따라 상기 발광 소자로 흐르는 전류를 제어하는 구동 TFT;
    스캔 신호에 응답하여 상기 구동 TFT의 드레인과 게이트를 서로 접속하는 보상 TFT; 및
    상기 구동 TFT의 게이트와 상기 보상 TFT의 드레인을 연결하는 노드 연결 패턴을 포함하고,
    상기 표시 장치는,
    상기 기판 상에 배치되고, 평면 상에서 상기 제2 방향으로 연장되어 상기 복수의 화소들 중 동일 열에 배치되는 화소들에 연결되는 데이터 라인을 더 포함하고,
    상기 제1 초기화 게이트 라인의 상기 제3 부분은 평면 상에서 상기 데이터 라인과 상기 노드 연결 패턴 사이에 위치하는 표시 장치.
  9. 제3 항에 있어서,
    상기 제1 방향으로 서로 이격하고, 상기 제2 초기화 게이트 라인의 상기 복수의 제1 부분들 중 하나와 적어도 일부 중첩하는 복수의 게이트 패턴들을 더 포함하는 표시 장치.
  10. 제9 항에 있어서,
    상기 제2 초기화 게이트 라인의 상기 복수의 제1 부분들 중 하나와 적어도 일부 중첩하는 상기 복수의 게이트 패턴들의 개수는 3인 표시 장치.
  11. 제9 항에 있어서,
    상기 기판 상에 배치되고, 상기 제1 스캔 라인, 상기 제1 초기화 게이트 라인, 및 상기 복수의 게이트 패턴들을 포함하는 제1 도전층; 및
    상기 제1 도전층 상에 배치되고, 상기 제2 스캔 라인 및 상기 제2 초기화 게이트 라인을 포함하는 제2 도전층을 더 포함하는 표시 장치.
  12. 제1 항에 있어서,
    상기 제2 스캔 라인은 상기 제1 스캔 라인 상에 배치되고, 상기 복수의 제1 브랜치들과 적어도 일부 중첩하는 표시 장치.
  13. 제12 항에 있어서,
    상기 제2 스캔 라인과 상기 복수의 제1 콘택 플러그들은 일체(一體)인 표시 장치.
  14. 제1 항에 있어서,
    상기 기판과 상기 제1 스캔 라인 사이에 개재되고, 상기 복수의 화소들에 각각 포함되는 복수의 활성 영역들, 및 상기 복수의 활성 영역들과 연결되는 전압선을 포함하는 반도체층을 더 포함하는 표시 장치.
  15. 기판 상에 배치된 복수의 화소들;
    상기 기판 상에 배치되고, 평면 상에서 제1 방향으로 연장되어 상기 복수의 화소들 중 동일 행에 배치되는 화소들에 연결되는 제1 게이트 라인;
    상기 기판 상에 배치되고, 평면 상에서 상기 제1 방향으로 연장되고, 상기 제1 게이트 라인과 제2 방향으로 이격되는 복수의 제1 부분들, 및 상기 제1 게이트 라인과 적어도 일부 중첩하는 복수의 제2 부분들을 갖는 제2 게이트 라인; 및
    상기 제1 게이트 라인과 상기 제2 게이트 라인을 연결하는 복수의 콘택 플러그들을 포함하는 표시 장치.
  16. 제15 항에 있어서,
    상기 제2 게이트 라인의 상기 복수의 제1 부분들과 상기 복수의 제2 부분들은 상기 제1 방향을 따라 서로 교대로 배치되는 표시 장치.
  17. 제15 항에 있어서,
    상기 제2 게이트 라인은 각각 상기 복수의 제1 부분들에서 상기 제2 방향으로 연장되는 복수의 제1 브랜치들을 포함하고,
    상기 복수의 콘택 플러그들은 각각 상기 제1 게이트 라인과 상기 복수의 제1 브랜치들을 연결하는 표시 장치.
  18. 제15 항에 있어서,
    복수의 콘택 플러그들 중 상기 제1 방향으로 서로 인접한 콘택 플러그들 사이에 배치된 상기 복수의 화소들 중 동일 행에 배치되는 화소들의 개수는 k인 표시 장치. (여기서, k는 자연수이다.)
  19. 제15 항에 있어서,
    상기 제1 게이트 라인은 평면 상에서 상기 제1 방향으로 연장되는 연장 부분, 및 복수의 제2 브랜치들을 포함하고,
    상기 복수의 제2 브랜치들 각각은 상기 연장 부분에서 상기 제2 방향으로 연장된 제1 부분, 상기 제1 부분에서 상기 제1 방향으로 연장된 제2 부분, 및 상기 제2 부분에서 상기 제2 방향으로 연장된 제3 부분을 포함하는 표시 장치.
  20. 제15 항에 있어서,
    상기 제1 방향으로 서로 이격하고, 상기 제2 게이트 라인의 상기 복수의 제1 부분들 중 하나와 적어도 일부 중첩하는 복수의 게이트 패턴들을 더 포함하는 표시 장치.
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