KR20220058714A - 표시 장치 - Google Patents

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김성환
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Abstract

본 발명은 정전기에 의해 화소의 불량이 야기되는 것을 방지할 수 있는 표시 장치로서, 제1 노드를 갖는 제1 화소; 상기 제1 화소와 이웃하고, 제2 노드를 갖는 제2 화소; 및 상기 제1 화소의 상기 제1 노드에 연결되는 제1 전극, 상기 제2 화소의 상기 제2 노드에 연결되는 제2 전극, 및 턴 오프 전압이 인가되는 게이트 전극을 포함하는 상시 오프 TFT(Thin Film Transistor)를 포함하는 표시 장치를 제공한다.

Description

표시 장치{Display apparatus}
본 발명은 표시 장치에 관한 것이다.
표시 장치는 데이터를 시각적으로 표시하는 장치이다. 표시 장치는 휴대폰 등과 같은 소형 제품의 디스플레이로 사용되기도 하고, 텔레비전 등과 같은 대형 제품의 디스플레이로 사용되기도 한다.
표시 장치는 외부로 이미지를 디스플레이 하기 위해 전기적 신호를 받아 발광하는 복수의 화소들을 포함한다. 각 화소는 발광 소자를 포함하며, 예컨대 유기 발광 표시 장치의 경우 유기 발광 다이오드(Organic Light Emitting Diode, OLED)를 발광 소자로 포함한다. 일반적으로 유기 발광 표시 장치는 기판 상에 박막 트랜지스터 및 유기 발광 다이오드를 형성하고, 유기 발광 다이오드가 스스로 빛을 발광하여 작동한다.
최근 표시 장치는 그 용도가 다양해지면서 표시 장치의 품질을 향상시키는 설계가 다양하게 시도되고 있다.
본 발명이 해결하고자 하는 과제는 외부로부터 발생된 정전기에 의해 화소의 불량이 야기되는 것을 방지할 수 있는 표시 장치를 제공하는 것이다.
본 발명이 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 본 발명의 기재로부터 당해 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 관점에 따르면, 제1 노드를 갖는 제1 화소; 상기 제1 화소와 이웃하고, 제2 노드를 갖는 제2 화소; 및 상기 제1 화소의 상기 제1 노드에 연결되는 제1 전극, 상기 제2 화소의 상기 제2 노드에 연결되는 제2 전극, 및 턴 오프 전압이 인가되는 게이트 전극을 포함하는 상시 오프 TFT(Thin Film Transistor)를 포함하는 표시 장치가 제공된다.
일 예에 따르면, 상기 상시 오프 TFT는 상기 제1 노드와 상기 제2 노드를 물리적으로 연결하는 반도체 패턴을 포함할 수 있다.
일 예에 따르면, 상기 제1 화소는, 제1 발광 소자; 게이트-소스 전압에 따라 상기 제1 발광 소자로 흐르는 전류를 제어하는 제1 구동 TFT; 구동 전압이 인가되는 상기 제1 노드; 발광 제어 신호에 응답하여 상기 제1 노드와 상기 제1 구동 TFT의 소스를 서로 접속하는 제1 발광 제어 TFT; 및 제1 스캔 신호에 응답하여 제1 초기화 전압을 상기 제1 구동 TFT의 게이트에 인가하는 제1 게이트 초기화 TFT를 포함할 수 있다.
일 예에 따르면, 상기 턴 오프 전압은 상기 구동 전압일 수 있다.
일 예에 따르면, 상기 제2 화소는, 제2 발광 소자; 게이트-소스 전압에 따라 상기 제2 발광 소자로 흐르는 전류를 제어하는 제2 구동 TFT; 제2 스캔 신호에 응답하여 상기 제1 초기화 전압을 상기 제2 구동 TFT의 게이트에 인가하는 제2 게이트 초기화 TFT; 및 상기 제2 게이트 초기화 TFT가 상기 제2 스캔 신호에 응답하여 턴 온 될 때 상기 제1 초기화 전압이 인가되는 상기 제2 노드를 포함할 수 있다.
일 예에 따르면, 상기 제2 게이트 초기화 TFT는 서로 직렬로 연결되는 복수의 TFT를 포함하고, 상기 제2 노드는 상기 복수의 TFT 사이에 위치할 수 있다.
일 예에 따르면, 상기 제2 노드는 상기 복수의 TFT가 상기 제2 스캔 신호에 응답하여 턴 오프 될 때 플로팅될 수 있다.
일 예에 따르면, 상기 제1 화소는, 상기 제2 스캔 신호에 응답하여 제2 초기화 전압을 상기 제1 발광 소자의 애노드에 인가하는 애노드 초기화 TFT를 더 포함할 수 있다.
일 예에 따르면, 상기 제1 화소는, 상기 구동 전압이 인가되는 상부 전극 및 상기 제1 구동 TFT의 게이트에 연결되는 하부 전극을 갖는 저장 커패시터; 제3 스캔 신호에 응답하여 데이터 전압을 상기 제1 구동 TFT의 소스에 전달하는 스캔 TFT; 상기 제3 스캔 신호에 응답하여 동작하고, 상기 구동 TFT의 드레인과 게이트 사이에 연결되는 보상 TFT; 및 상기 발광 제어 신호에 응답하여 상기 제1 구동 TFT의 드레인과 상기 제1 발광 소자의 애노드를 서로 접속하는 제2 발광 제어 TFT를 더 포함할 수 있다.
일 예에 따르면, 상기 제2 화소는, 제2 발광 소자; 게이트-소스 전압에 따라 상기 제2 발광 소자로 흐르는 전류를 제어하는 제2 구동 TFT; 및 제2 스캔 신호에 응답하여 상기 제1 초기화 전압을 상기 제2 구동 TFT의 게이트에 인가하는 제2 게이트 초기화 TFT를 포함하고, 상기 제2 노드는 상기 제2 게이트 초기화 TFT의 소스 또는 드레인일 수 있다.
일 예에 따르면, 제1 방향으로 연장되는 데이터선을 더 포함하고, 상기 제1 화소와 상기 제2 화소는 상기 제1 방향으로 인접할 수 있다.
일 예에 따르면, 상기 상시 오프 TFT에 의해 상기 제1 화소와 상기 제2 화소는 전기적으로 절연될 수 있다.
일 예에 따르면, 상기 상시 오프 TFT의 상기 게이트 전극과 상기 제1 전극은 서로 연결되고, 상기 턴 오프 전압이 상기 제1 전극에 인가될 수 있다.
본 발명의 다른 관점에 따르면, 제1 방향으로 배열되고, 각각 발광 소자, 구동 전압이 인가되는 제1 노드, 및 선택적으로 제1 초기화 전압이 인가되는 제2 노드를 포함하는 복수의 화소; 및 상기 제1 방향을 따라 상기 복수의 화소와 배열되는 복수의 상시 오프 TFT(Thin Film Transistor)를 포함하고, 상기 복수의 상시 오프 TFT 각각은 상기 복수의 화소 중 서로 인접하는 2개의 화소 중 제1 화소의 상기 제1 노드와 제2 화소의 상기 제2 노드를 물리적으로 연결하는 표시 장치가 제공된다.
일 예에 따르면, 상기 제1 방향을 따라 연속적으로 연장되는 일체(一體)의 반도체 패턴을 더 포함하고, 상기 반도체 패턴은 상기 복수의 화소에 각각 포함되는 복수의 화소 영역과, 상기 복수의 상시 오프 TFT에 각각 포함되는 복수의 트랜지스터 영역을 포함할 수 있다.
일 예에 따르면, 상기 복수의 화소 각각은, 게이트-소스 전압에 따라 상기 발광 소자로 흐르는 전류를 제어하는 구동 TFT; 제1 스캔 신호에 응답하여 데이터 전압을 상기 구동 TFT에 전달하는 스캔 TFT; 및 제1 전극 및 상기 구동 TFT의 게이트에 연결되는 제2 전극을 갖는 저장 커패시터를 더 포함할 수 있다.
일 예에 따르면, 상기 복수의 화소 각각은, 상기 제1 스캔 신호에 응답하여 상기 구동 TFT의 드레인과 게이트를 서로 접속하는 보상 TFT를 더 포함할 수 있다.
일 예에 따르면, 상기 복수의 화소 각각은, 제2 스캔 신호에 응답하여 상기 제1 초기화 전압을 상기 구동 TFT의 게이트에 인가하는 게이트 초기화 TFT를 더 포함할 수 있다.
일 예에 따르면, 상기 복수의 화소 각각은, 발광 제어 신호에 응답하여 상기 제1 노드와 상기 구동 TFT의 소스를 서로 접속하는 제1 발광 제어 TFT; 및 상기 발광 제어 신호에 응답하여 상기 구동 TFT의 드레인과 상기 발광 소자의 애노드를 서로 접속하는 제2 발광 제어 TFT를 더 포함할 수 있다.
일 예에 따르면, 상기 복수의 화소 각각은, 제3 스캔 신호에 응답하여 제2 초기화 전압을 상기 발광 소자의 애노드에 인가하는 애노드 초기화 TFT를 더 포함할 수 있다.
전술한 것 외의 다른 측면, 특징, 이점은 이하의 발명을 실시하기 위한 구체적인 내용, 청구범위 및 도면으로부터 명확해질 것이다.
이러한 일반적이고 구체적인 측면이 시스템, 방법, 컴퓨터 프로그램, 또는 어떠한 시스템, 방법, 컴퓨터 프로그램의 조합을 사용하여 실시될 수 있다.
본 발명의 다양한 실시예들에 따르면, 제1 방향으로 연속적으로 연장되는 반도체 패턴을 일체(一體)로 형성함으로써, 외부 정전기에 의한 반도체 패턴이 파손되는 등의 화소 불량 문제를 개선할 수 있다. 따라서, 표시 장치의 불량을 방지할 수 있다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 블록도이다.
도 2는 일 실시예에 따른 복수의 화소 및 복수의 상시 오프 TFT를 개략적으로 도시한다.
도 3은 일 실시예에 따른 복수의 화소 각각의 등가 회로도를 도시한다.
도 4는 일 실시예에 따른 복수의 화소 각각의 반도체 패턴을 도시한다.
도 5는 다른 실시예에 따른 복수의 화소 각각의 등가 회로도를 도시한다.
도 6은 또 다른 실시예에 따른 복수의 화소 각각의 등가 회로도를 도시한다.
도 7은 또 다른 실시예에 따른 복수의 화소 각각의 등가 회로도를 도시한다.
도 8은 일 실시예에 따른 표시 장치의 개략적인 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예들에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예들에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예들에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예들에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
본 명세서에서 "A 및/또는 B"은 A이거나, B이거나, A와 B인 경우를 나타낸다. 그리고, "A 및 B 중 적어도 하나"는 A이거나, B이거나, A와 B인 경우를 나타낸다.
이하의 실시예에서, 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우, 또는/및 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 막, 영역, 구성 요소 등이 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 전기적으로 연결된 경우, 및/또는 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우를 나타낸다.
x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.
명세서 전체에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 블록도이다. 표시 장치는 전류에 의해 밝기가 달라지는 발광 소자, 예컨대, 유기 발광 다이오드(Organic Light Emitting Diode)를 포함하는 유기 발광 표시 장치(Organic Light Emitting Display)일 수 있다. 표시 장치가 유기 발광 표시 장치인 경우를 중심으로 이하 서술하고자 한다.
도 1을 참조하면, 유기 발광 표시 장치(100)는 표시부(110), 게이트 구동부(120), 데이터 구동부(130), 타이밍 제어부(140), 및 전압 생성부(150)를 포함한다.
표시부(110)는 제i 행 제j 열에 위치하는 화소(PXij)와 같은 화소들(PX)을 포함한다. 용이한 이해를 위해 도 1에는 하나의 화소(PXij)만 도시되었지만, m x n개의 화소들(PX)이 예컨대 매트릭스 형태로 배열될 수 있다. 여기서 i는 1 이상 m 이하의 자연수이고, j는 1 이상 n 이하의 자연수이다.
도 1에서는 오로지 예시적인 목적으로 7개의 트랜지스터와 1개의 커패시터를 포함하는 화소(PX)를 중심으로 설명한다. 그러나, 본 발명은 이러한 특정 화소 회로를 채용한 화소(PX)에만 적용되는 것이 아니라, 다른 화소 회로, 예컨대, 2개의 트랜지스터와 1개의 커패시터를 포함하는 화소 회로를 채용한 화소(PX) 등에도 동일하게 적용될 수 있다.
화소들(PX)은 제1 스캔선들(SL1_1 내지 SL1_m), 제2 스캔선들(SL2_1 내지 SL2_m+1), 발광 제어선들(EML_1 내지 EML_m), 및 데이터선들(DL_1 내지 DL_n)에 연결된다. 화소들(PX)은 전원선들(PL_1 내지 PL_n), 제1 전압선들(VL1_1 내지 VL1_m), 및 제2 전압선들(VL2_1 내지 VL2_m)에 연결된다. 예컨대, 도 1에 도시된 바와 같이, 제i 행 제j 열에 위치하는 화소(PXij)는 제1 스캔선(SL1_i), 제2 스캔선(SL2_i), 발광 제어선(EML_i), 데이터선(DL_j), 전원선(PL_j), 제1 전압선(VL1_i), 제2 전압선(VL2_i), 및 제2 스캔선(SL2_i+1)에 연결될 수 있다. 제2 스캔선(SL2_i+1)는 화소(PXij)에 대하여 제3 스캔선으로 지칭될 수 있다.
다른 예에 따르면, 화소(PXij)는 제1 스캔선(SL1_i), 제2 스캔선(SL2_i), 발광 제어선(EML_i), 데이터선(DL_j), 전원선(PL_j), 제1 전압선(VL1_i), 제2 전압선(VL2_i), 및 제2 스캔선(SL2_i+1) 중 일부의 선들에 연결될 수 있다. 예를 들면, 화소(PXij)는 제1 스캔선(SL1_i), 데이터선(DL_j), 및 전원선(PL_j)에 연결될 수 있다.
데이터선들(DL_1 내지 DL_n) 및 전원선들(PL_1 내지 PL_n)은 제1 방향(DR1)으로 연장되어 동일 열에 위치한 화소들(PX)에 연결될 수 있다. 제1 스캔선들(SL1_1 내지 SL1_m), 제2 스캔선들(SL2_1 내지 SL2_m+1), 발광 제어선들(EML_1 내지 EML_m), 제1 전압선들(VL1_1 내지 VL1_m), 및 제2 전압선들(VL2_1 내지 VL2_m)은 제2 방향(DR2)으로 연장되어 동일 행에 위치한 화소들(PX)에 연결될 수 있다.
제1 스캔선들(SL1_1 내지 SL1_m) 각각은 게이트 구동부(120)로부터 출력되는 제1 스캔 신호들(GW_1 내지 GW_m)을 동일 행의 화소들(PX)에게 전달하고, 제2 스캔선들(SL2_1 내지 SL2_m) 각각은 게이트 구동부(120)로부터 출력되는 제2 스캔 신호들(GI_1 내지 GI_m)을 동일 행의 화소들(PX)에게 전달하고, 제2 스캔선들(SL2_2 내지 SL2_m+1) 각각은 게이트 구동부(120)로부터 출력되는 제3 스캔 신호들(GB_1 내지 GB_m)을 동일 행의 화소들(PX)에게 전달한다. 제2 스캔 신호(GI_i)와 제3 스캔 신호(GB_i-1)는 제2 스캔선(SL2_i)를 통해 전달되는 동일한 신호일 수 있다.
발광 제어선들(EML_1 내지 EML_m) 각각은 게이트 구동부(120)로부터 출력되는 발광 제어 신호들(EM_1 내지 EM_m)을 동일 행의 화소들(PX)에게 전달한다. 데이터선들(DL_1 내지 DL_n) 각각은 데이터 구동부(130)로부터 출력되는 데이터 전압(Dm_1 내지 Dm_n)을 동일 열의 화소들(PX)에게 전달한다. 제i 행 제j 열에 위치하는 화소(PXij)는 제1 내지 제3 스캔 신호들(GW_i, GI_i, GB_i), 데이터 전압(Dm_j), 및 발광 제어 신호(EM_i)를 수신한다.
전원선들(PL_1 내지 PL_n) 각각은 전압 생성부(150)로부터 출력되는 제1 구동 전압(ELVDD)을 동일 열의 화소들(PX)에게 전달한다. 제1 전압선들(VL1_1 내지 VL1_m) 각각은 전압 생성부(150)로부터 출력되는 제1 초기화 전압(VINT1)을 동일 행의 화소들(PX)에게 전달한다. 제2 전압선들(VL2_1 내지 VL2_m) 각각은 전압 생성부(150)로부터 출력되는 제2 초기화 전압(VINT2)을 동일 행의 화소들(PX)에게 전달한다.
다른 예에 따르면, 제1 구동 전압(ELVDD)은 제2 방향으로 연장되는 전원선들을 통해 동일 행의 화소들(PX)에게 전달될 수 있다. 다른 예에 따르면, 제1 초기화 전압(VINT1)은 제1 방향으로 연장되는 제1 전압선들을 통해 동일 열의 화소들(PX)에게 전달될 수 있다. 다른 예에 따르면, 제2 초기화 전압(VINT2)은 제1 방향으로 연장되는 제2 전압선들을 통해 동일 열의 화소들(PX)에게 전달될 수 있다.
화소(PXij)는 발광 소자 및 데이터 전압(Dm_j)에 기초하여 발광 소자로 흐르는 전류의 크기를 제어하는 구동 TFT(Thin Film Transistor)를 포함한다. 데이터 전압(Dm_j)은 데이터 구동부(130)에서 출력되며 데이터선(DL_j)을 통해 화소(PXij)에서 수신된다. 발광 소자는 예컨대 유기 발광 다이오드일 수 있다. 발광 소자가 구동 TFT로부터 수신되는 전류의 크기에 대응하는 밝기로 발광함으로써, 화소(PXij)는 데이터 전압(Dm_j)에 대응하는 계조를 표현할 수 있다. 화소(PX)는 풀 컬러를 표시할 수 있는 단위 화소의 일부, 예컨대, 부화소에 대응될 수 있다. 화소(PXij)는 적어도 하나의 스위칭 TFT 및 적어도 하나의 커패시터를 더 포함할 수 있다. 화소(PXij)에 대하여 아래에서 더욱 자세히 설명한다.
전압 생성부(150)는 화소(PXij)의 구동에 필요한 전압들을 생성할 수 있다. 예컨대, 전압 생성부(150)는 제1 구동 전압(ELVDD), 제2 구동 전압(ELVSS), 제1 초기화 전압(VINT1), 및 제2 초기화 전압(VINT2)을 생성할 수 있다. 제1 구동 전압(ELVDD)의 레벨은 제2 구동 전압(ELVSS)의 레벨보다 높을 수 있다. 제2 초기화 전압(VINT2)의 레벨은 제1 초기화 전압(VINT1)의 레벨보다 높을 수 있다. 제2 초기화 전압(VINT2)의 레벨은 제2 구동 전압(ELVSS)의 레벨보다 높을 수 있다. 제2 초기화 전압(VINT2)과 제2 구동 전압(ELVSS)의 차이는 화소(PX)의 발광 소자가 발광하는데 필요한 문턱 전압보다 작을 수 있다.
도 1에 도시되지 않았지만, 전압 생성부(150)는 화소(PXij)의 스위칭 TFT를 제어하기 위한 제1 게이트 전압(VGH) 및 제2 게이트 전압(VGL)을 생성하여 게이트 구동부(120)에 제공할 수 있다. 제1 게이트 전압(VGH)이 스위칭 TFT의 게이트에 인가되면 스위칭 TFT는 턴 오프되고, 제2 게이트 전압(VGL)이 스위칭 TFT의 게이트에 인가되면 스위칭 TFT는 턴 온될 수 있다. 제1 게이트 전압(VGH)은 턴 오프 전압으로 지칭되고, 제2 게이트 전압(VGL)은 턴 온 전압으로 지칭될 수 있다. 화소(PXij)의 스위칭 TFT들은 p형 MOSFET일 수 있으며, 제1 게이트 전압(VGH)의 레벨은 제2 게이트 전압(VGL)의 레벨보다 높을 수 있다. 도 1에 도시되지 않았지만, 전압 생성부(150)는 감마 기준 전압들을 생성하여 데이터 구동부(130)에 제공할 수도 있다.
타이밍 제어부(140)는 게이트 구동부(120), 및 데이터 구동부(130)의 동작 타이밍을 제어함으로써, 표시부(110)를 제어할 수 있다. 표시부(110)의 화소들(PX)은 프레임 기간 마다 새로운 데이터 전압(Dm)을 수신하고, 데이터 전압(Dm)에 대응하는 휘도로 발광함으로써 한 프레임의 영상 소스 데이터(RGB)에 대응하는 영상을 표시할 수 있다.
일 실시예에 따르면, 한 프레임 기간은 게이트 초기화 기간, 데이터 기입 및 애노드 초기화 기간, 및 발광 기간을 포함할 수 있다. 초기화 기간에는 제2 스캔 신호(GI)와 동기화하여 제1 초기화 전압(VINT1)이 화소들(PX)에 인가될 수 있다. 데이터 기입 및 애노드 초기화 기간에는 제1 스캔 신호(GW)와 동기화하여 데이터 전압(Dm)이 화소들(PX)에 제공되고 제3 스캔 신호(GB)와 동기화하여 제2 초기화 전압(VINT2)이 화소들(PX)에 인가될 수 있다. 발광 기간에는 표시부(110)의 화소들(PX)이 발광한다.
타이밍 제어부(140)는 외부로부터 영상 소스 데이터(RGB)와 제어신호(CONT)를 수신한다. 타이밍 제어부(140)는 표시부(110) 및 화소들(PX)의 특성 등을 기초로 영상 소스 데이터(RGB)를 영상 데이터(DATA)로 변환할 수 있다. 타이밍 제어부(140)는 영상 데이터(DATA)를 데이터 구동부(130)에 제공할 수 있다.
제어신호(CONT)는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 클럭 신호(CLK) 등을 포함할 수 있다. 타이밍 제어부(140)는 제어신호(CONT)를 이용하여 게이트 구동부(120), 및 데이터 구동부(130)의 동작 타이밍을 제어할 수 있다. 타이밍 제어부(140)는 수평 주사 기간(horizontal scanning period)의 데이터 인에이블 신호(DE)를 카운트하여 프레임 기간을 판단할 수 있다. 이 경우, 외부로부터 공급되는 수직 동기신호(Vsync)와 수평 동기신호(Hsync)는 생략될 수 있다. 영상 소스 데이터(RGB)는 화소들(PX)의 휘도(luminance) 정보를 포함한다. 휘도는 정해진 수효, 예를 들어, 1024(=210), 256(=28) 또는 64(=26)개의 계조(gray)를 가질 수 있다.
타이밍 제어부(140)는 게이트 구동부(120)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어 신호(GDC), 및 데이터 구동부(130)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어 신호(DDC)를 포함하는 제어 신호들을 생성할 수 있다.
게이트 타이밍 제어 신호(GDC)는 게이트 스타트 펄스(Gate Start Pulse, GSP), 게이트 시프트 클럭(Gate Shift Clock, GSC), 게이트 출력 인에이블(Gate Output Enable, GOE) 신호 등을 포함할 수 있다. 게이트 스타트 펄스(GSP)는 주사 기간의 시작 시점에 첫 번째 스캔 신호를 생성하는 게이트 구동부(120)에 공급된다. 게이트 시프트 클럭(GSC)은 게이트 구동부(120)에 공통으로 입력되는 클럭 신호로서, 게이트 스타트 펄스(GSP)를 시프트 시키기 위한 클럭 신호이다. 게이트 출력 인에이블(GOE) 신호는 게이트 구동부(120)의 출력을 제어한다.
데이터 타이밍 제어 신호(DDC)는 소스 스타트 펄스(Source, Start Pulse, SSP), 소스 샘플링 클럭(Source Sampling Clock, SSC), 소스 출력 인에이블(Source Output Enable, SOE) 신호 등을 포함할 수 있다. 소스 스타트 펄스(SSP)는 데이터 구동부(130)의 데이터 샘플링 시작 시점을 제어하며, 주사 기간의 시작 시점에 데이터 구동부(130)에 제공된다. 소스 샘플링 클럭(SSC)은 라이징 또는 폴링 에지에 기준하여 데이터 구동부(130) 내에서 데이터의 샘플링 동작을 제어하는 클럭 신호이다. 소스 출력 인에이블 신호(SOE)는 데이터 구동부(130)의 출력을 제어한다. 한편, 데이터 구동부(130)에 공급되는 소스 스타트 펄스(SSP)는 데이터 전송 방식에 따라 생략될 수도 있다.
게이트 구동부(120)는 전압 생성부(150)로부터 제공되는 제1 및 제2 게이트 전압(VGH, VGL)을 이용하여 타이밍 제어부(140)로부터 공급된 게이트 타이밍 제어 신호(GDC)에 응답하여 제1 스캔 신호들(GW_1 내지 GW_m), 제2 스캔 신호들(GI_1 내지 GI_m), 및 제3 스캔 신호들(GB_1 내지 GB_m)을 순차적으로 생성한다.
데이터 구동부(130)는 타이밍 제어부(140)로부터 공급된 데이터 타이밍 제어 신호(DDC)에 응답하여 타이밍 제어부(140)로부터 공급되는 영상 데이터(DATA)를 샘플링하고 래치하여 병렬 데이터 체계의 데이터로 변환한다. 데이터 구동부(130)는 병렬 데이터 체계의 데이터로 변환할 때, 영상 데이터(DATA)를 감마 기준 전압으로 변환하여 아날로그 형태의 데이터 전압으로 변환한다. 데이터 구동부(130)는 데이터선들(DL_1 내지 DL_n)을 통해 데이터 전압(Dm_1 내지 Dm_n)을 화소들(PX)에 제공한다. 화소들(PX)은 제1 스캔 신호들(GW_1 내지 GW_m)에 응답하여 데이터 전압(Dm_1 내지 Dm_n)을 수신한다.
도 2는 일 실시예에 따른 복수의 화소 및 복수의 상시 오프 TFT를 개략적으로 도시한다.
도 2를 참조하면, 유기 발광 표시 장치의 표시부(110)는 제i 행 제j 열에 위치하는 화소(PXij)와 같은 화소들(PX)을 포함한다. 화소들(PX)은 제1 방향(DR1) 및 제2 방향(DR2)으로 배열될 수 있다. 예컨대, 화소들(PX)은 매트릭스 형태로 배열될 수 있다.
일 실시예에 있어서, 제1 방향(DR1)으로 배열되는 화소들(PX) 사이에는 복수의 상시 오프 TFT(Always-off TFT, AFT)가 교대로 배열될 수 있다. 동일 열에 위치하는 화소들(PX)은 복수의 상시 오프 TFT(AFT)를 통해 서로 물리적으로 연결될 수 있다. 예컨대, 도 2에 도시된 것처럼, 제j 열에 위치하는 화소들(PX) 사이에는 복수의 상시 오프 TFT(AFT)가 교대로 배열될 수 있다.
화소들(PX)은 각각 제1 노드(N1) 및 제2 노드(N2)를 포함할 수 있다. 이 때, 제1 노드(N1)는 제1 구동 전압(ELVDD, 도 1 참조)이 인가되는 노드일 수 있다. 제2 노드(N2)는 제1 초기화 전압(VINT1, 도 1 참조)이 선택적으로 인가되는 노드이거나, 제1 초기화 전압(VINT1)이 항상 인가되는 노드일 수 있다. 이에 대해서는 아래에서 더욱 자세히 설명한다.
복수의 상시 오프 TFT(AFT) 각각은 화소(PX)들 중 서로 인접하는 2개의 화소(PX) 사이에 위치할 수 있다. 복수의 상시 오프 TFT(AFT) 각각은 서로 인접하는 2개의 화소(PX) 중 하나의 제1 노드(N1)와 다른 하나의 제2 노드(N2)를 서로 연결할 수 있다.
예를 들어, 제1 방향(DR1)을 따라 제(i-2) 행 제j 열에 위치하는 화소(PX(i-2)j), 제(i-1) 행 제j 열에 위치하는 화소(PX(i-1)j), 제i 행 제j 열에 위치하는 화소(PXij), 제(i+1) 행 제j 열에 위치하는 화소(PX(i+1)j), 및 제(i+2) 행 제j 열에 위치하는 화소(PX(i+2)j)가 배열될 수 있다. 화소(PX(i-2)j), 화소(PX(i-1)j), 화소(PXij), 화소(PX(i+1)j), 및 화소(PX(i+2)j)는 각각 제1 노드(N1) 및 제2 노드(N2)를 포함할 수 있다.
화소(PX(i-2)j), 화소(PX(i-1)j), 화소(PXij), 화소(PX(i+1)j), 및 화소(PX(i+2)j) 사이에는 복수의 상시 오프 TFT(AFT)가 교대로 배열될 수 있다. 복수의 상시 오프 TFT(AFT) 중 하나는 화소(PX(i-2)j)와 화소(PX(i-1)j) 사이에 위치하고, 다른 하나는 화소(PX(i-1)j)와 화소(PXij) 사이에 위치하고, 또 다른 하나는 화소(PXij)와 화소(PX(i+1)j) 사이에 위치하고, 또 다른 하나는 화소(PX(i+1)j)와 화소(PX(i+2)j) 사이에 위치할 수 있다.
도 2에 도시된 바와 같이, 화소(PX(i-2)j)의 제1 노드(N1)와 화소(PX(i-1)j)의 제2 노드(N2)는 상시 오프 TFT(AFT)에 의해 연결되고, 화소(PX(i-1)j)의 제1 노드(N1)와 화소(PXij)의 제2 노드(N2)는 상시 오프 TFT(AFT)에 의해 연결되고, 화소(PXij)의 제1 노드(N1)와 화소(PX(i+1)j)의 제2 노드(N2)는 상시 오프 TFT(AFT)에 의해 연결되고, 화소(PX(i+1)j)의 제1 노드(N1)와 화소(PX(i+2)j)의 제2 노드(N2)는 상시 오프 TFT(AFT)에 의해 연결된다.
일 실시예에 있어서, 상시 오프 TFT(AFT)는 제1 노드(N1)에 연결되는 제1 전극(E1), 제2 노드(N2)에 연결되는 제2 전극(E2), 및 게이트 전극(G)을 포함할 수 있다. 상시 오프 TFT(AFT)의 게이트 전극(G)에는 턴 오프 전압(TFV)이 인가될 수 있다. 게이트 전극(G)에 턴 오프 전압(TFV)이 인가됨에 따라 상시 오프 TFT(AFT)는 항상 오프 상태일 수 있다. 여기서, '항상'은 유기 발광 표시 장치가 켜져 있을 때, 상시 오프 TFT(AFT)가 오프 상태인 것을 의미할 수 있다. 유기 발광 표시 장치가 동작하는 동안 상시 오프 TFT(AFT)의 제1 전극(E1)과 제2 전극(E2)는 서로 전기적으로 절연될 수 있다.
상시 오프 TFT(AFT)는 항상 오프 상태일 수 있으므로, 상시 오프 TFT(AFT)는 서로 이웃하는 화소들(PX)을 물리적으로 연결하지만, 서로 이웃하는 화소들(PX)을 전기적으로 절연할 수 있다. 예를 들면, 상시 오프 TFT(AFT)는 서로 인접하는 2개의 화소(PX) 중 하나의 제1 노드(N1)와 다른 하나의 제2 노드(N2)를 물리적으로 연결하지만, 서로 인접하는 2개의 화소(PX) 중 하나의 제1 노드(N1)와 다른 하나의 제2 노드(N2)를 전기적으로 절연할 수 있다.
한편, 도 2에서는 상시 오프 TFT(AFT)가 한 개의 TFT로 구성되는 것으로 도시하고 있으나, 상시 오프 TFT(AFT)는 서로 직렬로 연결되는 적어도 2개의 TFT를 포함할 수 있으며, 서로 직렬로 연결되는 적어도 2개의 TFT의 게이트에는 공통적으로 턴 오프 전압이 인가될 수 있다. 제1 노드(N1)과 제2 노드(N2) 사이에 연결되는 상시 오프 TFT(AFT)가 서로 직렬로 연결되는 복수의 TFT로 구성되는 경우, 제1 노드(N1)와 제2 노드(N2) 사이에서 상시 오프 TFT(AFT)를 통해 흐르는 누설 전류량이 더욱 감소할 수 있으며, 제1 노드(N1)와 제2 노드(N2)에 큰 전위차를 갖는 전압들이 각각 인가될 수도 있다. 예컨대, 제1 노드(N1)에는 제1 구동 전압(ELVDD)이 인가되고, 제2 노드(N2)에는 제1 초기화 전압(VINT1)이 인가될 수 있으며, 이 경우에도 제1 노드(N1)와 제2 노드(N2) 사이는 전기적으로 충분히 절연될 수 있다.
도 3은 일 실시예에 따른 복수의 화소 각각의 등가 회로도를 도시한다.
도 3에는 제i 행 제j 열에 위치하는 화소(PXij, 이하 제1 화소로 지칭함)와 제(i+1) 행 제j 열에 위치하는 화소(PX(i+1)j, 이하 제2 화소로 지칭함)가 도시되어 있다. 제1 화소(PXij)와 제2 화소(PX(i+1)j)는 서로 인접하고, 동일 열에 위치하여 동일한 데이터선(DL_j)에 연결될 수 있다.
일 실시예에 있어서, 제1 방향(DR1)으로 배열되는 제1 화소(PXij)와 제2 화소(PX(i+1)j) 사이에는 상시 오프 TFT(AFT)가 배치될 수 있다. 제1 화소(PXij)와 제2 화소(PX(i+1)j)는 각각 제1 노드(N1) 및 제2 노드(N2)를 포함할 수 있다. 이때, 제1 노드(N1)는 제1 구동 전압(ELVDD)이 인가되는 노드일 수 있다. 제2 노드(N2)는 제1 초기화 전압(VINT1)이 선택적으로 인가되는 노드일 수 있다.
상시 오프 TFT(AFT)는 제1 노드(N1)에 연결되는 제1 전극(E1), 제2 노드(N2)에 연결되는 제2 전극(E2), 및 게이트 전극(G)을 포함할 수 있다. 상시 오프 TFT(AFT)의 게이트 전극(G)에는 턴 오프 전압(TFV)이 인가될 수 있다. 게이트 전극(G)에 턴 오프 전압(TFV)이 인가됨에 따라 상시 오프 TFT(AFT)는 항상 오프 상태일 수 있다.
상시 오프 TFT(AFT)는 제1 화소(PXij)의 제1 노드(N1)와 제2 화소(PX(i+1)j)의 제2 노드(N2)를 연결할 수 있다. 상시 오프 TFT(AFT)는 항상 오프 상태일 수 있으므로, 상시 오프 TFT(AFT)는 제1 화소(PXij)의 제1 노드(N1)와 제2 화소(PX(i+1)j)의 제2 노드(N2)를 물리적으로 연결할 수 있다. 상시 오프 TFT(AFT)는 제1 화소(PXij)와 제2 화소(PX(i+1)j)를 물리적으로 연결하지만, 제1 화소(PXij)와 제2 화소(PX(i+1)j)는 상시 오프 TFT(AFT)에 의해 전기적으로 절연될 수 있다.
한편, 도 3에서는 상시 오프 TFT(AFT)가 한 개의 TFT로 구성되는 것으로 도시하고 있으나, 상시 오프 TFT(AFT)는 서로 직렬로 연결되는 2 이상의 TFT를 포함할 수도 있다.
도 3을 참조하면, 제1 화소(PXij)는 제1 내지 제3 스캔 신호들(GW_i, GI_i, GB_i)을 각각 전달하는 제1 내지 제3 스캔선들(GWL_i, GIL_i, GBL_i), 및 데이터 전압(Dm_j)을 전달하는 데이터선(DL_j), 발광 제어 신호(EM_i)를 전달하는 발광 제어선(EML_i)에 연결된다. 제1 화소(PXij)는 제1 구동 전압(ELVDD)을 전달하는 전원선(PL_j), 제1 초기화 전압(VINT1)을 전달하는 제1 전압선(VL1_i) 및 제2 초기화 전압(VINT2)을 전달하는 제2 전압선(VL2_i)에 연결된다. 제1 화소(PXij)는 제2 구동 전압(ELVSS)이 인가되는 공통 전극에 연결된다. 제1 화소(PXij)는 도 1의 화소(PXij)에 대응할 수 있다.
제1 스캔선(GWL_i)은 도 1의 제1 스캔선(SL1_i)에 대응하고, 제2 스캔선(GIL_i)은 도 1의 제2 스캔선(SL2_i)에 대응하고, 제3 스캔선(GBL_i)은 도 1의 제2 스캔선(SL2_i+1)에 대응한다.
제2 화소(PX(i+1)j)는 제1 내지 제3 스캔 신호들(GW_i+1, GI_i+1, GB_i+1)을 각각 전달하는 제1 내지 제3 스캔선들(GWL_i+1, GIL_i+1, GBL_i+1), 및 데이터 전압(Dm_j)을 전달하는 데이터선(DL_j), 발광 제어 신호(EM_i+1)를 전달하는 발광 제어선(EML_i+1)에 연결된다. 제2 화소(PX(i+1)j)는 제1 구동 전압(ELVDD)을 전달하는 전원선(PL_j), 제1 초기화 전압(VINT1)을 전달하는 제1 전압선(VL1_i+1) 및 제2 초기화 전압(VINT2)을 전달하는 제2 전압선(VL2_i+1)에 연결된다. 제2 화소(PX(i+1)j)는 제2 구동 전압(ELVSS)이 인가되는 공통 전극에 연결된다. 제2 스캔선(GIL_i+1)은 도 1의 제2 스캔선(SL2_i+1)에 대응한다. 제2 스캔선(GIL_i+1)은 제1 화소(PXij)에 대하여 제3 스캔선(GBL_i)으로 지칭될 수 있다.
이하, 제1 화소(PXij)와 제2 화소(PX(i+1)j)에 포함되는 소자들에 대해 설명한다. 제1 화소(PXij)의 등가 회로도는 제2 화소(PX(i+1)j)의 등가 회로도에 동일하게 적용될 수 있으므로, 제1 화소(PXij)를 기준으로 설명하고자 한다.
제1 화소(PXij)는 발광 소자(OLED), 제1 내지 제7 TFT(T1 내지 T7), 및 저장 커패시터(Cst)를 포함한다. 발광 소자(OLED)는 애노드와 캐소드를 갖는 유기 발광 다이오드일 수 있다. 캐소드는 제2 구동 전압(ELVSS)이 인가되는 공통 전극일 수 있다.
제1 TFT(T1)는 게이트-소스 전압에 따라 드레인 전류의 크기가 결정되는 구동 트랜지스터이고, 제2 내지 제7 TFT(T2 내지 T7)는 게이트-소스 전압, 실질적으로 게이트 전압에 따라 턴 온/오프되는 스위칭 트랜지스터일 수 있다. 제3 TFT(T3)는 서로 직렬로 연결되는 제1 보상 TFT(T3a)와 제2 보상 TFT(T3b)를 포함한다. 제4 TFT(T4)는 서로 직렬로 연결되는 제1 게이트 초기화 TFT(T4a)와 제2 게이트 초기화 TFT(T4b)를 포함한다.
제1 TFT(T1)는 구동 TFT로 지칭되고, 제2 TFT(T2)는 스캔 TFT로 지칭되고, 제3 TFT(T3)는 보상 TFT로 지칭되고, 제4 TFT(T4)는 게이트 초기화 TFT로 지칭되고, 제5 TFT(T5)는 제1 발광 제어 TFT로 지칭되고, 제6 TFT(T6)는 제2 발광 제어 TFT로 지칭되고, 제7 TFT(T7)는 애노드 초기화 TFT로 지칭될 수 있다.
저장 커패시터(Cst)는 전원선(PL_j)과 구동 TFT(T1)의 게이트 사이에 연결된다. 저장 커패시터(Cst)는 전원선(PL_j)에 연결되는 상부 전극(CE2), 및 구동 TFT(T1)의 게이트에 연결되는 하부 전극(CE1)을 가질 수 있다.
구동 TFT(T1)는 게이트-소스 전압에 따라 전원선(PL_j)에서 발광 소자(OLED)로 흐르는 전류(Id)의 크기를 제어할 수 있다. 구동 TFT(T1)는 저장 커패시터(Cst)의 하부 전극(CE1)에 연결되는 게이트, 제1 발광 제어 TFT(T5)를 통해 전원선(PL_j)에 연결되는 소스, 제2 발광 제어 TFT(T6)를 통해 발광 소자(OLED)에 연결되는 드레인을 가질 수 있다.
구동 TFT(T1)는 게이트-소스 전압에 따라 구동 전류(Id)를 발광 소자(OLED)에 출력할 수 있다. 구동 전류(Id)의 크기는 구동 TFT(T1)의 게이트-소스 전압과 문턱 전압의 차에 기초하여 결정된다. 발광 소자(OLED)는 구동 TFT(T1)로부터 구동 전류(Id)를 수신하고, 구동 전류(Id)의 크기에 따른 밝기로 발광할 수 있다.
스캔 TFT(T2)는 제1 스캔 신호(GW_i)에 응답하여 데이터 전압(Dm_j)을 구동 TFT(T1)의 소스에 전달한다. 스캔 TFT(T2)는 제1 스캔선(GWL_i)에 연결되는 게이트, 데이터선(GL_j)에 연결되는 소스, 및 구동 TFT(T1)의 소스에 연결되는 드레인을 가질 수 있다.
제1 및 제2 보상 TFT들(T3a, T3b)은 구동 TFT(T1)의 드레인과 게이트 사이에 직렬로 연결되며, 제1 스캔 신호(GW_i)에 응답하여 구동 TFT(T1)의 드레인과 게이트를 서로 연결한다. 제1 보상 TFT(T3a)는 제1 스캔선(GWL_i)에 연결되는 게이트, 제2 보상 TFT(T3b)의 드레인에 연결되는 소스, 및 구동 TFT(T1)의 게이트에 연결되는 드레인을 가질 수 있다. 제2 보상 TFT(T3b)는 제1 스캔선(GWL_i)에 연결되는 게이트, 구동 TFT(T1)의 드레인에 연결되는 소스, 및 제1 보상 TFT(T3a)의 소스에 연결되는 드레인을 가질 수 있다. 도 3에서는 보상 TFT(T3)가 서로 직렬로 연결되는 2개의 TFT를 포함하는 것으로 도시하고 있으나, 보상 TFT(T3)는 한 개의 TFT로 구성될 수 있다.
게이트 초기화 TFT(T4)는 제2 스캔 신호(GI_i)에 응답하여 제1 초기화 전압(VINT1)을 구동 TFT(T1)의 게이트에 인가한다. 게이트 초기화 TFT(T4)는 제2 스캔선(GIL_i)에 연결되는 게이트, 구동 TFT(T1)의 게이트에 연결되는 소스, 및 제1 전압선(VL1_i)에 연결되는 드레인을 가질 수 있다.
도 3에 도시된 바와 같이, 게이트 초기화 TFT(T4)는 구동 TFT(T1)의 게이트와 제1 전압선(VL1_i) 사이에서 서로 직렬로 연결되는 제1 게이트 초기화 TFT(T4a) 및 제2 게이트 초기화 TFT(T4b)를 포함할 수 있다. 제1 및 제2 게이트 초기화 TFT들(T4a, T4b) 사이의 노드는 제2 노드(N2)로 지칭한다. 제1 게이트 초기화 TFT(T4a)는 제2 스캔선(GIL_i)에 연결되는 게이트, 구동 TFT(T1)의 게이트에 연결되는 소스, 및 제2 노드(N2)에 연결되는 드레인을 가질 수 있다. 제2 게이트 초기화 TFT(T4b)는 제2 스캔선(GIL_i)에 연결되는 게이트, 제2 노드(N2)에 연결되는 소스, 및 제1 전압선(VL1_i)에 연결되는 드레인을 가질 수 있다. 제2 노드(N2)는 게이트 초기화 TFT(T4)의 소스 또는 드레인일 수 있다.
제2 게이트 초기화 TFT(T4b)가 제2 스캔 신호(GI_i)에 응답하여 턴 온 될 때, 제2 노드(N2)에는 제1 초기화 전압(VINT1)이 인가될 수 있다. 제2 노드(N2)에는 제1 초기화 전압(VINT1)이 선택적으로 인가될 수 있다.
도 3에서는 게이트 초기화 TFT(T4)가 서로 직렬로 연결되는 2개의 TFT를 포함하는 것으로 도시하고 있으나, 게이트 초기화 TFT(T4)가 서로 직렬로 연결되는 3 이상의 TFT를 포함할 수도 있다. 이때, 제2 노드(N2)는 복수의 게이트 초기화 TFT(T4) 사이에 위치할 수 있다. 제2 노드(N2)는 게이트 초기화 TFT(T4)의 소스 또는 드레인일 수 있다.
다른 예로, 게이트 초기화 TFT(T4)는 한 개의 TFT로 구성될 수도 있다. 이에 대해서는 아래에서 더욱 자세히 설명한다.
한편, 제2 화소(PX(i+1)j)의 제2 노드(N2)는 게이트 초기화 TFT(T4)가 제2 스캔 신호(GI_i)에 응답하여 턴 오프 될 때 플로팅될 수 있다. 제2 화소(PX(i+1)j)의 제2 노드(N2)는 항상 오프 상태인 상시 오프 TFT(AFT)와 턴 오프된 게이트 초기화 TFT(T4) 사이에 위치하므로, 플로팅될 수 있다.
애노드 초기화 TFT(T7)는 제3 스캔 신호(GB_i)에 응답하여 제2 초기화 전압(VINT2)을 발광 소자(OLED)의 애노드에 인가한다. 애노드 초기화 TFT(T7)는 제3 스캔선(GBL_i)에 연결되는 게이트, 발광 소자(OLED)의 애노드에 연결되는 소스, 및 제2 전압선(VL2_i)에 연결되는 드레인을 가질 수 있다.
제1 발광 제어 TFT(T5)는 발광 제어 신호(EM_i)에 응답하여 전원선(PL_j)과 구동 TFT(T1)의 소스를 서로 접속할 수 있다. 제1 발광 제어 TFT(T5)와 전원선(PL_j) 사이의 노드는 제1 노드(N1)로 지칭한다. 제1 발광 제어 TFT(T5)는 발광 제어선(EML_i)에 연결되는 게이트, 제1 노드(N1)에 연결되는 소스, 및 구동 TFT(T1)의 소스에 연결되는 드레인을 가질 수 있다. 제1 노드(N1)는 전원선(PL_j)에 연결되므로, 제1 노드(N1)에는 제1 구동 전압(ELVDD)이 인가될 수 있다.
제2 발광 제어 TFT(T6)는 발광 제어 신호(EM_i)에 응답하여 구동 TFT(T1)의 드레인과 발광 소자(OLED)의 애노드를 서로 접속할 수 있다. 제2 발광 제어 TFT(T6)는 발광 제어선(EML_i)에 연결되는 게이트, 구동 TFT(T1)의 드레인에 연결되는 소스, 및 발광 소자(OLED)의 애노드에 연결되는 드레인을 가질 수 있다.
제2 스캔 신호(GI_i)는 이전 행의 제1 스캔 신호(GW_i-1)와 실질적으로 동기화될 수 있다. 제3 스캔 신호(GB_i)는 제1 스캔 신호(GW_i)와 실질적으로 동기화될 수 있다. 다른 예에 따르면, 제3 스캔 신호(GB_i)는 다음 행의 제1 스캔 신호(GW_i+1)와 실질적으로 동기화될 수 있다.
이하에서 일 실시예에 따른 유기 발광 표시 장치의 한 화소의 구체적인 동작 과정을 상세히 설명한다.
우선, 하이 레벨의 발광 제어 신호(EM_i)가 수신되면, 제1 발광 제어 TFT(T5)와 제2 발광 제어 TFT(T6)가 턴 오프되고, 구동 TFT(T1)는 구동 전류(Id)의 출력을 멈추고, 발광 소자(OLED)는 발광을 멈춘다.
이후, 로우 레벨의 제2 스캔 신호(GI_i)가 수신되는 게이트 초기화 기간 동안, 게이트 초기화 TFT(T4)가 턴 온되며, 제1 초기화 전압(VINT1)은 구동 TFT(T1)의 게이트, 즉, 저장 커패시터(Cst)의 하부 전극에 인가된다. 저장 커패시터(Cst)에는 제1 구동 전압(ELVDD)과 제1 초기화 전압(VINT1)의 차(ELVDD - VINT1)가 저장된다.
이후, 로우 레벨의 제1 스캔 신호(GW_i)가 수신되는 데이터 기입 기간 동안, 스캔 TFT(T2)와 보상 TFT(T3)가 턴 온되며, 데이터 전압(Dm_j)은 구동 TFT(T1)의 소스에 수신된다. 보상 TFT(T3)에 의해 구동 TFT(T1)는 다이오드 연결되고, 순방향으로 바이어스 된다. 구동 TFT(T1)의 게이트 전압은 제1 초기화 전압(VINT1)에서 상승한다. 구동 TFT(T1)의 게이트 전압이 데이터 전압(Dm_j)에서 구동 TFT(T1)의 문턱 전압(Threshold voltage, Vth)만큼 감소한 데이터 보상 전압(Dm_j - |Vth|)과 동일해지면, 구동 TFT(T1)이 턴 오프되면서 구동 TFT(T1)의 게이트 전압의 상승은 멈춘다. 그에 따라, 저장 커패시터(Cst)에는 제1 구동 전압(ELVDD)과 데이터 보상 전압(Dm_j - |Vth|)의 차(ELVDD - Dm_j + |Vth|)가 저장된다.
또한, 로우 레벨의 제3 스캔 신호(GB_i)가 수신되는 애노드 초기화 기간 동안, 애노드 초기화 TFT(T7)가 턴 온되며, 제2 초기화 전압(VINT2)은 발광 소자(OLED)의 애노드에 인가된다. 제2 초기화 전압(VINT2)을 발광 소자(OLED)의 애노드에 인가하여 발광 소자(OLED)를 완전히 비발광시킴으로써, 발광 소자(OLED)가 다음 프레임에 블랙 계조에 대응하여 미세하게 발광하는 현상을 제거할 수 있다.
제2 초기화 전압(VINT2)의 레벨은 제1 초기화 전압(VINT1)의 레벨보다 높고, 제2 구동 전압(ELVSS)에서 발광 소자(OLED)의 문턱 전압만큼 높은 전압 레벨보다는 낮을 수 있다. 발광 소자(OLED)는 상대적으로 큰 크기를 갖기 때문에, 상당히 큰 커패시턴스를 갖는다. 게다가, 제1 초기화 전압(VINT1)의 레벨은 너무 낮기 때문에, 다음 프레임에 발광 소자(OLED)는 상당한 지연 시간 후에 발광하기 시작한다. 그러나, 본 실시예에 따르면, 제1 초기화 전압(VINT1)의 레벨보다 높은 레벨을 갖는 제2 초기화 전압(VINT2)으로 발광 소자(OLED)의 애노드를 초기화함으로써, 다음 프레임에 발광 소자(OLED)는 빠른 시간 내에 발광하기 시작할 수 있다. 즉, 발광 지연 문제가 해소될 수 있다.
제1 스캔 신호(GW_i)와 제3 스캔 신호(GB_i)는 실질적으로 동기화될 수 있으며, 이 경우 데이터 기입 기간과 애노드 초기화 기간은 동일한 기간일 수 있다.
우선, 로우 레벨의 발광 제어 신호(EM_i)가 수신되면, 제1 발광 제어 TFT(T5)와 제2 발광 제어 TFT(T6)가 턴 온되고, 구동 TFT(T1)는 저장 커패시터(Cst)에 저장되었던 전압, 즉, 구동 TFT(T1)의 소스-게이트 전압(ELVDD - Dm_j + |Vth|)에서 구동 TFT(T1)의 문턱 전압(|Vth|)을 감산한 전압(ELVDD - Dm_j)에 대응하는 구동 전류(Id)를 출력하고, 발광 소자(OLED)는 구동 전류(Id)의 크기에 대응하는 휘도로 발광할 수 있다.
도 4는 일 실시예에 따른 복수의 화소 각각의 반도체 패턴을 도시한다.
도 4를 참조하면, 유기 발광 표시 장치의 표시부(110)는 반도체 패턴(A)을 포함한다.
반도체 패턴(A)은 제1 방향(DR1)을 따라 연속적으로 연장될 수 있다. 반도체 패턴(A)은 끊어지는 부분 없이 제1 방향(DR1)을 따라 연장되어 일체로 형성될 수 있다. 도 4에 도시된 반도체 패턴(A)은 부분적으로 제2 방향(DR2)으로 연장되지만, 도 2를 참조하면 반도체 패턴(A)은 한 열의 화소들(PX)과 이들 사이에 연결되는 상시 오프 TFT들(AFT)을 형성하는데 사용되므로, 반도체 패턴(A)은 전체적으로 볼 때 제1 방향(DR1)으로 연장된다. 즉, 반도체 패턴(A)은 미시적으로 제2 방향(DR2)으로 연장되는 부분을 포함하지만, 전체적으로 제1 방향(DR1)으로 연장된다.
반도체 패턴(A)은 복수의 화소 영역(Aij, A(i+1)j)과, 복수의 화소 영역(Aij, A(i+1)j) 사이에 교대로 배열되는 복수의 트랜지스터 영역(AAFT)을 포함할 수 있다.
복수의 화소 영역(Aij, A(i+1)j) 각각은 복수의 화소(PXij, PX(i+1)j)에 포함되고, 복수의 트랜지스터 영역(AAFT) 각각은 복수의 상시 오프 TFT(AFT)에 포함될 수 있다. 예를 들어, 제1 화소 영역(Aij)은 제1 화소(PXij)에 포함되고, 제2 화소 영역(A(i+1)j)은 제2 화소(PX(i+1)j)에 포함되고, 트랜지스터 영역(AAFT)은 상시 오프 TFT(AFT)에 포함될 수 있다.
트랜지스터 영역(AAFT)은 제1 화소 영역(Aij)의 제1 노드(N1)와 제2 화소 영역(A(i+1)j)의 제2 노드(N2)를 물리적으로 연결할 수 있다.
비교예로, 반도체 패턴은 제1 방향을 따라 연속적으로 연장되지 않고, 아일랜드 형상일 수 있다. 복수의 화소 각각에 포함되는 반도체 패턴들은 서로 연결되지 않을 수 있다. 반도체 패턴 형성한 다음 후속 공정을 진행하는 과정 등에 의해 외부로부터 정전기가 발생할 수 있다. 반도체 패턴들이 서로 연결되지 않는 경우, 발생된 정전기는 반도체 패턴 내에 고립될 수 있다. 따라서, 정전기의 영향을 받은 반도체 패턴은 손상을 입게 되고, 손상된 반도체 패턴에 의해 화소의 불량을 야기하게 된다.
다만, 본 발명의 일 실시예와 같이 반도체 패턴(A)이 제1 방향(DR1)을 따라 연속적으로 연장되는 경우, 외부로부터 발생된 정전기는 고립되지 않고, 제1 방향(DR1)을 따라 분산될 수 있다. 따라서, 반도체 패턴(A) 내에서 정전기가 제1 방향(DR1)을 따라 분산될 수 있으므로, 반도체 패턴(A)의 손상을 방지할 수 있다.
도 5는 다른 실시예에 따른 복수의 화소 각각의 등가 회로도를 도시한다. 도 5에 있어서, 도 3과 동일한 참조부호는 동일 부재를 일컫는 바, 이들에 대한 중복 설명은 생략한다.
도 5를 참조하면, 제1 방향(DR1)으로 배열되는 제1 화소(PXij)와 제2 화소(PX(i+1)j) 사이에는 상시 오프 TFT(AFT)가 배치될 수 있다. 제1 화소(PXij)와 제2 화소(PX(i+1)j)는 각각 제1 노드(N1) 및 제2 노드(N2)를 포함할 수 있다. 이 때, 제1 노드(N1)에는 제1 구동 전압(ELVDD)이 인가될 수 있다. 제2 노드(N2)에는 제1 초기화 전압(VINT1)이 선택적으로 인가될 수 있다.
상시 오프 TFT(AFT)는 제1 노드(N1)에 연결되는 제1 전극(E1), 제2 노드(N2)에 연결되는 제2 전극(E2), 및 게이트 전극(G)을 포함할 수 있다. 상시 오프 TFT(AFT)의 게이트 전극(G)에는 턴 오프 전압(TFV)으로서, 제1 구동 전압(ELVDD)이 인가될 수 있다. 게이트 전극(G)에 제1 구동 전압(ELVDD)이 인가되면, 상시 오프 TFT(AFT)는 턴 오프된다.
일 실시예에 있어서, 상시 오프 TFT(AFT)의 게이트 전극(G)과 제1 전극(E1)은 서로 연결될 수 있다. 제1 전극(E1)은 전원선(PL_j)에 연결되며, 제1 전극(E1)과 게이트 전극(G)에 공통적으로 제1 구동 전압(ELVDD)이 인가될 수 있다.
상시 오프 TFT(AFT)는 항상 오프 상태일 수 있으므로, 상시 오프 TFT(AFT)에 의해 제1 화소(PXij)와 제2 화소(PX(i+1)j)는 물리적으로 연결되지만, 제1 화소(PXij)와 제2 화소(PX(i+1)j)는 상시 오프 TFT(AFT)에 의해 전기적으로 절연될 수 있다.
도 6은 또 다른 실시예에 따른 복수의 화소 각각의 등가 회로도를 도시한다. 도 6에 있어서, 도 3과 동일한 참조부호는 동일 부재를 일컫는 바, 이들에 대한 중복 설명은 생략한다.
도 6을 참조하면, 게이트 초기화 TFT(T4)는 한 개의 TFT로 구성될 수 있다. 게이트 초기화 TFT(T4)는 제2 스캔 신호(GI_i)에 응답하여 제1 초기화 전압(VINT1)을 구동 TFT(T1)의 게이트에 인가한다. 게이트 초기화 TFT(T4)는 제2 스캔선(GIL_i)에 연결되는 게이트, 구동 TFT(T1)의 게이트에 연결되는 소스, 및 제1 전압선(VL1_i)에 연결되는 드레인을 가질 수 있다.
제2 노드(N2)는 제1 전압선(VL1_i)에 연결되는 노드일 수 있다. 제2 노드(N2)에는 제1 초기화 전압(VINT1)이 인가될 수 있다. 제2 노드(N2)에는 게이트 초기화 TFT(T4)의 턴 온/오프 여부와 무관하게 제1 초기화 전압(VINT1)이 인가될 수 있다.
도 6에서는 상시 오프 TFT(AFT)가 한 개의 TFT로 구성되는 것으로 도시하고 있으나, 상시 오프 TFT(AFT)는 서로 직렬로 연결되는 적어도 2개의 TFT를 포함할 수 있으며, 서로 직렬로 연결되는 적어도 2개의 TFT의 게이트에는 공통적으로 턴 오프 전압이 인가될 수 있다.
제1 화소(PXij)를 기준으로 설명하였지만, 제2 화소(PX(i+1)j)도 동일하게 적용될 수 있다.
도 7은 또 다른 실시예에 따른 복수의 화소 각각의 등가 회로도를 도시한다. 도 7에 있어서, 도 3과 동일한 참조부호는 동일 부재를 일컫는 바, 이들에 대한 중복 설명은 생략한다.
도 7을 참조하면, 게이트 초기화 TFT(T4)는 한 개의 TFT로 구성될 수 있다. 게이트 초기화 TFT(T4)는 제2 스캔 신호(GI_i)에 응답하여 제1 초기화 전압(VINT1)을 구동 TFT(T1)의 게이트에 인가한다. 게이트 초기화 TFT(T4)는 제2 스캔선(GIL_i)에 연결되는 게이트, 구동 TFT(T1)의 게이트에 연결되는 소스, 및 제1 전압선(VL1_i)에 연결되는 드레인을 가질 수 있다.
제2 노드(N2)는 게이트 초기화 TFT(T4)와 구동 TFT(T1) 사이에 위치할 수 있다. 제2 노드(N2)는 게이트 초기화 TFT(T4)의 소스 및 구동 TFT(T1)의 게이트일 수 있다. 게이트 초기화 TFT(T4)가 제2 스캔 신호(GI_i)에 응답하여 턴 온 될 때, 제2 노드(N2)에는 제1 초기화 전압(VINT1)이 인가될 수 있다. 제2 노드(N2)에는 제1 초기화 전압(VINT1)이 선택적으로 인가될 수 있다.
도 7에서는 상시 오프 TFT(AFT)가 한 개의 TFT로 구성되는 것으로 도시하고 있으나, 상시 오프 TFT(AFT)는 서로 직렬로 연결되는 적어도 2개의 TFT를 포함할 수 있으며, 서로 직렬로 연결되는 적어도 2개의 TFT의 게이트에는 공통적으로 턴 오프 전압이 인가될 수 있다.
제1 화소(PXij)를 기준으로 설명하였지만, 제2 화소(PX(i+1)j)도 동일하게 적용될 수 있다.
도 8은 일 실시예에 따른 표시 장치의 개략적인 단면도이다. 구체적으로, 도 8은 표시 장치에서 일 화소의 단면을 도시한 것이며, 일부 부재가 생략되어 있을 수 있다. 이하, 도 8을 참조하여 표시 장치에 적층된 다층막에 대해 상세히 설명하고자 한다.
도 8을 참조하면, 표시 장치는 기판(100), 버퍼층(111), 화소 회로층(PCL), 표시 요소층(DEL), 및 박막 봉지층(TFE)을 포함할 수 있다.
기판(100)은 글라스이거나 폴리에테르술폰(polyethersulfone), 폴리아릴레이트(polyarylate), 폴리에테르 이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate), 셀룰로오스 트리 아세테이트, 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate) 등과 같은 고분자 수지를 포함할 수 있다. 고분자 수지를 포함하는 기판(100)은 플렉서블, 롤러블, 벤더블 특성을 가질 수 있다. 기판(100)은 전술한 고분자 수지를 포함하는 베이스층 및 배리어층(미도시)을 포함하는 다층 구조일 수 있다.
버퍼층(111)은 실리콘질화물, 실리콘산질화물 및 실리콘산화물과 같은 무기 절연물을 포함할 수 있으며, 전술한 무기 절연물을 포함하는 단층 또는 다층일 수 있다.
화소 회로층(PCL)은 버퍼층(111) 상에 배치될 수 있다. 화소 회로층(PCL)은 화소 회로에 포함되는 박막 트랜지스터(TFT) 및 박막 트랜지스터(TFT)의 구성요소들 아래 또는/및 위에 배치되는 무기 절연층(IIL), 제1 평탄화층(115), 및 제2 평탄화층(116)을 포함할 수 있다. 무기 절연층(IIL)은 제1 게이트 절연층(112), 제2 게이트 절연층(113), 및 층간 절연층(114)을 포함할 수 있다.
박막 트랜지스터(TFT)는 반도체층(A)을 포함하며, 반도체층(A)은 폴리 실리콘을 포함할 수 있다. 또는, 반도체층(A)은 비정질(amorphous) 실리콘을 포함하거나, 산화물 반도체를 포함하거나, 유기 반도체 등을 포함할 수 있다. 반도체층(A)은 채널 영역 및 채널 영역의 양측에 각각 배치된 드레인 영역 및 소스 영역을 포함할 수 있다. 게이트 전극(G)은 채널 영역과 중첩할 수 있다.
게이트 전극(G)은 저저항 금속 물질을 포함할 수 있다. 게이트 전극(G)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다.
반도체층(A)과 게이트 전극(G) 사이의 제1 게이트 절연층(112)은 실리콘산화물(SiO2), 실리콘질화물(SiNX), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2)등과 같은 무기 절연물을 포함할 수 있다.
제2 게이트 절연층(113)은 게이트 전극(G)을 덮도록 구비될 수 있다. 제2 게이트 절연층(113)은 제1 게이트 절연층(112)과 유사하게 실리콘산화물(SiO2), 실리콘질화물(SiNX), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2) 등과 같은 무기 절연물을 포함할 수 있다.
제2 게이트 절연층(113) 상부에는 스토리지 커패시터(Cst)의 상부 전극(CE2)이 배치될 수 있다. 상부 전극(CE2)은 그 아래의 게이트 전극(G)과 중첩할 수 있다. 이 때, 제2 게이트 절연층(113)을 사이에 두고 중첩하는 게이트 전극(G) 및 상부 전극(CE2)은 화소 회로의 스토리지 커패시터(Cst)를 형성할 수 있다. 즉, 게이트 전극(G)은 스토리지 커패시터(Cst)의 하부 전극(CE1)으로 기능할 수 있다. 이처럼, 스토리지 커패시터(Cst)와 박막 트랜지스터(TFT)가 중첩되어 형성될 수 있다. 일부 실시예에서, 스토리지 커패시터(Cst)는 박막 트랜지스터(TFT)와 중첩되지 않도록 형성될 수도 있다.
상부 전극(CE2)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 및/또는 구리(Cu)를 포함할 수 있으며, 전술한 물질의 단일층 또는 다층일 수 있다.
층간 절연층(114)은 상부 전극(CE2)을 덮을 수 있다. 층간 절연층(114)은 실리콘산화물(SiO2), 실리콘질화물(SiNX), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2) 등을 포함할 수 있다. 층간 절연층(114)은 전술한 무기 절연물을 포함하는 단일층 또는 다층일 수 있다.
드레인 전극(D) 및 소스 전극(S)은 각각 층간 절연층(114) 상에 위치할 수 있다. 드레인 전극(D) 및 소스 전극(S)은 전도성이 좋은 재료를 포함할 수 있다. 드레인 전극(D) 및 소스 전극(S)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 실시예로, 드레인 전극(D) 및 소스 전극(S)은 Ti/Al/Ti의 다층 구조를 가질 수 있다.
제1 평탄화층(115)은 드레인 전극(D) 및 소스 전극(S)을 덮으며 배치될 수 있다. 제1 평탄화층(115)은 유기 절연층을 포함할 수 있다. 제1 평탄화층(115)은 Polymethylmethacrylate(PMMA)나 Polystyrene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자, 및 이들의 블렌드와 같은 유기 절연물을 포함할 수 있다.
연결 전극(CML)은 제1 평탄화층(115) 상에 배치될 수 있다. 이 때, 연결 전극(CML)은 제1 평탄화층(115)의 콘택홀을 통해 드레인 전극(D) 또는 소스 전극(S)과 연결될 수 있다. 연결 전극(CML)은 전도성이 좋은 재료를 포함할 수 있다. 연결 전극(CML)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 실시예로, 연결 전극(CML)은 Ti/Al/Ti의 다층 구조를 가질 수 있다.
제2 평탄화층(116)은 연결 전극(CML)을 덮으며 배치될 수 있다. 제2 평탄화층(116)은 유기절연층을 포함할 수 있다. 제2 평탄화층(116)은 Polymethylmethacrylate(PMMA)나 Polystyrene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자, 및 이들의 블렌드와 같은 유기 절연물을 포함할 수 있다.
표시 요소층(DEL)은 화소 회로층(PCL) 상에 배치될 수 있다. 표시 요소층(DEL)은 표시 요소(DE)를 포함할 수 있다. 표시 요소(DE)는 유기 발광 다이오드(OLED)일 수 있다. 표시 요소(DE)의 화소 전극(211)은 제2 평탄화층(116)의 콘택홀을 통해 연결 전극(CML)과 전기적으로 연결될 수 있다. 도 8에서는 표시 요소(DE)의 화소 전극(211)이 연결 전극(CML)을 통해 박막 트랜지스터(TFT)와 전기적으로 연결되도록 도시하고 있으나, 연결 전극(CML)은 생략될 수 있으며 표시 요소(DE)의 화소 전극(211)은 박막 트랜지스터(TFT)에 바로 연결될 수도 있다.
화소 전극(211)은 인듐틴산화물(ITO; indium tin oxide), 인듐징크산화물(IZO; indium zinc oxide), 징크산화물(ZnO; zinc oxide), 인듐산화물(In2O3: indium oxide), 인듐갈륨산화물(IGO; indium gallium oxide) 또는 알루미늄징크산화물(AZO; aluminum zinc oxide)와 같은 도전성 산화물을 포함할 수 있다. 다른 실시예로, 화소 전극(211)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr) 또는 이들의 화합물을 포함하는 반사막을 포함할 수 있다. 또 다른 실시예로, 화소 전극(211)은 전술한 반사막의 위/아래에 ITO, IZO, ZnO 또는 In2O3로 형성된 막을 더 포함할 수 있다.
화소 전극(211) 상에는 화소 전극(211)의 중앙부를 노출하는 개구(118OP)를 갖는 화소 정의막(118)이 배치될 수 있다. 화소 정의막(118)은 유기절연물 및/또는 무기절연물을 포함할 수 있다. 개구(118OP)는 표시 요소(DE)에서 방출되는 빛의 발광 영역(이하, 발광 영역이라 함)(EA)을 정의할 수 있다. 예컨대, 개구(118OP)의 폭이 표시 요소(DE)의 발광 영역(EA)의 폭에 해당할 수 있다.
화소 정의막(118) 상에는 스페이서(119)가 배치될 수 있다. 스페이서(119)는 표시 장치를 제조하는 제조 방법에 있어서, 기판(100)의 파손을 방지하기 위함일 수 있다. 표시 패널을 제조할 때 마스크 시트가 사용될 수 있는데, 이 때, 상기 마스크 시트가 화소 정의막(118)의 개구(118OP) 내부로 진입하거나 화소 정의막(118)에 밀착하여 기판(100)에 증착물질을 증착 시 상기 마스크 시트에 의해 기판(100)의 일부가 손상되거나 파손되는 불량을 방지할 수 있다.
스페이서(119)는 폴리이미드와 같은 유기 절연물을 포함할 수 있다. 또는, 스페이서(119)는 실리콘나이트라이드나 실리콘옥사이드와 같은 무기 절연물을 포함하거나, 유기절연물 및 무기절연물을 포함할 수 있다.
일 실시예에서, 스페이서(119)는 화소 정의막(118)과 다른 물질을 포함할 수 있다. 또는 다른 실시예에서, 스페이서(119)는 화소 정의막(118)과 동일한 물질을 포함할 수 있으며, 이 경우 화소 정의막(118)과 스페이서(119)는 하프톤 마스크 등을 이용한 마스크 공정에서 함께 형성될 수 있다.
화소 정의막(118) 상에는 중간층(212)이 배치될 수 있다. 중간층(212)은 화소 정의막(118)의 개구(118OP)에 배치된 발광층(212b)을 포함할 수 있다. 발광층(212b)은 소정의 색상의 빛을 방출하는 고분자 또는 저분자 유기물을 포함할 수 있다.
발광층(212b)의 아래와 위에는 각각 제1 기능층(212a) 및 제2 기능층(212c)이 배치될 수 있다. 제1 기능층(212a)은 예컨대, 홀 수송층(HTL: Hole Transport Layer)을 포함하거나, 홀 수송층 및 홀 주입층(HIL: Hole Injection Layer)을 포함할 수 있다. 제2 기능층(212c)은 발광층(212b) 위에 배치되는 구성요소로서, 선택적(optional)일 수 있다. 제2 기능층(212c)은 전자 수송층(ETL: Electron Transport Layer) 및/또는 전자 주입층(EIL: Electron Injection Layer)을 포함할 수 있다. 제1 기능층(212a) 및/또는 제2 기능층(212c)은 후술할 대향 전극(213)과 마찬가지로 기판(100)을 전체적으로 커버하도록 형성되는 공통층일 수 있다.
대향 전극(213)은 일함수가 낮은 도전성 물질로 이루어질 수 있다. 예컨대, 대향 전극(213)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca) 또는 이들의 합금 등을 포함하는 (반)투명층을 포함할 수 있다. 또는, 대향 전극(213)은 전술한 물질을 포함하는 (반)투명층 상에 ITO, IZO, ZnO 또는 In2O3과 같은 층을 더 포함할 수 있다.
일부 실시예에서, 대향 전극(213) 상에는 캡핑층(미도시)이 더 배치될 수 있다. 캡핑층은 LiF, 무기물, 또는/및 유기물을 포함할 수 있다.
박막 봉지층(TFE)은 대향 전극(213) 상에 배치될 수 있다. 일 실시예에 있어서, 박막 봉지층(TFE)은 적어도 하나의 무기 봉지층 및 적어도 하나의 유기 봉지층을 포함하며, 도 8은 박막 봉지층(TFE)이 순차적으로 적층된 제1 무기 봉지층(310), 유기 봉지층(320) 및 제2 무기 봉지층(330)을 포함하는 것을 도시한다.
제1 무기 봉지층(310) 및 제2 무기 봉지층(330)은 알루미늄산화물, 티타늄산화물, 탄탈륨산화물, 하프늄산화물, 징크산화물, 실리콘산화물, 실리콘질화물, 실리콘산질화물 중 하나 이상의 무기물을 포함할 수 있다. 유기 봉지층(320)은 폴리머(polymer)계열의 물질을 포함할 수 있다. 폴리머 계열의 소재로는 아크릴계 수지, 에폭시계 수지, 폴리이미드 및 폴리에틸렌 등을 포함할 수 있다. 일 실시예로, 유기 봉지층(320)은 아크릴레이트(acrylate)를 포함할 수 있다.
박막 봉지층(TFE) 상에는 도시하지는 않았으나, 터치 전극층이 배치될 수 있으며, 터치 전극층 상에는 광학 기능층이 배치될 수 있다. 터치 전극층은 외부의 입력, 예컨대 터치 이벤트에 따른 좌표정보를 획득할 수 있다. 광학 기능층은 외부로부터 표시 장치를 향해 입사하는 빛(외부광)의 반사율을 감소시킬 수 있고, 및/또는 표시 장치에서 방출되는 빛의 색 순도를 향상시킬 수 있다. 일 실시예로, 광학 기능층은 위상지연자(retarder) 및/또는 편광자(polarizer)를 포함할 수 있다. 위상지연자는 필름타입 또는 액정 코팅타입일 수 있고, λ/2 위상지연자 및/또는 λ/4 위상지연자를 포함할 수 있다. 편광자 역시 필름타입 또는 액정 코팅타입일 수 있다. 필름타입은 연신형 합성수지 필름을 포함하고, 액정 코팅타입은 소정의 배열로 배열된 액정들을 포함할 수 있다. 위상지연자 및 편광자는 보호필름을 더 포함할 수 있다.
다른 실시예로, 광학 기능층은 블랙매트릭스와 컬러필터들을 포함할 수 있다. 컬러필터들은 표시 장치의 화소들 각각에서 방출되는 빛의 색상을 고려하여 배열될 수 있다. 컬러필터들 각각은 적색, 녹색, 또는 청색의 안료나 염료를 포함할 수 있다. 또는, 컬러필터들 각각은 전술한 안료나 염료 외에 양자점을 더 포함할 수 있다. 또는, 컬러필터들 중 일부는 전술한 안료나 염료를 포함하지 않을 수 있으며, 산화티타늄과 같은 산란입자들을 포함할 수 있다.
다른 실시예로, 광학 기능층은 상쇄간섭 구조물을 포함할 수 있다. 상쇄간섭 구조물은 서로 다른 층 상에 배치된 제1 반사층과 제2 반사층을 포함할 수 있다. 제1 반사층 및 제2 반사층에서 각각 반사된 제1 반사광과 제2 반사광은 상쇄 간섭될 수 있고, 그에 따라 외부광 반사율이 감소될 수 있다.
상기 터치 전극층 및 광학 기능층 사이에는 점착 부재가 배치될 수 있다. 상기 점착 부재는 당 기술분야에 알려진 일반적인 것을 제한 없이 채용할 수 있다. 상기 점착 부재는 감압성 점착제(pressure sensitive adhesive, PSA)일 수 있다.
지금까지는 표시 장치에 대해서만 주로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 예컨대 이러한 표시 장치를 제조하기 위한 표시 장치 제조 방법 역시 본 발명의 범위에 속한다고 할 것이다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
100: 유기 발광 표시 장치
110: 표시부
120: 게이트 구동부
130: 데이터 구동부
140: 타이밍 제어부
150: 전압 생성부
PX: 화소
A: 반도체 패턴
AFT: 상시 오프 TFT

Claims (20)

  1. 제1 노드를 갖는 제1 화소;
    상기 제1 화소와 이웃하고, 제2 노드를 갖는 제2 화소; 및
    상기 제1 화소의 상기 제1 노드에 연결되는 제1 전극, 상기 제2 화소의 상기 제2 노드에 연결되는 제2 전극, 및 턴 오프 전압이 인가되는 게이트 전극을 포함하는 상시 오프 TFT(Thin Film Transistor)를 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 상시 오프 TFT는 상기 제1 노드와 상기 제2 노드를 물리적으로 연결하는 반도체 패턴을 포함하는 표시 장치.
  3. 제2 항에 있어서,
    상기 제1 화소는,
    제1 발광 소자;
    게이트-소스 전압에 따라 상기 제1 발광 소자로 흐르는 전류를 제어하는 제1 구동 TFT;
    구동 전압이 인가되는 상기 제1 노드;
    발광 제어 신호에 응답하여 상기 제1 노드와 상기 제1 구동 TFT의 소스를 서로 접속하는 제1 발광 제어 TFT; 및
    제1 스캔 신호에 응답하여 제1 초기화 전압을 상기 제1 구동 TFT의 게이트에 인가하는 제1 게이트 초기화 TFT를 포함하는 표시 장치.
  4. 제3 항에 있어서,
    상기 턴 오프 전압은 상기 구동 전압인 표시 장치.
  5. 제3 항에 있어서,
    상기 제2 화소는,
    제2 발광 소자;
    게이트-소스 전압에 따라 상기 제2 발광 소자로 흐르는 전류를 제어하는 제2 구동 TFT;
    제2 스캔 신호에 응답하여 상기 제1 초기화 전압을 상기 제2 구동 TFT의 게이트에 인가하는 제2 게이트 초기화 TFT; 및
    상기 제2 게이트 초기화 TFT가 상기 제2 스캔 신호에 응답하여 턴 온 될 때 상기 제1 초기화 전압이 인가되는 상기 제2 노드를 포함하는 표시 장치.
  6. 제5 항에 있어서,
    상기 제2 게이트 초기화 TFT는 서로 직렬로 연결되는 복수의 TFT를 포함하고,
    상기 제2 노드는 상기 복수의 TFT 사이에 위치하는 표시 장치.
  7. 제6 항에 있어서,
    상기 제2 노드는 상기 복수의 TFT가 상기 제2 스캔 신호에 응답하여 턴 오프 될 때 플로팅되는 표시 장치.
  8. 제5 항에 있어서,
    상기 제1 화소는,
    상기 제2 스캔 신호에 응답하여 제2 초기화 전압을 상기 제1 발광 소자의 애노드에 인가하는 애노드 초기화 TFT를 더 포함하는 표시 장치.
  9. 제8 항에 있어서,
    상기 제1 화소는,
    상기 구동 전압이 인가되는 상부 전극 및 상기 제1 구동 TFT의 게이트에 연결되는 하부 전극을 갖는 저장 커패시터;
    제3 스캔 신호에 응답하여 데이터 전압을 상기 제1 구동 TFT의 소스에 전달하는 스캔 TFT;
    상기 제3 스캔 신호에 응답하여 동작하고, 상기 구동 TFT의 드레인과 게이트 사이에 연결되는 보상 TFT; 및
    상기 발광 제어 신호에 응답하여 상기 제1 구동 TFT의 드레인과 상기 제1 발광 소자의 애노드를 서로 접속하는 제2 발광 제어 TFT를 더 포함하는 표시 장치.
  10. 제3 항에 있어서,
    상기 제2 화소는,
    제2 발광 소자;
    게이트-소스 전압에 따라 상기 제2 발광 소자로 흐르는 전류를 제어하는 제2 구동 TFT; 및
    제2 스캔 신호에 응답하여 상기 제1 초기화 전압을 상기 제2 구동 TFT의 게이트에 인가하는 제2 게이트 초기화 TFT를 포함하고,
    상기 제2 노드는 상기 제2 게이트 초기화 TFT의 소스 또는 드레인인 표시 장치.
  11. 제1 항에 있어서,
    제1 방향으로 연장되는 데이터선을 더 포함하고,
    상기 제1 화소와 상기 제2 화소는 상기 제1 방향으로 인접한 표시 장치.
  12. 제1 항에 있어서,
    상기 상시 오프 TFT에 의해 상기 제1 화소와 상기 제2 화소는 전기적으로 절연되는 표시 장치.
  13. 제1 항에 있어서,
    상기 상시 오프 TFT의 상기 게이트 전극과 상기 제1 전극은 서로 연결되고, 상기 턴 오프 전압이 상기 제1 전극에 인가되는 표시 장치.
  14. 제1 방향으로 배열되고, 각각 발광 소자, 구동 전압이 인가되는 제1 노드, 및 선택적으로 제1 초기화 전압이 인가되는 제2 노드를 포함하는 복수의 화소; 및
    상기 제1 방향을 따라 상기 복수의 화소와 교대로 배열되는 복수의 상시 오프 TFT(Thin Film Transistor)를 포함하고,
    상기 복수의 상시 오프 TFT 각각은 상기 복수의 화소 중 서로 인접하는 2개의 화소 중 제1 화소의 상기 제1 노드와 제2 화소의 상기 제2 노드를 물리적으로 연결하는 표시 장치.
  15. 제14 항에 있어서,
    상기 제1 방향을 따라 연속적으로 연장되는 일체(一體)의 반도체 패턴을 더 포함하고,
    상기 반도체 패턴은 상기 복수의 화소에 각각 포함되는 복수의 화소 영역과, 상기 복수의 상시 오프 TFT에 각각 포함되는 복수의 트랜지스터 영역을 포함하는 표시 장치.
  16. 제14 항에 있어서,
    상기 복수의 화소 각각은,
    게이트-소스 전압에 따라 상기 발광 소자로 흐르는 전류를 제어하는 구동 TFT;
    제1 스캔 신호에 응답하여 데이터 전압을 상기 구동 TFT에 전달하는 스캔 TFT; 및
    제1 전극 및 상기 구동 TFT의 게이트에 연결되는 제2 전극을 갖는 저장 커패시터를 더 포함하는 표시 장치.
  17. 제16 항에 있어서,
    상기 복수의 화소 각각은,
    상기 제1 스캔 신호에 응답하여 상기 구동 TFT의 드레인과 게이트를 서로 접속하는 보상 TFT를 더 포함하는 표시 장치.
  18. 제17 항에 있어서,
    상기 복수의 화소 각각은,
    제2 스캔 신호에 응답하여 상기 제1 초기화 전압을 상기 구동 TFT의 게이트에 인가하는 게이트 초기화 TFT를 더 포함하는 표시 장치.
  19. 제18 항에 있어서,
    상기 복수의 화소 각각은,
    발광 제어 신호에 응답하여 상기 제1 노드와 상기 구동 TFT의 소스를 서로 접속하는 제1 발광 제어 TFT; 및
    상기 발광 제어 신호에 응답하여 상기 구동 TFT의 드레인과 상기 발광 소자의 애노드를 서로 접속하는 제2 발광 제어 TFT를 더 포함하는 표시 장치.
  20. 제19 항에 있어서,
    상기 복수의 화소 각각은,
    제3 스캔 신호에 응답하여 제2 초기화 전압을 상기 발광 소자의 애노드에 인가하는 애노드 초기화 TFT를 더 포함하는 표시 장치.
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