CN117916797A - 显示基板和显示装置 - Google Patents

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CN117916797A CN202280003043.8A CN202280003043A CN117916797A CN 117916797 A CN117916797 A CN 117916797A CN 202280003043 A CN202280003043 A CN 202280003043A CN 117916797 A CN117916797 A CN 117916797A
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徐攀
张星
王国英
罗程远
朱明毅
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Abstract

一种显示基板和显示装置，显示基板包括：衬底基板(100)、多个像素单元(PX)和像素界定层(702)，像素单元(PX)包括多个子像素(SP1，SP2，SP3，SP4)，多个子像素(SP1，SP2，SP3，SP4)包括第一子像素(SP1)、第二子像素(SP2)、第三子像素(SP3)和第四子像素(SP4)；其中，第四子像素(SP4)为白色子像素，第一子像素(SP1)、第二子像素(SP2)、第三子像素(SP3)和第四子像素(SP4)中的任意两者显示不同的颜色；在至少一个像素单元(PX)内，第一子像素(SP1)、第二子像素(SP2)和第三子像素(SP3)中的至少一个与第四子像素(SP4)位于不同的行；在至少一个像素单元(SP)内，第一子像素(SP1)的第一开口(SPA1)、第二子像素(SP2)的第二开口(SPA2)和第三子像素(SP3)的第三开口(SPA3)中每一个在衬底基板(100)上的正投影的面积小于第四子像素(SP4)的第四开口(SPA4)在衬底基板(100)上的正投影的面积。

Description

显示基板和显示装置 技术领域
本公开涉及显示技术领域，具体而言，涉及一种显示基板和显示装置。
背景技术
OLED(Organic Light-Emitting Diode)属于一种电流型的有机发光器件，通过载流子的注入和复合而致发光，发光强度与注入的电流成正比。OLED在电场的作用下，阳极产生的空穴和阴极产生的电子就会发生移动，分别向空穴传输层和电子传输层注入，迁移到发光层。当二者在发光层相遇时，产生能量激子，从而激发发光分子最终产生可见光。OLED显示装置是一类使用发光的OLED来显示图像等信息的显示装置。OLED显示装置具有诸如低功耗、高亮度和高响应速度的特性。
在OLED显示领域，随着高分辨率产品的快速发展，如何提高产品的抗锯齿显示效果成为了一项亟待解决的技术问题。
在本部分中公开的以上信息仅用于对本公开的技术构思的背景的理解，因此，以上信息可包含不构成现有技术的信息。
发明内容
为了解决上述问题的至少一个方面，本公开实施例提供一种显示基板和显示装置
根据本公开的第一个方面，提供了一种显示基板，其中，所述显示基板包括：
衬底基板；
设置于所述衬底基板上的多个像素单元，所述多个像素单元沿第一方向和第二方向阵列排布以形成多行像素单元和多列像素单元，所述像素单元包括多个子像素，所述子像素包括发光元件和用于驱动所述发光元件的像素驱动电路，所述多个子像素包括第一子像素、第二子像素、第三子像素和第四子像素；
设置于所述衬底基板上的像素界定层，所述像素界定层包括多个第一开口、多个第二开口、多个第三开口和多个第四开口，
其中，所述第四子像素为白色子像素，所述第一子像素、所述第二子像素、 所述第三子像素和所述第四子像素中的任意两者显示不同的颜色；
在至少一个像素单元内，所述第一子像素、所述第二子像素和所述第三子像素中的至少一个与所述第四子像素位于不同的行；
所述第一子像素包括第一开口，所述第二子像素包括第二开口，所述第三子像素包括第三开口，所述第四子像素包括第四开口，在至少一个像素单元内，所述第一子像素的第一开口、所述第二子像素的第二开口和所述第三子像素的第三开口中每一个在所述衬底基板上的正投影的面积小于所述第四子像素的第四开口在所述衬底基板上的正投影的面积。
根据本公开的实施例，对于位于同一行的至少两个像素单元而言，所述至少两个像素单元的第一子像素的第一开口的中心的第一连线平行于第一方向，和/或，所述至少两个像素单元的第二子像素的第二开口的中心的第二连线平行于第一方向；和/或，所述至少两个像素单元的第三子像素的第三开口的中心的第三连线平行于第一方向；
对于位于同一行的至少两个像素单元而言，所述至少两个像素单元的第四子像素的第四开口的中心的第四连线平行于第一方向；以及
所述第一连线、所述第二连线和所述第三连线中的至少一个与所述第四连线在第二方向上间隔布置。
根据本公开的实施例，所述第一连线、所述第二连线和所述第三连线中的每一个与所述第四连线在第二方向上间隔布置。
根据本公开的实施例，所述第一连线与所述第四连线在第二方向上间隔第一距离，所述第二连线与所述第四连线在第二方向上间隔第二距离，所述第三连线与所述第四连线在第二方向上间隔第三距离；
所述第一距离、所述第二距离和所述第三距离中任意两者之比在0.8～1.2之间。
根据本公开的实施例，对于至少一行像素单元而言，第一子像素、第二子像素和第三子像素位于同一行，形成第一行子像素；多个第四子像素位于同一行，形成第二行子像素；所述第一行子像素和所述第二行子像素在第二方向上相邻。
根据本公开的实施例，所述第一开口在所述衬底基板上的正投影具有沿第一方向的第一宽度和沿第二方向的第一高度，所述第一高度和所述第一宽度中的较大者与所述第一高度和所述第一宽度中的较小者之比大于1.5；和/或，
所述第二开口在所述衬底基板上的正投影具有沿第一方向的第二宽度和沿第二方向的第二高度，所述第二高度和所述第二宽度中的较大者与所述第二高度和所述第二宽度中的较小者之比大于1.5；和/或，
所述第三开口在所述衬底基板上的正投影具有沿第一方向的第三宽度和沿第二方向的第三高度，所述第三高度和所述第三宽度中的较大者与所述第三高度和所述第三宽度中的较小者之比大于1.5；和/或，
所述第四开口在所述衬底基板上的正投影具有沿第一方向的第四宽度和沿第二方向的第四高度，所述第四高度和所述第四宽度中的较大者与所述第四高度和所述第四宽度中的较小者之比大于1.5。
根据本公开的实施例，所述第四开口的第四宽度大于所述第四开口的第四高度；
所述第一开口的第一宽度小于所述第一开口的第一高度，所述第二开口的第二宽度小于所述第二开口的第二高度，所述第三开口的第三宽度小于所述第三开口的第三高度。
根据本公开的实施例，对于同一个像素单元而言，所述第一开口、所述第二开口和所述第三开口中每一个在所述衬底基板上的正投影与所述第四开口在所述衬底基板上的正投影沿第二方向至少部分重叠。
根据本公开的实施例，所述第一连线与所述第四连线在第二方向上间隔第一距离，所述第二连线与所述第四连线在第二方向上间隔第二距离，所述第三连线与所述第四连线在第二方向上间隔第三距离；以及
所述第二距离和所述第三距离中的一个与所述第一距离之比在0.8～1.2之间，所述第二距离和所述第三距离中的另一个与所述第一距离之比大于2。
根据本公开的实施例，对于至少一行像素单元而言，第一子像素、第二子像素和第三子像素中的一个和第四子像素位于同一行，形成第一行子像素；第一子像素、第二子像素和第三子像素中的另两个位于同一行，形成第二行子像素；所述第一行子像素和所述第二行子像素在第二方向上相邻。
根据本公开的实施例，所述第一开口在所述衬底基板上的正投影具有沿第一方向的第一宽度和沿第二方向的第一高度，所述第一高度和所述第一宽度中的较大者与所述第一高度和所述第一宽度中的较小者之比大于1且小于1.5；和/或，
所述第二开口在所述衬底基板上的正投影具有沿第一方向的第二宽度和沿 第二方向的第二高度，所述第二高度和所述第二宽度中的较大者与所述第二高度和所述第二宽度中的较小者之比大于1且小于1.5；和/或，
所述第三开口在所述衬底基板上的正投影具有沿第一方向的第三宽度和沿第二方向的第三高度，所述第三高度和所述第三宽度中的较大者与所述第三高度和所述第三宽度中的较小者之比大于1且小于1.5；和/或，
所述第四开口在所述衬底基板上的正投影具有沿第一方向的第四宽度和沿第二方向的第四高度，所述第四高度和所述第四宽度中的较大者与所述第四高度和所述第四宽度中的较小者之比大于1且小于1.5。
根据本公开的实施例，对于至少一行像素单元而言，第一子像素、第二子像素和第三子像素中的一个和第四子像素位于同一列，形成第一列子像素；第一子像素、第二子像素和第三子像素中的另两个位于同一列，形成第二列子像素；所述第一列子像素和所述第二列子像素在第一方向上交替排列。
根据本公开的实施例，所述显示基板包括：
设置于所述衬底基板的第一导电膜层；
设置于所述第一导电膜层远离衬底基板一侧的半导体膜层；
设置于所述半导体膜层远离衬底基板一侧的第二导电膜层；
设置于所述第二导电膜层远离衬底基板一侧的第三导电膜层；以及
位于所述第三导电膜层远离所述衬底基板一侧的第一电极层，
其中，所述显示基板包括位于所述第一电极层中的多个阳极；
一行像素单元包括多个像素单元组，每一个像素单元组包括在第一方向上相邻的第一像素单元和第二像素单元，对于至少一个像素单元组而言，多个子像素的像素驱动电路沿第一方向并排布置，多个子像素的发光元件的阳极沿第二方向布置成两行。
根据本公开的实施例，对于同一子像素而言，该子像素的像素驱动电路在所述衬底基板上的正投影与该子像素的发光元件的阳极在所述衬底基板上的正投影具有如下关系：
该子像素的像素驱动电路在所述衬底基板上的正投影在第二方向上超出该子像素的发光元件的阳极在所述衬底基板上的正投影；和/或，
该子像素的发光元件的阳极在所述衬底基板上的正投影在第一方向上超出该子像素的像素驱动电路在所述衬底基板上的正投影。
根据本公开的实施例，所述像素驱动电路包括第一晶体管、第二晶体管和第三晶体管，所述第一晶体管包括位于所述半导体膜层中的第一沟道区，所述第二晶体管包括位于所述半导体膜层中的第二沟道区，所述第三晶体管包括位于所述半导体膜层中的第三沟道区；
所述第一沟道区、所述第二沟道区和所述第三沟道区中每一个在所述衬底基板上的正投影均落入所述多个阳极在所述衬底基板上的正投影内。
根据本公开的实施例，对于同一个像素单元而言，所述第一子像素、所述第二子像素、所述第三子像素和所述第四子像素中每一个的像素驱动电路的第一晶体管的第一沟道区在所述衬底基板上的正投影均落入所述第四子像素的阳极在所述衬底基板上的正投影内。
根据本公开的实施例，对于同一个像素单元而言，所述第一子像素、所述第二子像素、所述第三子像素和所述第四子像素中每一个的像素驱动电路的第三晶体管的第三沟道区在所述衬底基板上的正投影均落入所述第四子像素的阳极在所述衬底基板上的正投影内。
根据本公开的实施例，对于同一个像素单元而言，所述第一子像素的像素驱动电路的第一晶体管的第一沟道区在所述衬底基板上的正投影落入所述第四子像素的阳极在所述衬底基板上的正投影内；所述第一子像素的像素驱动电路的第二晶体管的第二沟道区在所述衬底基板上的正投影落入所述第一子像素的阳极在所述衬底基板上的正投影内；所述第一子像素的像素驱动电路的第三晶体管的第三沟道区在所述衬底基板上的正投影落入所述第四子像素的阳极在所述衬底基板上的正投影内；和/或，
对于同一个像素单元而言，所述第二子像素的像素驱动电路的第一晶体管的第一沟道区在所述衬底基板上的正投影落入所述第四子像素的阳极在所述衬底基板上的正投影内；所述第二子像素的像素驱动电路的第二晶体管的第二沟道区在所述衬底基板上的正投影落入所述第二子像素的阳极在所述衬底基板上的正投影内；所述第二子像素的像素驱动电路的第三晶体管的第三沟道区在所述衬底基板上的正投影落入所述第四子像素的阳极在所述衬底基板上的正投影内；和/或，
对于同一个像素单元而言，所述第三子像素的像素驱动电路的第一晶体管的第一沟道区在所述衬底基板上的正投影落入所述第四子像素的阳极在所述衬底 基板上的正投影内；所述第三子像素的像素驱动电路的第二晶体管的第二沟道区在所述衬底基板上的正投影落入所述第三子像素的阳极在所述衬底基板上的正投影内；所述第三子像素的像素驱动电路的第三晶体管的第三沟道区在所述衬底基板上的正投影落入所述第四子像素的阳极在所述衬底基板上的正投影内；和/或，
对于同一个像素单元而言，所述第四子像素的像素驱动电路的第一晶体管的第一沟道区在所述衬底基板上的正投影落入所述第四子像素的阳极在所述衬底基板上的正投影内；所述第四子像素的像素驱动电路的第二晶体管的第二沟道区在所述衬底基板上的正投影落入所述第二子像素的阳极在所述衬底基板上的正投影内；所述第四子像素的像素驱动电路的第三晶体管的第三沟道区在所述衬底基板上的正投影落入所述第四子像素的阳极在所述衬底基板上的正投影内。
根据本公开的实施例，对于同一个像素单元而言，所述第一子像素的像素驱动电路的第一晶体管的第一沟道区在所述衬底基板上的正投影落入所述第一子像素的阳极在所述衬底基板上的正投影内；所述第一子像素的像素驱动电路的第二晶体管的第二沟道区在所述衬底基板上的正投影落入所述第四子像素的阳极在所述衬底基板上的正投影内；所述第一子像素的像素驱动电路的第三晶体管的第三沟道区在所述衬底基板上的正投影落入所述第一子像素的阳极在所述衬底基板上的正投影内；和/或，
对于同一个像素单元而言，所述第二子像素的像素驱动电路的第一晶体管的第一沟道区在所述衬底基板上的正投影落入所述第二子像素的阳极在所述衬底基板上的正投影内；所述第二子像素的像素驱动电路的第二晶体管的第二沟道区在所述衬底基板上的正投影落入所述第三子像素的阳极在所述衬底基板上的正投影内；所述第二子像素的像素驱动电路的第三晶体管的第三沟道区在所述衬底基板上的正投影落入所述第二子像素的阳极在所述衬底基板上的正投影内；和/或，
对于同一个像素单元而言，所述第三子像素的像素驱动电路的第一晶体管的第一沟道区在所述衬底基板上的正投影落入所述第二子像素的阳极在所述衬底基板上的正投影内；所述第三子像素的像素驱动电路的第二晶体管的第二沟道区在所述衬底基板上的正投影落入所述第三子像素的阳极在所述衬底基板上的正投影内；所述第三子像素的像素驱动电路的第三晶体管的第三沟道区在所述衬底 基板上的正投影落入所述第二子像素的阳极在所述衬底基板上的正投影内；和/或，
对于同一个像素单元而言，所述第四子像素的像素驱动电路的第一晶体管的第一沟道区在所述衬底基板上的正投影落入所述第一子像素的阳极在所述衬底基板上的正投影内；所述第四子像素的像素驱动电路的第二晶体管的第二沟道区在所述衬底基板上的正投影落入所述第四子像素的阳极在所述衬底基板上的正投影内；所述第四子像素的像素驱动电路的第三晶体管的第三沟道区在所述衬底基板上的正投影落入所述第一子像素的阳极在所述衬底基板上的正投影内。
根据本公开的实施例，所述显示基板还包括设置于所述像素界定层远离所述衬底基板一侧的黑矩阵；以及
在至少两个相邻的开口之间的区域中，所述像素界定层在第一方向上的宽度大于所述黑矩阵在第一方向上的宽度，和/或，所述像素界定层在第二方向上的高度大于所述黑矩阵在第二方向上的高度。
根据本公开的实施例，至少一个子像素的阳极通过各自的阳极连接孔与该子像素的像素驱动电路电连接；
对于至少一个像素单元组而言，所述第一子像素的阳极连接孔的中心的第一连接线平行于第一方向，和/或，所述第二子像素的阳极连接孔的中心的第二连接线平行于第一方向；和/或，所述第三子像素的阳极连接孔的中心的第三连接线平行于第一方向；
对于至少一个像素单元组而言，所述第四子像素的阳极连接孔的中心的第四连接线平行于第一方向；以及
所述第一连接线、所述第二连接线和所述第三连接线中的每一个与所述第四连接线在第二方向上间隔布置。
根据本公开的实施例，所述第一连接线、所述第二连接线和所述第三连接线中的任意两者彼此基本重合。
根据本公开的实施例，所述第一连接线和所述第三连接线彼此基本重合；以及
所述第四连接线和所述第二连接线在第二方向上位于所述第一连接线的两侧。
本公开的第二方面还提供了一种显示装置，其中，包括上述的显示基板。
附图说明
通过下文中参照附图对本公开所作的描述，本公开的其它目的和优点将显而易见，并可帮助对本公开有全面的理解。
图1A是根据一示例的显示斜线的示意图；
图1B是根据另一示例的显示斜线的示意图；
图1C是根据另一示例的显示斜线的示意图；
图2是根据本公开的一些实施例的显示基板的平面示意图；
图3A是根据本公开的一些实施例的像素单元的平面示意图；
图3B是根据本公开的一些实施例的子像素的开口的平面示意图；
图3C是根据本公开的另一些实施例的像素单元的平面示意图；
图3D是根据本公开的另一些实施例的像素单元的平面示意图；
图3E是根据本公开的一些实施例的像素单元中各个开口的尺寸示意图；
图3F是根据本公开的另一些实施例的像素单元的平面示意图；
图3G是根据本公开的另一些实施例的像素单元中各个开口的平面示意图；
图3H是根据本公开的另一些实施例的像素单元中各个开口的尺寸示意图；
图4A和图4B是根据本公开的一些实施例的显示斜线的示意图；
图4C和图4D是根据本公开的另一些实施例的显示斜线的示意图；
图5至图13分别是根据本公开的一些实施例的显示基板的局部平面图；
图14是根据本公开的一些实施例的显示基板的局部平面图，其示意性示出了显示基板包括的一个像素单元组的第二绝缘膜层的平面图；
图15A是根据本公开的一些实施例的显示基板的局部平面图，其示意性示出了显示基板包括的一个像素单元组的第一电极层的平面图；
图15B是根据本公开的一些实施例的显示基板的局部平面图，其示意性示出了显示基板包括的一个像素单元组的第一电极层及其下方的像素驱动电路的平面图；
图16是根据本公开的一些实施例的显示基板的截面图；
图17A是根据本公开的一些实施例的像素驱动电路的等效电路图；
图17B是根据本公开的一些实施例的像素驱动电路的时序图，参照图17B；
图18和图19是根据本公开的一些实施例的通过阳极对沟道区进行遮光的示 意图；
图20是根据本公开的一些实施例的像素界定层和黑矩阵的平面示意图；
图21和图22是根据本公开的一些实施例的阳极连接孔的平面示意图。
需要注意的是，为了清晰起见，在用于描述本公开的实施例的附图中，层、结构或区域的尺寸可能被放大或缩小，即这些附图并非按照实际的比例绘制。
具体实施方式
下面通过实施例，并结合附图，对本公开的技术方案作进一步具体的说明。在说明书中，相同或相似的附图标号指示相同或相似的部件。下述参照附图对本公开实施方式的说明旨在对本公开的总体发明构思进行解释，而不应当理解为对本公开的一种限制。
另外，在下面的详细描述中，为便于解释，阐述了许多具体的细节以提供对本披露实施例的全面理解。然而明显地，一个或多个实施例在没有这些具体细节的情况下也可以被实施。
应该理解的是，尽管在这里可使用术语第一、第二等来描述不同的元件，但是这些元件不应受这些术语的限制。这些术语仅是用来将一个元件与另一个元件区分开来。例如，在不脱离示例实施例的范围的情况下，第一元件可以被命名为第二元件，类似地，第二元件可以被命名为第一元件。如在这里使用的术语“和/或”包括一个或多个相关所列的项目的任意组合和所有组合。
应该理解的是，当元件或层被称作“形成在”另一元件或层“上”时，该元件或层可以直接地或间接地形成在另一元件或层上。也就是，例如，可以存在中间元件或中间层。相反，当元件或层被称作“直接形成在”另一元件或层“上”时，不存在中间元件或中间层。应当以类似的方式来解释其它用于描述元件或层之间的关系的词语(例如，“在...之间”与“直接在…之间”、“相邻的”与“直接相邻的”等)。
在本文中，使用方向性表述“第一方向”、“第二方向”来描述沿像素区的不同方向，例如，像素区的纵向方向和横向方向。应该理解，这样的表示仅为示例性的描述，而不是对本公开的限制。
在本文中，如无特别说明，表述“位于同一层”一般表示的是：第一部件和第二部件可以使用相同的材料并且可以通过同一构图工艺形成。表述“A与B 连接成一体”表示部件A与部件B是一体形成的，即，它们通常包括相同的材料，并且形成为一个结构上连续的整体部件。
本公开实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。由于这里采用的薄膜晶体管的源极、漏极是对称的，所以其源极、漏极可以互换。在以下示例中主要以用作驱动晶体管的P型薄膜晶体管的情况进行描述，其他晶体管根据电路设计与驱动晶体管具有相同或不同的类型。类似地，在其他实施例中，驱动晶体管也可以被示为N型薄膜晶体管。
目前，显示产品多搭配Windows操作系统使用，在一示例中，对于液晶显示器(Liquidcrystal display，LCD)，通过Windows操作系统可以使用抗锯齿渲染平滑算法(Clear Type)来缓解显示锯齿的问题。
例如，图1A是根据一示例的显示斜线的示意图，其示意性示出了在采用传统的显示方式显示斜线时发光的像素单元PX′，也即，图1A中未示出处于暗态的像素单元PX′。参照图1A，液晶显示器包括沿第一方向X′和第二方向Y′呈阵列排布的沿多个像素单元PX′，每个像素单元PX′包括多个子像素，每个像素单元PX′中的多个子像素显示不同的颜色，例如，每个像素单元PX′中的多个子像素可以包括红色子像素Pr、绿色子像素Pg和蓝色子像素Pb。
在该示例中，以像素单元PX′为控制单位进行显示，具体地，对于每个像素单元PX′，其中的多个子像素可以位于同一行，可选地，至少一个像素单元PX′中的多个子像素在第一方向X上，按照红色子像素Pr、绿色子像素Pg和蓝色子像素Pb的顺序排列。
在显示斜线时，使第1行至第3行的像素单元PX′中的第1个像素单元PX′发光，使第4行至第6行的像素单元PX′中的第2个像素单元PX′发光，使第7行至第9行的像素单元PX′中的第三个像素单元PX′发光，以此类推，从而实现斜线显示。但是，参照图1A，该种方式锯齿现象较为明显。
抗锯齿渲染平滑算法不再以像素单元作为控制单位，而是以每个子像素作为一个控制单位。图1B是根据另一示例的显示斜线的示意图，其示意性示出了在采用抗锯齿渲染平滑算法时显示斜线时发光的子像素，并且，将与发光的子像素属于同一个像素单元PX′的其他子像素以虚线形式展示。参照图1B，采用抗锯齿渲染平滑算法时将子像素作为控制单位独立使用。在显示斜线(例如白色斜线)时，对于第1行的像素单元PX′而言，使第1个像素单元PX′中的全部子像素(也 即红色子像素Pr、绿色子像素Pg和蓝色子像素Pb)发光。对于第2行的像素单元PX′和第3行的像素单元PX′中的每一行而言，需要使相邻的两个像素单元PX′中的子像素配合发光，以模拟形成一个像素单元的显示效果。例如，对于第2行的像素单元PX′而言，使第1个像素单元PX′中的绿色子像素Pg和蓝色子像素Pb发光，使第2个像素单元PX′中的红色子像素Pr发光；对于第3行的像素单元PX′而言，使第1个像素单元PX′中的蓝色子像素Pb发光，使第2个像素单元PX′中的红色子像素Pr发光和绿色子像素Pg发光，以此类推，从而实现斜线显示。
相较于图1A，图1B所示出的斜线横向分辨率大幅提升(例如可以提升200％)，图像锯齿现象得到有效的改善，显示效果更加细腻。
在另一示例中，对于有机电致发光显示器(organic light emitting diode，OLED)，也可以使用抗锯齿渲染平滑算法来缓解显示锯齿的问题。
与液晶显示器不同的是，为降低功耗，有机电致发光显示器中的像素单元可以包括4种颜色的子像素，例如，图1C是根据另一示例的显示斜线的示意图，其示意性示出了在采用抗锯齿渲染平滑算法时，有机电致发光显示器在显示斜线时发光的子像素，并且，将与发光的子像素属于同一个像素单元PX″的其他子像素以虚线形式展示。参照图1C，像素单元PX″可以包括红色子像素Pr′、绿色子像素Pg′、蓝色子像素Pb′和白色子像素Pw′。通过使白色子像素Pw′和另外两个子像素配合发光，即可以实现白色画面，与通过红色子像素Pr′、绿色子像素Pg′和蓝色子像素Pb′混白的方式相比，功耗可大大降低。
参照图1C，对于每个像素单元PX″，其中的多个子像素可以位于同一行，可选地，至少一个像素单元PX″的多个子像素在第一方向X上，按照红色子像素Pr′、白色子像素Pw′、蓝色子像素Pb′和绿色子像素Pg′的顺序排列。
在显示斜线(例如白色斜线)时，抗锯齿渲染平滑算法通过以下方式控制子像素发光：
对于第1行的像素单元PX″而言，使第1个像素单元PX″中的红色子像素Pr′、白色子像素Pw′和蓝色子像素Pb′发光。对于第2行的像素单元PX″和第3行的像素单元PX″中的每一行而言，使相邻的两个像素单元PX″中的子像素配合发光，以模拟形成一个像素单元PX″的显示效果。例如，对于第2行的像素单元PX″而言，使第1个像素单元PX″中的蓝色子像素Pb′和绿色子像素Pg′发光，使第2 个像素单元PX″中的红色子像素Pr′发光。对于第3行的像素单元PX″而言，使第1个像素单元PX″中的蓝色子像素Pb′发光，使第2个像素单元PX″中的红色子像素Pr′和绿色子像素Pg′发光，以此类推，从而实现斜线显示。
但是，抗锯齿渲染平滑算法原本基于3种颜色的子像素设计，其对4种颜色子像素的适配性较差，参照图1C，为实现倾斜梯度，对于第2行的像素单元PX″而言，使第1个像素单元PX″中的绿色子像素Pg′发光，而对于第3行的像素单元PX″而言，需要使第2个像素单元PX″中的绿色子像素Pg′发光。由于像素单元PX″中的多个子像素位于同一行，使得第3行的像素单元PX″中，发光的绿色子像素Pg′在第一方向X上与其他发光的子像素距离较远，进而造成较大的锯齿感，影响显示效果。
有鉴于此，本公开的实施例提供一种显示基板，该显示基板包括：衬底基板、设置于衬底基板上的多个像素单元和设置于衬底基板上的像素界定层。多个像素单元沿第一方向和第二方向阵列排布以形成多行像素单元和多列像素单元，像素单元包括多个子像素，子像素包括发光元件和用于驱动发光元件的像素驱动电路，多个子像素包括第一子像素、第二子像素、第三子像素和第四子像素。像素界定层包括多个第一开口、多个第二开口、多个第三开口和多个第四开口。其中，第四子像素为白色子像素，第一子像素、第二子像素、第三子像素和第四子像素中的任意两者显示不同的颜色。在至少一个像素单元内，第一子像素、第二子像素和第三子像素中的至少一个与第四子像素位于不同的行。第一子像素包括第一开口，第二子像素包括第二开口，第三子像素包括第三开口，第四子像素包括第四开口，在至少一个像素单元内，第一子像素的第一开口、第二子像素的第二开口和第三子像素的第三开口中每一个在衬底基板上的正投影的面积小于第四子像素的第四开口在衬底基板上的正投影的面积。
在本公开的实施例中，对于至少一个像素单元，第一子像素、第二子像素和第三子像素中的至少一个与第四子像素位于不同的行，例如，至少一个像素单元包括两行子像素，第四子像素和第三子像素位于第一行，第一子像素和第二子像素位于第二行；或者，第一子像素至第三子像素位于第一行，第四子像素位于第二行。相较于一个像素单元中的4个子像素位于同一行的方案而言，本公开的实施例可以使得一个像素单元中的4个子像素在第一方向上更加紧凑，在通过抗 锯齿渲染平滑算法显示斜线时，可以避免某个发光的子像素在第一方向上与其他发光的子像素过远，从而能够改善锯齿问题。
并且，通过使第一子像素的第一开口、第二子像素的第二开口和第三子像素的第三开口中每一个在衬底基板上的正投影的面积小于第四子像素的第四开口在衬底基板上的正投影的面积，可以使得白色子像素的开口面积在4个子像素中最大，而这能够提高显示亮度，有利于降低显示功耗。
图2是根据本公开的一些实施例的显示基板的平面示意图，图3A是根据本公开的一些实施例的像素单元的平面示意图，其示意性示出了沿第一方向相邻的两个像素单元的结构。结合参照图2和图3A所示，根据本公开的实施例的显示基板可以包括衬底基板100、设置在衬底基板100上的像素单元PX、设置在衬底基板100上的驱动单元DRU以及将像素单元PX与驱动单元DRU电连接的走线PL，驱动单元DRU用于驱动像素单元PX。
显示基板可以包括显示区域AA和非显示区域NA。显示区域AA可以是设置有显示图像的像素单元PX的区域。稍后将描述每个像素单元PX。非显示区域NA可以是不显示图像的区域。用于驱动像素单元PX的驱动单元DRU以及将像素单元PX与驱动单元DRU连接的一些走线PL可以设置在非显示区域NA中。非显示区域NA与最终显示装置中的边框对应，并且边框的宽度可以根据非显示区域NA的宽度来确定。
显示区域AA可以具有各种形状。例如，显示区域AA可以以诸如包括直边的闭合形状的多边形(例如矩形)、包括曲边的圆形、椭圆形等以及包括直边和曲边的半圆形、半椭圆形等的各种形状设置。在本公开的实施例中，将显示区域AA设置为具有包括直边的四边形形状的一个区域，应该理解，这仅是本公开的示例性实施例，而不是对本公开的限制。
非显示区域NA可以设置在显示区域AA的至少一侧处。在本公开的实施例中，非显示区域NA可以围绕显示区域AA的外周。在本公开的实施例中，非显示区域NA可以包括在第一方向X上延伸的横向部分和在第二方向Y上延伸的纵向部分。
像素单元PX设置在显示区域AA中，并且可以设置为多个。例如，像素单元PX可以包括发射白色光和/或彩色光的发光器件。
像素单元PX可以设置成多个，以沿着在第一方向X上延伸的行和在第一方向Y上延伸的列呈矩阵形式布置。然而，本公开的实施例不具体限制像素单元PX的布置形式，并且可以以各种形式布置像素单元PX。例如，像素单元PX可以布置为使得相对于第一方向X和第一方向Y倾斜的方向成为列方向，并且使得与列方向交叉的方向成为行方向。
一个像素单元PX可以包括4个子像素，即第一子像素SP1、第二子像素SP2、第三子像素SP3和第四子像素SP4。例如，第一子像素SP1可以为红色子像素，第二子像素SP2可以为绿色子像素，第三子像素SP3可以为蓝色子像素，第四子像素SP4可以为白色子像素。
在至少一个像素单元PX内，第四子像素SP4可以与第一子像素SP1、第二子像素SP2、第三子像素SP3中的至少一者位于同一行，例如，第四子像素SP4与第三子像素SP3位于同一行，第一子像素SP1与第二子像素SP2位于同一行。再例如，第四子像素SP4与第二子像素SP2位于同一行，第一子像素SP1与第三子像素SP3位于同一行。或者，在至少一个像素单元PX内，第四子像素SP4可以与第一子像素SP1、第二子像素SP2、第三子像素SP3中的每一者均位于不同行。
在至少一个像素单元PX内，多个子像素可以划分为两行子像素，第四子像素SP4可以位于第1行，或者，第四子像素SP4可以位于第2行，例如，参照图3A，第三子像素SP3和第四子像素SP4位于第1行，第一子像素SP1和第二子像素SP2位于第2行。
需要说明的是，上述的子像素位于某一行可以是指该子像素的发光元件位于某一行，下文相同，故不再赘述。
图3B是根据本公开的一些实施例的子像素的开口的平面示意图，其示意性示出了像素单元中各个子像素的开口(也即第一开口至第四开口)的结构。参照图3B，每一个子像素可以包括发光元件和用于驱动发光元件的像素驱动电路。例如，第一子像素SP1可以包括位于第一开口SPA1中的第一发光元件和用于驱动第一发光元件的第一像素驱动电路SPC1，第一发光元件可以发射红色光；第二子像素SP2可以包括位于第二开口SPA2中的第二发光元件和用于驱动第二发光元件的第二像素驱动电路SPC2，第二发光元件可以发射绿色光；第三子像素SP3可以包括位于第三开口SPA3中的第三发光元件和用于驱动第三发光元件的 第三像素驱动电路SPC3，第三发光元件可以发射蓝色光；第四子像素SP4可以包括位于第四开口SPA4中的第四发光元件和用于驱动第四发光元件的第四像素驱动电路SPC4，第四发光元件可以发射白色光。
图4A和图4B是根据本公开的一些实施例的显示斜线的示意图，其中，图4A中示出了未采用抗锯齿渲染平滑算法时的显示效果，图4B中示出了采用抗锯齿渲染平滑算法时的显示效果，并且，在图4A和图4B中，将与发光的子像素属于同一个像素单元PX的其他子像素以虚线形式展示。结合参照图3A、图4A和图4B，在显示斜线时，无论是否采用抗锯齿渲染平滑算法时，均能使发光的子像素保持紧凑，从而使得斜线更加平滑，进而起到改善锯齿问题的作用。
继续参照图4B，在采用抗锯齿渲染平滑算法显示斜线时，对于第1行的像素单PX元，使第1个像素单元PX中的子像素发光，对于第2行的像素单PX和第3行的像素单元PX，使相邻两个像素单元PX中的子像素配合发光，以模拟形成一个像素单元的显示效果。例如，对于第1行的像素单元PX而言，使第1个像素单元PX的第一子像素SP1、第二子像素SP2和第四子像素SP4发光；对于第2行的像素单元PX而言，使第1个像素单元PX的第三子像素SP3和第二子像素SP2发光，使第2个像素单元PX的第一子像素SP1发光；对于第3行的像素单元PX而言，使第1个像素单元PX的第三子像素SP3发光，使第2个像素单元PX的第一子像素SP1和第二子像素SP2发光，以此类推，从而实现斜线显示。这样一来，对于任一个发光的子像素而言，该子像素与其他发光的子像素均能够实现相邻，从而避免了某一个发光的子像素与其他发光的子像素距离过远，进而改善锯齿问题。
需要说明的是，上述的“相邻”可以是指两个子像素之间没有其他的子像素。
子像素的开口可以是子像素的发光元件所在的区域。例如，在OLED显示面板中，子像素的发光元件可以包括叠层设置的阳极、发光材料层和阴极。这样，子像素的开口可以是发光材料层被夹在阳极和阴极的发光材料层的部分所对应的区域。需要说明的是，上述的子像素的开口可以是指第一开口SPC1、第二开口SPC2、第三开口SPC3和第四开口SPC4中的任一者，下文相同，故不再赘述。
应该理解，子像素还包括非发光区域，例如，子像素的像素驱动电路位于子像素的非发光区域中。每一个子像素的开口的面积与该子像素的整体面积(开口和非发光区域的面积之和)的比率，决定了该子像素的开口率。
下面首先对本公开实施例的第一开口SPA1至第四开口SPA4的设置方式进行说明。
参照图3B，在一些具体实施例中，对于位于同一行的至少两个像素单元PX而言，至少两个像素单元PX的第一子像素SP1的第一开口SPA1的中心的第一连线L11平行于第一方向X；和/或，至少两个像素单元PX的第二子像素SP2的第二开口SPA2的中心的第二连线L12平行于第一方向X；和/或，至少两个像素单元PX的第三子像素SP3的第三开口SPA3的中心的第三连线L13平行于第一方向X。
对于位于同一行的至少两个像素单元PX而言，至少两个像素单元PX的第四子像素SP4的第四开口SPA4的中心的第四连线L14平行于第一方向X。第一连线L11、第二连线L12和第三连线L13中的至少一个与第四连线L14在第二方向上间隔布置。
子像素的开口的形状可以包括对称形状或者非对称形状，具体可以根据实际需要确定。当开口的形状为对称形状时，开口的中心可以是指该开口的几何中心，对称形状例如可以为矩形等。当开口的形状为对非称形状时，可以根据该开口的边界限定出一对称形状，进而以限定出的对称形状的几何中心作为该开口的中心。
在一些具体实施例中，第一连线L11、第二连线L12和第三连线L13中的每一个与第四连线L14在第二方向上间隔布置。
第一开口SPA1至第四开口SPA4的设置方式主要包括两种，其中一种使第一开口SPA1、第二开口SPA2、第三开口SPA3和第四开口SPA4中的至少一者近似为“块状”，下文也称为第一种设置方式。另一种使第一开口SPA1、第二开口SPA2、第三开口SPA3和第四开口SPA4中的至少一者近似为“条状”，下文也称为第二种设置方式。在不同的设置方式下，第一连线L11、第二连线L12、第三连线L13和第四连线L14之间的位置关系也不同，以下，首先对第一种方式进行说明。
在一些具体实施例中，对于至少一行像素单元PX而言，第一子像素SP1、第二子像素SP2和第三子像素SP3中的一个和第四子像素SP4位于同一行，形成第一行子像素。第一子像素SP1、第二子像素SP2和第三子像素SP3中的另两个位于同一行，形成第二行子像素。第一行子像素和第二行子像素在第二方向Y上相邻。
第一行子像素和第二行子像素在第二方向Y上相邻可以是指，在第二方向Y上，第一行子像素和第二行子像素之间没有其他的子像素。
对于至少一个像素单元PX而言，可以使第一子像素SP1和第四子像素SP4位于不同行，使第二子像素SP2和第三子像素SP3中的一者与第四子像素SP4形成第一行子像素，使第二子像素SP2和第三子像素SP3中的另一者和与第一子像素SP1形成第二行子像素。
在一些具体实施例中，第一连线L11与第四连线L14在第二方向Y上间隔第一距离，第二连线L12与第四连线L14在第二方向Y上间隔第二距离，第三连线L13与第四连线L14在第二方向Y上间隔第三距离。第二距离和第三距离中的一个与第一距离之比在0.8～1.2之间，第二距离和第三距离中的另一个与第一距离之比大于2。
例如，结合参照图3A和图3B，对于至少一个像素单元PX，该像素单元PX可以包括两行子像素，其中，第四子像素SP4和第三子像素SP3形成第一行子像素，第一子像素SP1和第二子像素SP2形成第二行子像素。可选地，使第一子像素SP1位于左下角，使第二子像素SP2位于右下角，使第三子像素SP3位于右上角，使第四子像素SP4位于左上角。此时，可以使第二距离与第一距离之比在0.8～1.2之间，使第三距离与第一距离之比大于2。
再例如，图3C是根据本公开的另一些实施例的像素单元的平面示意图，参照图3C，对于至少一个像素单元PX，该像素单元PX可以包括两行子像素，其中，第二子像素SP2和第四子像素SP4形成第二行子像素，第一子像素SP1和第三子像素SP3形成第一行子像素。可选地，使第一子像素SP1位于左上角，使第二子像素SP2位于右下角，使第三子像素SP3位于右上角，使第四子像素SP4位于左下角。此时，可以使第三距离与第一距离之比在0.8～1.2之间，使第二距离与第一距离之比大于2。
再例如，图3D是根据本公开的另一些实施例的像素单元的平面示意图，参照图3D，对于至少一个像素单元PX，该像素单元PX可以包括两行子像素，其中，第一子像素SP1和第二子像素SP2形成第一行子像素，第三子像素SP3和第四子像素SP4形成第二行子像素。可选地，使第一子像素SP1位于左上角，使第二子像素SP2位于右上角，使第三子像素SP3位于右下角，使第四子像素 SP4位于左下角。此时，可以使第二距离与第一距离之比在0.8～1.2之间，使第三距离与第一距离之比大于2。
图3E是根据本公开的一些实施例的像素单元中各个开口的尺寸示意图，参照图3E，在一些具体实施例中，第一开口SPA1在衬底基板100上的正投影具有沿第一方向X的第一宽度W11和沿第二方向Y的第一高度H11，第一高度H11和第一宽度W11中的较大者与第一高度H11和第一宽度W11中的较小者之比大于1且小于1.5；和/或，第二开口SPA2在衬底基板100上的正投影具有沿第一方向X的第二宽度W12和沿第二方向Y的第二高度H12，第二高度H12和第二宽度W12中的较大者与第二高度H12和第二宽度W12中的较小者之比大于1且小于1.5；和/或，第三开口SPA3在衬底基板100上的正投影具有沿第一方向X的第三宽度W13和沿第二方向Y的第三高度H13，第三高度H13和第三宽度W13中的较大者与第三高度H13和第三宽度W13中的较小者之比大于1且小于1.5；和/或，第四开口SPA4在衬底基板100上的正投影具有沿第一方向X的第四宽度W14和沿第二方向Y的第四高度H14，第四高度H14和第四宽度W14中的较大者与第四高度H14和第四宽度W14中的较小者之比大于1且小于1.5。由此，可以使得第一开口SPA1、第二开口SPA2、第三开口SPA3和第四开口SPA4中的每一者近似为“块状”。
在本公开实施例中，开口(第一开口SPA1、第二开口SPA2、第三开口SPA3或者第四开口SPA4)在衬底基板100上的正投影具有沿第一方向X相对设置的第一边界和第二边界，开口的宽度(第一宽度W11、第二宽度W12、第三宽度W13或者第四宽度W14)可以是指第一边界和第二边界之间的距离，其中，该距离可以包括平均距离或者最大距离。
例如，参照图3E，第一宽度W11可以是指第一开口SPA1的左侧边界与右侧边界之间的距离，第二宽度W12至第四宽度W14同理，故不再赘述。
在本公开实施例中，开口(第一开口SPA1、第二开口SPA2、第三开口SPA3或者第四开口SPA4)在衬底基板100上的正投影还具有沿第二方向Y相对设置的第三边界和第四边界，开口的高度(第一高度H11、第二高度H12、第三高度H13或者第四高度H14)可以是指第三边界和第四边界之间的距离，其中，该距离可以包括平均距离或者最大距离。
例如，参照图3E，第一高度H11可以是指第一开口SPA1的上侧边界与下侧边界之间的距离。第二高度H12至第四高度H14同理，故不再赘述
在一些具体实施例中，对于至少一行像素单元PX而言，第一子像素SP1、第二子像素SP2和第三子像素SP3中的一个和第四子像素SP4位于同一列，形成第一列子像素。第一子像素SP1、第二子像素SP2和第三子像素SP3中的另两个位于同一列，形成第二列子像素。第一列子像素和第二列子像素在第一方向X上交替排列。
例如，结合参照图3A、图3C和图3D，对于至少一个像素单元PX而言，可以使第一子像素SP1和第四子像素SP4位于同一列，使第二子像素SP2和第三子像素SP3位于同一列。
以下，将对像素单元中各个子像素的开口的第二种设置方式进行说明。
图3F是根据本公开的另一些实施例的像素单元的平面示意图，参照图3F，在一些具体实施例中，对于至少一行像素单元PX而言，第一子像素SP1、第二子像素SP2和第三子像素SP3位于同一行，形成第一行子像素。多个第四子像素SP4位于同一行，形成第二行子像素。第一行子像素和第二行子像素在第二方向Y上相邻。
在本公开实施例中，第一行子像素和第二行子像素在第二方向Y上相邻可以是指，在第二方向Y上，第一行子像素和第二行子像素之间没有其他的子像素。
图4C和图4D是根据本公开的另一些实施例的显示斜线的示意图，其中，图4C中示出了未采用抗锯齿渲染平滑算法时的显示效果，图4D中示出了采用抗锯齿渲染平滑算法时的显示效果，并且，在图4C和图4D中，将与发光的子像素属于同一个像素单元PX的其他子像素以虚线形式展示。结合参照图3F、图4C和图4D，在显示斜线时，无论是否采用抗锯齿渲染平滑算法时，均能使发光的子像素保持紧凑，从而使得斜线更加平滑，进而起到改善锯齿问题的作用。
继续参照图4D，在采用抗锯齿渲染平滑算法显示斜线时，对于第1行的像素单PX元，使第1个像素单元PX中的子像素发光，对于第2行的像素单PX和第3行的像素单元PX，使相邻两个像素单元PX中的子像素配合发光，以模拟形成一个像素单元的显示效果。例如，对于第1行的像素单元PX而言，使第1个像素单元PX的第一子像素SP1、第三子像素SP3和第四子像素SP4发光； 对于第2行的像素单元PX而言，使第1个像素单元PX的第三子像素SP3和第二子像素SP2发光，使第2个像素单元PX的第一子像素SP1发光；对于第3行的像素单元PX而言，使第1个像素单元PX的第三子像素SP3发光，使第2个像素单元PX的第一子像素SP1和第二子像素SP2发光，以此类推，从而实现斜线显示。这样一来，对于任一个发光的子像素而言，该子像素与其他发光的子像素均能够实现相邻，从而避免了某一个发光的子像素与其他发光的子像素距离过远，进而改善锯齿问题。
图3G是根据本公开的另一些实施例的像素单元中各个开口的示意图，参照图3G，在一些具体实施例中，第一连线L11与第四连线L14在第二方向上间隔第一距离，第二连线L12与第四连线L14在第二方向Y上间隔第二距离，第三连线L13与第四连线L14在第二方向Y上间隔第三距离。第一距离、第二距离和第三距离中任意两者之比在0.8～1.2之间。
例如，参照图3G，对于至少一个像素单元PX，可以使第一子像素SP1、第二子像素SP2和第三子像素SP3位于第一行，使第四子像素SP4位于第二行，此时，通过使第一距离、第二距离和第三距离中任意两者之比在0.8～1.2之间，可以使得第一子像素SP1、第二子像素SP2和第三子像素SP3与第四子像素SP4在第二方向Y上的距离相近。
图3H是根据本公开的另一些实施例的像素单元中各个开口的尺寸示意图，参照图3H，在一些具体实施例中，第一开口SPA1在衬底基板100上的正投影具有沿第一方向X的第一宽度W11和沿第二方向Y的第一高度H11，第一高度H11和第一宽度W11中的较大者与第一高度H11和第一宽度W11中的较小者之比大于1.5；和/或，第二开口SPA2在衬底基板100上的正投影具有沿第一方向X的第二宽度W12和沿第二方向Y的第二高度H12，第二高度H12和第二宽度W12中的较大者与第二高度H12和第二宽度W12中的较小者之比大于1.5；和/或，第三开口SPA3在衬底基板100上的正投影具有沿第一方向X的第三宽度W13和沿第二方向Y的第三高度H13，第三高度H13和第三宽度W13中的较大者与第三高度H13和第三宽度W13中的较小者之比大于1.5；和/或，第四开口SPA4在衬底基板100上的正投影具有沿第一方向X的第四宽度W14和沿第二方向Y的第四高度H14，第四高度H14和第四宽度W14中的较大者与第四高度 H14和第四宽度W14中的较小者之比大于1.5。由此，可以使得第一开口SPA1、第二开口SPA2、第三开口SPA3和第四开口SPA4中的每一者近似为“条状”。
开口(第一开口SPA1、第二开口SPA2、第三开口SPA3或者第四开口SPA4)在衬底基板100上的正投影具有沿第一方向X相对设置的第一边界和第二边界，开口的宽度(第一宽度W11、第二宽度W12、第三宽度W13或者第四宽度W14)可以是指第一边界和第二边界之间的距离，其中，该距离可以包括平均距离或者最大距离。
例如，参照图3H，第一宽度W11可以是指第一开口SPA1的左侧边界与右侧边界之间的距离。
在本公开实施例中，开口(第一开口SPA1、第二开口SPA2、第三开口SPA3或者第四开口SPA4)在衬底基板100上的正投影还具有沿第二方向Y相对设置的第三边界和第四边界，开口的高度(第一高度H11、第二高度H12、第三高度H13或者第四高度H14)可以是指第三边界和第四边界之间的距离，其中，该距离可以包括平均距离或者最大距离。
例如，参照图3H，第一高度H11可以是指第一开口SPA1的上侧边界与下侧边界之间的距离。
在一些具体实施例中，第四开口SPA4的第四宽度W14大于第四开口SPA4的第四高度H14。第一开口SPA1的第一宽度W11小于第一开口SPA1的第一高度H11，第二开口SPA2的第二宽度W12小于第二开口SPA2的第二高度H12，第三开口SPA3的第三宽度W13小于第三开口SPA3的第三高度H13。
例如，第四开口SPA4为一沿第一方向X延伸的条状开口，第一开口SPA1、第二开口SPA2和第三开口SPA3中的每一者为一沿第二方向Y延伸的条状开口，并且，三者沿第一方向X排列。
在一些具体实施例中，对于同一个像素单元PX而言，第一开口SPA1、第二开口SPA2和第三开口SPA3中每一个在衬底基板100上的正投影与第四开口SPA4在衬底基板100上的正投影沿第二方向Y至少部分重叠，从而使得各个开口保持紧凑。
下面，将对本公开实施例中的子像素的像素电路进行说明。
图5至图13分别是根据本公开的一些实施例的显示基板的局部平面图，其示意性示出了显示基板包括的一个像素单元组的像素驱动电路的平面图，其中， 图5示意性示出了第一导电膜层的局部平面图，图6示意性示出了半导体膜层的局部平面图，图7示意性示出了第一导电膜层和半导体膜层的组合的局部示意图，图8示意性示出了第二导电膜层的局部平面图，图9示意性示出了第一导电膜层、半导体膜层和第二导电膜层的组合的局部示意图，图10示意性示出了第一绝缘膜层的局部平面图，图11A示意性示出了第一导电膜层、半导体膜层、第二导电膜层和第一绝缘膜层的组合的局部示意图，图11B为示意性示出了图11A中的第一过孔与连接线的相对位置关系的局部放大图，图12示意性示出了第三导电膜层的局部平面图，图13示意性示出了第一导电膜层、半导体膜层、第二导电膜层、第一绝缘膜层和第三导电膜层的组合的局部示意图。图14是根据本公开的一些实施例的显示基板的局部平面图，其示意性示出了显示基板包括的一个像素单元组的第二绝缘膜层的平面图。图15A是根据本公开的实施例的一些实施例的显示基板的局部平面图，其示意性示出了显示基板包括的一个像素单元组的第一电极层的平面图。图15B是根据本公开的实施例的一些实施例的显示基板的局部平面图，其示意性示出了显示基板包括的一个像素单元组的第一电极层及其下方的像素驱动电路的平面图。图16是根据本公开的一些实施例的显示基板的截面图。
需要说明的是，在图10和图14中，主要示意性示出了位于绝缘膜层中的过孔，而未示出绝缘膜层的绝缘材料本身，这样，可以突出显示位于绝缘膜层中的过孔的位置。
结合参照图5至图16，在一些具体实施例中，显示基板包括：设置于衬底基板100的第一导电膜层10、设置于第一导电膜层10远离衬底基板100一侧的半导体膜层20、设置于半导体膜层20远离衬底基板100一侧的第二导电膜层30、设置于第二导电膜层30远离衬底基板100一侧的第三导电膜层40以及位于第三导电膜层40远离衬底基板100一侧的第一电极层ANL。其中，显示基板包括位于第一电极层ANL中的多个阳极701，阳极701和阴极801上可以加载驱动信号，从而驱使位于阳极701和阴极801之间的发光材料层进行发光。
图5示出了第一导电膜层10的一部分，第一导电膜层10可以是第一遮光部SHL1所在的膜层。图6示出了半导体膜层20的一部分。图8示出了第二导电膜层30的一部分，第二导电膜层30可以是栅线以及晶体管的栅极所在的膜层， 即，它可以是由栅极材料构成的导电膜层。图12示出了第三导电膜层40的一部分，第三导电膜层40可以是数据信号线DL等所在的膜层，即，它可以是由源漏极材料构成的导电膜层。
显示基板可以包括多条信号线，多条信号线可以包括第一栅线GL1、第二栅线GL2、数据信号线DL、第一电压线VDDL、感测信号线SL和辅助阴极线AVL。第一栅线GL1和第二栅线GL2可以位于第二导电膜层30中，数据信号线DL、第一电压线VDDL、感测信号线SL和辅助阴极线AVL可以位于第三导电膜层40中。
第一栅线GL1和第二栅线GL2可以基本沿第一方向X延伸，第一栅线GL1和第二栅线GL2在第二方向Y上间隔布置。数据信号线DL、第一电压线VDDL、感测信号线SL和辅助阴极线AVL可以基本沿第二方向Y延伸，数据信号线DL、第一电压线VDDL、感测信号线SL和辅助阴极线AVL中的任意两者在第一方向X上间隔布置。
一行像素单元PX包括多个像素单元组，每一个像素单元组包括在第一方向X上相邻的第一像素单元和第二像素单元，对于至少一个像素单元组而言，多个子像素的像素驱动电路沿第一方向X并排布置，多个子像素的发光元件的阳极沿第二方向Y布置成两行。
在图3A和图3F的实施例中，示意性示出了一个像素单元组。例如，一个像素单元组包括沿第一方向X相邻布置的第一像素单元PX1和第二像素单元PX2，第一像素单元PX1和第二像素单元PX2中的每一个包括多个子像素，示例性地，包括4个子像素，分别为第一子像素SP1、第二子像素SP2、第三子像素SP3和第四子像素SP4。8个子像素的像素驱动电路在第一方向X上并排布置，即，8个子像素的像素驱动电路布置成一行。在一个像素单元组中，第一像素单元PX1的4个子像素的像素驱动电路按照第一子像素SP1、第四子像素SP4、第三子像素SP3、第二子像素SP2的顺序在第一方向X上顺序布置，第二像素单元PX2的4个子像素的像素驱动电路按照第一子像素SP1、第四子像素SP4、第三子像素SP3、第二子像素SP2的顺序在第一方向X上顺序布置。
在一个像素单元组中，每一个像素单元共用一个第一电压线VDDL和一个感测信号线SL，即第一像素单元PX1的4个子像素共用一个第一电压线VDDL和一个感测信号线SL，第二像素单元PX1的4个子像素共用一个第一电压线 VDDL和一个感测信号线SL。一个像素单元组的8个子像素共用一个辅助阴极线AVL。
例如，每一行像素单元中的各个子像素共用一个第一栅线GL1和一个第二栅线GL2，每一列子像素共用一个数据信号线DL。即，在一个像素单元组中，8个子像素共用一个第一栅线GL1和一个第二栅线GL2，8个子像素具有各自的数据信号线DL。
在一个像素单元组中，沿第二方向Y延伸的信号线按照1个第一电压线VDDL、2个数据信号线DL、1个感测信号线SL、2个数据信号线DL、1个辅助阴极线AVL、2个数据信号线DL、1个感测信号线SL、2个数据信号线DL、1个第一电压线VDDL的顺序布置。第一像素单元PX1的第一电压线、数据信号线和感测信号线与第二像素单元PX2的第一电压线、数据信号线和感测信号线相对于两个像素单元共用的1个辅助阴极线AVL在第一方向X上对称布置。通过这样的布置，有利于简化版图设计。
对于一个像素单元组中的第一像素单元PX1而言，用于给第一像素单元的各个子像素提供第一电压信号的第一电压线VDDL设置在第一像素单元的各个子像素的一侧，例如，第一子像素SP1的左侧，用于分别给第一子像素SP1和第四子像素SP4提供数据信号的2个数据信号线DL设置在第一子像素SP1和第四子像素SP4之间，用于提供感测信号的感测信号线SL设置在第四子像素SP4与第三子像素SP2之间，用于分别给第三子像素SP3和第二子像素SP2提供数据信号的2个数据信号线DL设置在第三子像素SP3和第二子像素SP2之间。
对于一个像素单元组中的第二像素单元PX2而言，用于给第一像素单元的各个子像素提供第一电压信号的第一电压线VDDL设置在第一像素单元的各个子像素的一侧，例如，第二子像素SP2的右侧，用于分别给第一子像素SP1和第四子像素SP4提供数据信号的2个数据信号线DL设置在第一子像素SP1和第四子像素SP4之间，用于提供感测信号的感测信号线SL设置在第四子像素SP4与第三子像素SP2之间，用于分别给第三子像素SP3和第二子像素SP2提供数据信号的2个数据信号线DL设置在第三子像素SP3和第二子像素SP2之间。
对于一个像素单元组而言，共用的辅助阴极线AVL设置在第一像素单元PX1与第二像素单元PX2之间，例如，第一像素单元PX1的第二子像素SP2与第二像素单元PX2的第一子像素SP1之间。
在本公开的实施例中，对于一个子像素而言，沿第一方向X延伸的用于给该像素提供信号的信号线和沿第二方向Y延伸的用于给该像素提供信号的信号线包围形成的区域，形成了该子像素的像素驱动电路区域(又称为像素驱动电路所在的区域)。
例如，对于一个像素单元组中的第一像素单元PX1的第一子像素SP1而言，用于给该第一子像素SP1提供第一扫描信号的第一栅线GL1、用于给该第一子像素SP1提供第二扫描信号的第二栅线GL2、用于给该第一子像素SP1提供第一电压信号的第一电压线VDDL和用于给该第一子像素SP1提供数据信号的数据信号线DL包围形成的区域，形成了该第一子像素SP1的像素驱动电路区域，例如，该像素驱动电路区域可以为矩形区域。对于一个像素单元组中的第一像素单元PX1的第四子像素SP4而言，用于给该第四子像素SP4提供第一扫描信号的第一栅线GL1、用于给该第四子像素SP4提供第二扫描信号的第二栅线GL2、用于给该第四子像素SP4提供数据信号的数据信号线DL和感测信号线SL包围形成的区域，形成了该第四子像素SP4的像素驱动电路区域，例如，该像素驱动电路区域可以为矩形区域。对于一个像素单元组中的第一像素单元PX1的第三子像素SP3而言，用于给该第三子像素SP3提供第一扫描信号的第一栅线GL1、用于给该第三子像素SP3提供第二扫描信号的第二栅线GL2、用于给该第三子像素SP3提供数据信号的数据信号线DL和感测信号线SL包围形成的区域，形成了该第三子像素SP3的像素驱动电路区域，例如，该像素驱动电路区域可以为矩形区域。对于一个像素单元组中的第一像素单元PX1的第二子像素SP2而言，用于给该第二子像素SP2提供第一扫描信号的第一栅线GL1、用于给该第二子像素SP2提供第二扫描信号的第二栅线GL2、用于给该第二子像素SP2提供数据信号的数据信号线DL和辅助阴极线AVL包围形成的区域，形成了该第二子像素SP2的像素驱动电路区域，例如，该像素驱动电路区域可以为矩形区域。
例如，对于一个像素单元组中的第二像素单元PX2的第二子像素SP2而言，用于给该第二子像素SP2提供第一扫描信号的第一栅线GL1、用于给该第二子像素SP2提供第二扫描信号的第二栅线GL2、用于给第二子像素SP2提供第一电压信号的第一电压线VDDL和用于给该第二子像素SP2提供数据信号的数据信号线DL包围形成的区域，形成了该第二子像素SP2的像素驱动电路区域，例 如，该像素驱动电路区域可以为矩形区域。对于一个像素单元组中的第二像素单元PX2的第三子像素SP3而言，用于给该第三子像素SP3提供第一扫描信号的第一栅线GL1、用于给该第三子像素SP3提供第二扫描信号的第二栅线GL2、用于给该第三子像素SP3提供数据信号的数据信号线DL和感测信号线SL包围形成的区域，形成了该第三子像素SP3的像素驱动电路区域，例如，该像素驱动电路区域可以为矩形区域。对于一个像素单元组中的第二像素单元PX2的第四子像素SP4而言，用于给该第四子像素SP4提供第一扫描信号的第一栅线GL1、用于给该第四子像素SP4提供第二扫描信号的第二栅线GL2、用于给该第四子像素SP4提供数据信号的数据信号线DL和感测信号线SL包围形成的区域，形成了该第四子像素SP4的像素驱动电路区域，例如，该像素驱动电路区域可以为矩形区域。对于一个像素单元组中的第二像素单元PX2的第一子像素SP1而言，用于给该第一子像素SP1提供第一扫描信号的第一栅线GL1、用于给该第一子像素SP1提供第二扫描信号的第二栅线GL2、用于给该第一子像素SP1提供数据信号的数据信号线DL和辅助阴极线AVL包围形成的区域，形成了该第一子像素SP1的像素驱动电路区域，例如，该像素驱动电路区域可以为矩形区域。
参照图15A和图15B，多个子像素的发光元件的阳极701沿第二方向Y布置成两行。也就是说，在本公开的实施例中，一个像素单元组的多个子像素(例如8个子像素)的像素驱动电路(SPC1至SPC4)布置成一行，即布置成1*8的阵列；该像素单元组的多个子像素(例如8个子像素)的阳极701布置成两行，即布置成2*4的阵列。
在一些具体实施例中，像素单元PX可以采用项发射结构，发光元件的阳极701可以包括能够遮光的导电材料，例如金属导电材料等。通过发光元件的阳极701可以对发光材料层发射的光线进行反射，以作为显示光。
在一些具体实施例中，对于同一子像素而言，该子像素的像素驱动电路在衬底基板100上的正投影与该子像素的发光元件的阳极701在衬底基板100上的正投影具有如下关系：
该子像素的像素驱动电路在衬底基板100上的正投影在第二方向Y上超出该子像素的发光元件的阳极701在衬底基板100上的正投影。和/或，该子像素的发光元件的阳极701在衬底基板100上的正投影在第一方向X上超出该子像 素的像素驱动电路在衬底基板100上的正投影。这样一来，阳极701可以对像素驱动电路的起到遮光作用，从而防止发光材料层发出的光线照射至像素驱动电路中对光线敏感的器件上，例如晶体管等。
图17A是根据本公开的一些实施例的像素驱动电路的等效电路图，结合参照图17A，在一些具体实施例中，像素驱动电路包括第一晶体管T1、第二晶体管T2、第三晶体管T3和存储电容Cst等多个元件。
例如，第一晶体管T1也可以称为第一开关晶体管，第二晶体管T2也可以称为第二开关晶体管，第三晶体管T3也可以称为驱动晶体管。该像素驱动电路可称为3T1C结构。
第一晶体管T1的栅极G1与第一栅线GL1电连接，第一晶体管T1的第一电极电连接至数据信号线DL，第一晶体管T1的第二电极电连接至第三晶体管T3的栅极，例如，第一晶体管T1的第二电极和第三晶体管T3的栅极G3可以均电连接至节点GN。第一晶体管T1用于控制来自数据信号线DL的电压信号向像素驱动电路的写入。
第三晶体管T3的第一电极与第一电压线(例如提供高电压电平信号VDD的电压线)电连接，第三晶体管T3的第二电极可电连接至发光元件D1的阳极701，从而可以根据电压信号来产生驱动电流以驱动发光元件D1发光。例如，发光元件D1可以是有机发光二极管(OLED)。
存储电容Cst的两端分别连接至第三晶体管T3的栅极G3和源极之间，用于存储从数据信号线DL输入的电压信号。例如，存储电容Cst的一端电连接至节点GN，存储电容Cst的另一端电连接至节点SN。即，存储电容Cst的一端、第一晶体管T1的第二电极和第三晶体管T3的栅极G3均电连接至节点GN，存储电容Cst的另一端、第三晶体管T3的第二电极和发光元件D1的阳极701均电连接至节点SN。
第二晶体管T2的栅极G2电连接至第二栅线GL2，第二晶体管T2的第一电极与感测信号线SL电连接，第二晶体管T2的第二电极电连接至节点SN。
发光元件D1的阳极701电连接至节点SN，发光元件D1的阴极801电连接至第二电压线(例如提供第二电压信号VSS的电压线)。第一电压信号VDD和第二电压信号VSS均为直流电压信号，用于为驱动发光元件D1发光提供必要的 电压。例如，第一电压信号VDD可以是高电压电平信号，第二电压信号VSS可以是低电压电平信号。
需要说明的是，在本文中，晶体管的第一电极可以指晶体管的源极和漏极中的一个，晶体管的第二电极可以指晶体管的源极和漏极中的另一个。
图17B是根据本公开的一些实施例的像素驱动电路的时序图，参照图17B，像素电路的工作过程至少包括数据写入阶段t1和发光阶段t2。
在数据写入阶段t1，向第一栅线GL1和第二栅线GL2提供有效电平信号，第一晶体管T1和第二晶体管T2导通，数据信号线DL上的数据信号通过第一晶体管T1传输至第三晶体管T3的栅极G3，并存储于存储电容Cst，感测信号线SL上的电信号通过第二晶体管T2传输至第三晶体管T3的第二极，该电信号可以用于对节点SN进行初始化，或者，该电信号也可以用于检测节点SN上的电信号，检测出的电信号可以用于调整提供至第三晶体管T3的电信号的大小，以进行例如外部补偿等补偿操作。
在发光阶段t2：第三晶体管T3在其栅源电压达到开启条件时导通，第三晶体管T3根据其栅源电压产生驱动电流I，驱动电流I流向发光元件D1，以驱动发光元件D1进行发光。在这一阶段，由于存储电容Cst的自举作用，第三晶体管T3的栅极电压Vg随之抬升，从而使得第三晶体管T3充分打开，继而使得第三晶体管T3持续稳定地产生驱动电流I以驱动发光元件D1发光。
需要说明的是，此处以3T1C结构为例对根据本公开实施例的显示基板包括的像素驱动电路进行说明，但是，本公开实施例的显示基板包括的像素驱动电路不局限于3T1C结构。
图18和图19是根据本公开的一些实施例的通过阳极对沟道区进行遮光的示意图，参照图17A、图18和图19，第一晶体管T1包括位于半导体膜层20中的第一沟道区201a，第二晶体管T2包括位于半导体膜层20中的第二沟道区201b，第三晶体管T3包括位于半导体膜层20中的第三沟道区201c。第一沟道区201a、第二沟道区201b和第三沟道区201c中每一个在衬底基板100上的正投影均落入多个阳极701在衬底基板100上的正投影内。
结合参照图6至图9以及图17A、图18和图19，每个晶体管可以包括有源层、栅极、第一电极和第二电极。例如，第一晶体管T1包括第一栅极G1和第一有源层20a；第二晶体管T2包括第二栅极G2和第二有源层20b；第三晶体管 T3包括第三栅极G3和第三有源层20c。第一有源层20a、第二有源层20b和第三有源层20c均位于半导体膜层20中。第一有源层20a与第一栅极G1正对的部分即为第一沟道区201a，第二有源层20b与第二栅极G2正对的部分即为第二沟道区201b，第三有源层20c与第二栅极G3正对的部分即为第三沟道区201c。
在本公开实施例中，第一沟道区201a、第二沟道区201b和第三沟道区201c对光线较为敏感，当有光线照射时，可能导致晶体管的电学性能受到影响，例如发生漏电流等问题，通过使第一沟道区201a、第二沟道区201b和第三沟道区201c中的每一个在衬底基板100上的正投影均落入多个阳极701在衬底基板100上的正投影内，可以使多个阳极701对第一沟道区201a、第二沟道区201b和第三沟道区201c中的每一者进行遮光，从而防止由于光线照射导致的问题。
下面对本公开实施例的像素电路的各个膜层进行说明，其中，除非另有特别说明，各个膜层的结构可以适用于各个子像素，而不特别限制为某一个子像素的结构。
结合参照图5至图7，显示基板可以包括位于第一导电膜层10中的第一遮光部SHL1、第一导电部101和第二导电部102。例如，第一导电膜层10可以采用金属材料，例如银、铜、铝、钼等，或上述金属的合金材料，例如铝铌合金、钼铌合金等，或者可以是多层金属，例如Mo/Cu/Mo等，或者可以是金属和透明导电材料形成的叠层结构，例如ITO/Ag/ITO等。第一遮光部SHL1、第一导电部101和第二导电部102间隔设置。第一遮光部SHL1在衬底基板100上的正投影的面积比第一导电部101和第二导电部102中的每一个在衬底基板100上的正投影的面积更大。第一遮光部SHL1也可以构成存储电容Cst的一个电极，所以，在本文中，第一遮光部SHL1可以称为第一电容部。
第一晶体管T1、第二晶体管T2和第三晶体管T3可沿着如图6中的半导体膜层20形成。半导体膜层20可具有弯曲或弯折形状，并且可包括对应于第一晶体管T1的第一有源层20a、对应于第二晶体管T2的第二有源层20b、对应于第三晶体管T3的第三有源层20c。
半导体膜层20可以包括非晶硅、多晶硅或氧化物半导体等材料，并且例如包括沟道区、源极区和漏极区。沟道区可不进行掺杂或掺杂类型与源极区、漏极区不同，并因此具有半导体特性。源极区和漏极区分别位于沟道区的两侧，并且 掺杂有杂质，并因此具有导电性。杂质可根据TFT是N型还是P型晶体管而变化。例如，在本公开的实施例中，各个晶体管可以是N型薄膜晶体管。
第一晶体管T1包括第一有源层20a。第一有源层20a包括第一源极区203a、第一漏极区205a以及连接第一源极区203a和第一漏极区205a的第一沟道区201a。第一源极区203a和第一漏极区205a相对于第一沟道区201a在相对的两个方向上延伸。
第二晶体管T2包括第二有源层20b。第二有源层20b包括第二源极区203b、第二漏极区205b以及连接第二源极区203b和第二漏极区205b的第二沟道区201b。第二源极区203b和第二漏极区205b相对于第二沟道区201b在相对的两个方向上延伸。
第三晶体管T3包括第三有源层20c。第三有源层20c包括第三源极区203c、第三漏极区205c以及连接第三源极区203c和第三漏极区205c的第三沟道区201c。第三源极区203c和第三漏极区205c相对于第三沟道区201c在相对的两个方向上延伸。
显示基板还可以包括位于半导体膜层20中的第二电容部210。例如，第二电容部210和第一有源层20a可以为连续延伸的部分，即二者的组合形成一个整体结构。第二电容部210和第一有源层20a的组合、第二有源层20b、第三有源层20c三者彼此间隔布置。
参照图7，第二电容部210在衬底基板100上的正投影与第一遮光部SHL1在衬底基板100上的正投影至少部分重叠。第一遮光部SHL1可以作为存储电容Cst的一个电极，第二电容部210可以作为存储电容Cst的另一个电极。
第三有源层20c在衬底基板100上的正投影与第一遮光部SHL1在衬底基板100上的正投影至少部分重叠。第一遮光部SHL1可以屏蔽外界因素对第三有源层20c的影响。在本公开的实施例中，第三晶体管T3用作驱动晶体管，通过第一遮光部SHL1的屏蔽作用，有利于第三晶体管T3的性能保持稳定。
结合参照图8和图9，显示基板可以包括位于第二导电膜层30中的第一栅线GL1、第二栅线GL2、第三栅极G3、第一辅助走线AL1、第二辅助走线AL2和第三辅助走线AL3。第二导电膜层30可以由栅极材料形成。例如，栅极材料可以包括金属材料，例如Mo、Al、Cu等金属及其合金。第一栅线GL1、第二 栅线GL2、第三栅极部G3、第一辅助走线AL1、第二辅助走线AL2和第三辅助走线AL3彼此间隔布置。
第一栅线GL1与第一晶体管T2的第一有源层20a重叠的部分分别构成第一晶体管T1的第一栅极G1。第二栅线GL2与第二晶体管T2的第二有源层20b重叠的部分分别构成第二晶体管T2的第二栅极G2。第三栅极部G3与第三晶体管T3的第三有源层20c重叠的部分构成第三晶体管T3的第三栅极。
结合参照图8和图9，至少一个第一栅线GL1包括第一子栅线GL11、第二子栅线GL12和多个连接线GL13、GL14，第一子栅线GL11和第二子栅线GL12均沿第一方向X延伸，多个连接线GL13、GL14均沿第二方向Y延伸，第一子栅线GL11和第二子栅线GL12沿第二方向Y间隔布置，多个连接线GL13、GL14沿第一方向X间隔布置，多个连接线GL13、GL14连接第一子栅线GL11与第二子栅线GL12。
结合参照图10至图13，显示基板可以包括位于第三导电膜层40中的数据信号线DL、第一电压线VDDL、感测信号线SL、辅助阴极线AVL、第一导电连接部401、第二导电连接部402、第三导电连接部403、第四导电连接部404和第三电容部405。
参照图19，在一些具体实施例中，对于至少一个像素单元PX，当使第一子像素SP1、第二子像素SP2和第三子像素SP3位于前一行，使第四子像素SP4位于后一行时，可以通过以下方式实现阳极701对第一沟道区201a的遮光：
对于同一个像素单元PX而言，第一子像素SP1、第二子像素SP2、第三子像素SP3和第四子像素SP4中每一个的像素驱动电路的第一晶体管T1的第一沟道区201a在衬底基板100上的正投影均落入第四子像素SP4的阳极701(7014)在衬底基板100上的正投影内。这样一来，通过第四子像素的阳极701(7014)即可实现对该像素单元PX中所有的第一晶体管T1的第一沟道区201a的遮光。
在一些具体实施例中，可以通过以下方式实现阳极701对第三沟道区201c的遮光：
对于同一个像素单元而言，第一子像素、第二子像素、第三子像素和第四子像素中每一个的像素驱动电路的第三晶体管的第三沟道区201c在衬底基板100上的正投影均落入第四子像素的阳极701(7014)在衬底基板100上的正投影内。这样一来，通过第四子像素的阳极701(7014)即可实现对该像素单元PX中所 有的第一晶体管T1的第一沟道区201a的遮光，以及对该像素单元PX中所有的第三晶体管T3的第三沟道区201c的遮光。
在一些具体实施例中，可以通过以下方式实现阳极701对第一子像素SP1中的各个晶体管的沟道区的遮光：
对于同一个像素单元PX而言，第一子像素SP1的像素驱动电路的第一晶体管T1的第一沟道区201a在衬底基板100上的正投影落入第四子像素SP4的阳极701(7014)在衬底基板100上的正投影内。第一子像素SP1的像素驱动电路的第二晶体管T2的第二沟道区201b在衬底基板100上的正投影落入第一子像素SP1的阳极701(7011)在衬底基板100上的正投影内。第一子像素SP1的像素驱动电路的第三晶体管T3的第三沟道区201c在衬底基板100上的正投影落入第四子像素SP4的阳极701(7014)在衬底基板100上的正投影内。
这样一来，通过第四子像素SP4的阳极701(7014)即可实现对第一子像素SP1的第一晶体管T1的第一沟道区201a以及对第一子像素SP1的第三晶体管T3的第三沟道区201c的遮光，通过第一子像素SP1自身的阳极701(7011)实现其中的第二晶体管T2的第二沟道区201b的遮光。
在一些具体实施例中，可以通过以下方式实现阳极701对第二子像素SP2中的各个晶体管的沟道区的遮光：
对于同一个像素单元PX而言，第二子像素SP2的像素驱动电路的第一晶体管T1的第一沟道区201a在衬底基板100上的正投影落入第四子像素SP4的阳极701(7014)在衬底基板100上的正投影内。第二子像素SP2的像素驱动电路的第二晶体管T2的第二沟道区201b在衬底基板100上的正投影落入第二子像素SP2的阳极701(7012)在衬底基板100上的正投影内。第二子像素SP2的像素驱动电路的第三晶体管T3的第三沟道区201c在衬底基板100上的正投影落入第四子像素SP4的阳极701(7014)在衬底基板100上的正投影内。
这样一来，通过第四子像素SP4的阳极701(7014)即可实现对第二子像素SP2的第一晶体管T1的第一沟道区201a以及对第二子像素SP2的第三晶体管T3的第三沟道区201c的遮光，通过第二子像素SP2自身的阳极701(7012)实现其中的第二晶体管T2的第二沟道区201b的遮光。
在一些具体实施例中，可以通过以下方式实现阳极701对第三子像素SP3中的各个晶体管的沟道区的遮光：
对于同一个像素单元PX而言，第三子像素SP3的像素驱动电路的第一晶体管T1的第一沟道区201a在衬底基板100上的正投影落入第四子像素SP4的阳极701(7014)在衬底基板100上的正投影内。第三子像素SP3的像素驱动电路的第二晶体管T2的第二沟道区201b在衬底基板100上的正投影落入第三子像素SP3的阳极701(7013)在衬底基板100上的正投影内。第三子像素SP3的像素驱动电路的第三晶体管T3的第三沟道区201c在衬底基板100上的正投影落入第四子像素SP4的阳极701(7014)在衬底基板100上的正投影内。
这样一来，通过第四子像素SP4的阳极701(7014)即可实现对第三子像素SP3的第一晶体管T1的第一沟道区201a以及对第三子像素SP3的第三晶体管T3的第三沟道区201c的遮光，通过第三子像素SP3自身的阳极701(7013)实现其中的第二晶体管T2的第二沟道区201b的遮光。
在一些具体实施例中，可以通过以下方式实现阳极701对第四子像素SP4中的各个晶体管的沟道区的遮光：
对于同一个像素单元PX而言，第四子像素SP4的像素驱动电路的第一晶体管T1的第一沟道区201a在衬底基板100上的正投影落入第四子像素SP4的阳极701(7014)在衬底基板100上的正投影内。第四子像素SP4的像素驱动电路的第二晶体管T2的第二沟道区201b在衬底基板100上的正投影落入第二子像素SP2的阳极701(7012)在衬底基板100上的正投影内。第四子像素SP4的像素驱动电路的第三晶体管T3的第三沟道区201c在衬底基板100上的正投影落入第四子像素SP4的阳极701(7014)在衬底基板100上的正投影内。
这样一来，通过第四子像素SP4自身的阳极701(7014)即可实现对其中的第一晶体管T1的第一沟道区201a以及第三晶体管T3的第三沟道区201c的遮光，通过第二子像素SP2的阳极701(7012)实现对第四子像素SP4的第二晶体管T2的第二沟道区201b的遮光。
参照图18，在一些具体实施例中，对于至少一个像素单元PX，当该像素单元PX可以包括两行子像素，其中，第一子像素SP1位于左下角，第二子像素SP2位于右下角，第三子像素SP3位于右上角，第四子像素SP4位于左上角时，可以通过以下方式实现阳极701对各个沟道区的遮光：
在一些具体实施例中，对于同一个像素单元PX而言，第一子像素SP1的像素驱动电路的第一晶体管T1的第一沟道区201a在衬底基板100上的正投影落入 第一子像素SP1的阳极701(7011)在衬底基板100上的正投影内。第一子像素SP1的像素驱动电路的第二晶体管T2的第二沟道区201b在衬底基板100上的正投影落入第四子像素SP4的阳极701(7014)在衬底基板100上的正投影内。第一子像素SP1的像素驱动电路的第三晶体管T3的第三沟道区201c在衬底基板100上的正投影落入第一子像素SP1的阳极701(7011)在衬底基板100上的正投影内。
这样一来，通过第一子像素SP1自身的阳极701(7011)即可实现对其第一晶体管T1的第一沟道区201a以及第三晶体管T3的第三沟道区201c的遮光，通过第四子像素SP4的阳极701(7014)实现对第一子像素SP1的第二晶体管T2的第二沟道区201b的遮光。
对于同一个像素单元PX而言，第二子像素SP2的像素驱动电路的第一晶体管T1的第一沟道区201a在衬底基板100上的正投影落入第二子像素SP2的阳极701(7012)在衬底基板100上的正投影内。第二子像素SP2的像素驱动电路的第二晶体管T2的第二沟道区201b在衬底基板100上的正投影落入第三子像素SP3的阳极701(7013)在衬底基板100上的正投影内。第二子像素SP2的像素驱动电路的第三晶体管T3的第三沟道区201c在衬底基板100上的正投影落入第二子像素SP2的阳极701(7012)在衬底基板100上的正投影内。
这样一来，通过第二子像素SP2自身的阳极701(7012)即可实现对其第一晶体管T1的第一沟道区201a以及第三晶体管T3的第三沟道区201c的遮光，通过第三子像素SP3的阳极701(7013)实现对第二子像素SP2的第二晶体管T2的第二沟道区201b的遮光。
对于同一个像素单元PX而言，第三子像素SP3的像素驱动电路的第一晶体管T1的第一沟道区201a在衬底基板100上的正投影落入第二子像素SP2的阳极701(7012)在衬底基板100上的正投影内。第三子像素SP3的像素驱动电路的第二晶体管T2的第二沟道区201b在衬底基板100上的正投影落入第三子像素SP3的阳极701(7013)在衬底基板100上的正投影内。第三子像素SP3的像素驱动电路的第三晶体管T3的第三沟道区201c在衬底基板100上的正投影落入第二子像素SP2的阳极701(7012)在衬底基板100上的正投影内。
这样一来，通过第二子像素SP2的阳极701(7012)即可实现对第三子像素SP3的第一沟道区201a以及对第三子像素SP3的第三晶体管T3的第三沟道区 201c的遮光，通过第二子像素SP2自身的阳极701(7012)实现对其第二晶体管T2的第二沟道区201b的遮光。
对于同一个像素单元PX而言，第四子像素SP4的像素驱动电路的第一晶体管T1的第一沟道区201a在衬底基板100上的正投影落入第一子像素SP1的阳极701(7011)在衬底基板100上的正投影内。第四子像素SP4的像素驱动电路的第二晶体管T2的第二沟道区201b在衬底基板100上的正投影落入第四子像素SP4的阳极701(7014)在衬底基板100上的正投影内。第四子像素SP4的像素驱动电路的第三晶体管T3的第三沟道区201c在衬底基板100上的正投影落入第一子像素SP1的阳极701(7011)在衬底基板100上的正投影内。
这样一来，通过第一子像素SP1的阳极701(7011)即可实现对第四子像素SP4的第一晶体管T1的第一沟道区201a以及对第四子像素SP4的第三晶体管T3的第三沟道区201c的遮光，通过第四子像素SP4自身的阳极701(7014)实现对其第二晶体管T2的第二沟道区201b的遮光。
应该理解，显示基板还可以包括位于衬底基板100、第一导电膜层10、半导体膜层20、第二导电膜层30、第三导电膜层40和第四导电膜层50中任意相邻的两者之间的多个绝缘膜层，在下文中，将结合截面图描述这些绝缘膜层。在绝缘膜层中，可以形成暴露第一导电膜层10、半导体膜层20、第二导电膜层30、第三导电膜层40中的一个膜层的至少一部分的过孔或凹槽，以便实现位于不同膜层之间的部件的电连接。
结合参照图5至图16，显示基板可以包括设置在第一导电膜层10远离衬底基板100一侧的缓冲层12，设置在半导体膜层20远离衬底基板100一侧的栅绝缘膜层22，设置在第二导电膜层30远离衬底基板100一侧的第一绝缘膜层(例如层间介电层)32，设置在第三导电膜层40远离衬底基板100一侧的第二绝缘膜层42，设置在第一电极层ANL远离衬底基板100一侧的像素界定层702。
需要说明的是，上述各个绝缘膜层可以包括单层结构或多个绝缘膜层构成的叠层结构。例如，第二绝缘膜层42可以包括两个钝化层，或者一个钝化层和一个平坦化层。
例如，像素界定层702可以包括第一开口SPA1、第二开口SPA2、第三开口SPA3和第四开口SPA4。显示基板还可以包括：设置在像素界定层702远离衬底基板100一侧以及设置在第一开口SPA1、第二开口SPA2、第三开口SPA3 和第四开口SPA4中的发光材料层EL；以及设置在发光材料层EL远离衬底基板100一侧的第二电极层。例如，第二电极层可以包括发光元件的阴极802。例如，第二电极层可以包括透光导电材料，从而允许由发光元件的阳极反射的光线通过。
图20是根据本公开的一些实施例的像素界定层和黑矩阵的平面示意图，参照图20，在一些具体实施例中，显示基板还包括设置于像素界定层702远离衬底基板100一侧的黑矩阵BM。在至少两个相邻的开口之间的区域中，像素界定层702在第一方向X上的宽度W21大于黑矩阵BM在第一方向X上的宽度W22，和/或，像素界定层702在第二方向Y上的高度H21大于黑矩阵BM在第二方向Y上的高度H22。
在本公开实施例中，在两个相邻的开口之间的区域中，在第一方向X上，像素界定层702具有相对设置的两个第五边界和第六边界，在第二方向Y上，像素界定层702具有相对设置的两个第七边界和第八边界，像素界定层702在第二方向X上的高度可以是指第七边界和第八边界之间的距离。通过上述方式，可以在使黑矩阵BM能够起到正常遮光作用的同时，使得子像素的开口率最大化，从而提高显示效果。
结合参照图5至图16，显示基板还可以包括第一过孔VH1、第二过孔VH2、第三过孔VH3、第四过孔VH4、第五过孔VH5、第六过孔VH6、第七过孔VH7、第八过孔VH8、第九过孔VH9、第十过孔VH10、第十一过孔VH11、第十二过孔VH12和第十三过孔VH13。
需要说明的是，在本文中，表述“过孔”应该理解为用于电连接位于至少两个不同的导电膜层中的部件的结构，例如，在绝缘膜层中的过孔暴露该绝缘膜层下方的导电膜层中的部件的至少一部分，在该绝缘膜层的上方形成导电膜层时，会在该绝缘膜层中的过孔中形成导电结构(例如导电插塞)，该绝缘膜层中的过孔(包括导电插塞)可以将位于绝缘膜层上方的导电膜层中的部件与位于该绝缘膜层下方的导电膜层中的部件电连接在一起。另外，表述“过孔”的形式可以包括各种形式，包括但不局限于，通孔、凹槽、开口等。
例如，第一过孔VH1暴露第三晶体管T3的第三源极区203c的至少一部分。第一电压线VDDL具有第一突出部，第一电压线VDDL的第一突出部、第一过孔VH1和第三源极区203c在衬底基板100上的正投影彼此至少部分重叠。这样，第一电压线VDDL通过第一过孔VH1与第三晶体管T3的第一电极(例如源极) 电连接。通过这样的方式，可以将第一电压信号VDD提供给至少一个子像素的第三晶体管T3的第一电极(例如源极)。
例如，在至少一个像素单元组中，第一像素单元PX1的第一子像素SP1的像素驱动电路的第三有源层20c通过第一过孔VH1与第一电压线VDDL电连接，第二像素单元PX2的第二子像素SP2的像素驱动电路的第三有源层20c通过第一过孔VH1与第一电压线VDDL电连接。
第二过孔VH2暴露第一导电部101的至少一部分。第一电压线VDDL具有第二突出部，第一电压线VDDL的第二突出部、第二过孔VH2和第一导电部101在衬底基板100上的正投影彼此至少部分重叠。这样，第一电压线VDDL通过第二过孔VH2与第一导电部101的一端电连接。
多个第三过孔VH3分别暴露第一导电部101的至少一部分。多个第一导电连接部401的一端分别通过多个第三过孔VH3与第一导电部101电连接。多个第四过孔VH4分别暴露多个子像素的第三晶体管T3的第三源极区203c的至少一部分。多个第一导电连接部401的另一端分别通过多个第四过孔VH4与多个子像素的第三晶体管T3的第一电极(例如源极)电连接。通过这样的方式，可以将第一电压信号VDD提供给至少另一些子像素的第三晶体管T3的第一电极(例如源极)。
在本公开的实施例中，在一个像素单元组中，第一像素单元PX1的第四子像素SP4、第三子像素SP3和第二子像素SP2的像素驱动电路所在的区域中需要设置第一导电连接部401，这样，第一像素单元PX1的第四子像素SP4、第三子像素SP3和第二子像素SP2的像素驱动电路所在的区域中，第一子栅线GL11与第二子栅线GL12之间的空间有限；同样地，第二像素单元PX2的第一子像素SP1、第四子像素SP4和第三子像素SP3的像素驱动电路所在的区域中需要设置第一导电连接部401，这样，第二像素单元PX2的第一子像素SP1、第四子像素SP4和第三子像素SP3的像素驱动电路所在的区域中，第一子栅线GL11与第二子栅线GL12之间的空间有限。在本公开的实施例中，在一个像素单元组中，第一像素单元PX1的第一子像素SP1的像素驱动电路所在的区域中不需要设置第一导电连接部401，第二像素单元PX2的第二子像素SP2的像素驱动电路所在的区域中不需要设置第一导电连接部401，这样，第一像素单元PX1的第一子像素SP1和第二像素单元PX2的第二子像素SP2的像素驱动电路所在的区域中， 第一子栅线GL11与第二子栅线GL12之间的空间较大，有利于分别布置连接线GL13和GL14。
多个第五过孔VH5分别暴露多个子像素的第一晶体管T1的第一源极区203a的至少一部分。数据信号线DL、第五过孔VH5和第一源极区203a在衬底基板100上的正投影彼此至少部分重叠。这样，各个子像素的数据信号线DL分别通过第五过孔VH5与各自的第一晶体管T1的第一电极(例如源极)电连接。通过这样的方式，可以将数据信号提供给各个子像素的第一晶体管T1的第一电极(例如源极)。
在第一像素单元PX1的第一子像素SP1中，第二过孔VH2在衬底基板100上的正投影和第五过孔VH5在衬底基板100上的正投影在第一方向X上间隔第一间隔距离WD1。在第一像素单元PX1的第二子像素SP2、第三子像素SP3和第四子像素SP4中的每一个中，第三过孔VH3在衬底基板100上的正投影和第五过孔VH5在衬底基板100上的正投影在第一方向X上间隔第二间隔距离WD2。第一间隔距离WD1大于第二间隔距离WD2。
在第二像素单元PX2的第二子像素SP2中，第二过孔VH2在衬底基板100上的正投影和第五过孔VH5在衬底基板100上的正投影在第一方向X上间隔第三间隔距离WD3。在第二像素单元PX2的第一子像素SP1、第三子像素SP3和第四子像素SP4中的每一个中，第三过孔VH3在衬底基板100上的正投影和第五过孔VH5在衬底基板100上的正投影在第一方向X上间隔第四间隔距离WD4。第三间隔距离WD3大于第四间隔距离WD4。
第六过孔VH6暴露第三晶体管T3的第三栅极G3的至少一部分以及暴露第一晶体管T1的第一漏极区205a的至少一部分。第四导电连接部404的一部分、第六过孔VH6的一部分和第三栅极G3的一部分在衬底基板100上的正投影彼此至少部分重叠。第四导电连接部404的另一部分、第六过孔VH6的另一部分和第一晶体管T1的第一漏极区205a的一部分在衬底基板100上的正投影彼此至少部分重叠。这样，第三晶体管T3的第三栅极G3可以通过第六过孔VH6与第一晶体管T1的第二电极(例如漏极)电连接。
第二导电连接部402自感测信号线SL在第一方向X上朝向相反的两侧延伸，即，第二导电连接部402和感测信号线SL形成为连续延伸的整体结构。第二导电部102沿第一方向X延伸。第三导电连接部403和第二导电连接部402在第 一方向X上间隔布置。第三导电连接部402通过第七过孔VH7与第二导电部102电连接，第二导电部102通过第八过孔VH8与第二导电连接部402电连接。第七过孔VH7还暴露第二晶体管T2的第二源极区203b的至少一部分。通过这样的方式，可以将感测信号线SL与一个像素单元的各个子像素的第二晶体管T2的第一电极(例如源极)电连接。这样，可以将感测信号提供给一个像素单元的各个子像素的第二晶体管T2的第一电极(例如源极)。
第九过孔VH9暴露第二晶体管T2的第二漏极区205b的至少一部分，第十过孔VH10暴露第三晶体管T3的第三漏极区205c的至少一部分。第三电容部405在衬底基板100上的正投影与第九过孔VH9和第十过孔VH10中的每一个在衬底基板100上的正投影至少部分重叠。这样，第三电容部405、第二晶体管T2的第二电极(例如漏极)和第三晶体管T3的第二电极(例如漏极)，即形成节点SN处的连接。
多个第十一过孔VH11分别暴露同一个第一辅助走线AL1的一部分。第一电压线VDDL通过多个第十一过孔VH11与下方的第一辅助走线AL1电连接。通过这样的并联走线方式，可以降低用于传输第一电压信号的信号线上的IR drop(即电阻导致的电压下降)。
多个第十二过孔VH12分别暴露同一个第二辅助走线AL2的一部分。感测信号线SL通过多个第十二过孔VH12与下方的第二辅助走线AL2电连接。通过这样的并联走线方式，可以降低用于传输感测信号的信号线上的IR drop(即电阻导致的电压下降)。
多个第十三过孔VH13分别暴露同一个第三辅助走线AL3的一部分。辅助阴极线AVL通过多个第十三过孔VH13与下方的第三辅助走线AL3电连接。通过这样的并联走线方式，可以降低用于传输第二电压信号的信号线上的IR drop(即电阻导致的电压下降)。
第一导电部101在衬底基板100上的正投影与第一子栅线GL11在衬底基板100上的正投影在第二方向Y上间隔设置。第一导电部101在衬底基板100上的正投影与第二子栅线GL12在衬底基板100上的正投影在第二方向Y上间隔设置。
在本公开的实施例中，第一导电部101沿第一方向X延伸，用于将第一电压信号传输给除直接连接第一电压线VDDL的其他几个子像素的第三晶体管T3，即第一导电部101用于传输第一电压信号VDD。第一子栅线GL11和第二子栅 线GL12也均沿第一方向X延伸。第一子栅线GL11和第二子栅线GL12中的每一个与第一导电部101均不重叠，可以避免第一导电部101上传输的第一电压信号VDD给第一子栅线GL11和第二子栅线GL12上传输的第一扫描信号造成影响，从而有利于保持第一晶体管T1的性能稳定。另外，第二子栅线GL12位于第二导电膜层30中，第二子栅线GL12在第二方向Y上布置的主要是位于第三导电膜层40中的部件，即，在第二子栅线GL12附近的位置没有布置位于第二导电膜层30中的部件，所以，在第二子栅线GL12附近的位置，可以将位于不同导电膜层中的导电走线之间的间距设计得较小，从而可以充分利用像素驱动电路的空间。
在本公开的实施例中，第二栅线GL2在衬底基板100上的正投影分别在第一位置PP1、第二位置PP2、第三位置PP3和第四位置PP4与第一电压线VDDL在衬底基板100上的正投影、数据信号线DL在衬底基板100上的正投影、感测信号线SL在衬底基板100上的正投影和辅助阴极线AVL在衬底基板100上的正投影部分重叠。
图21和图22是根据本公开的一些实施例的阳极连接孔的平面示意图，结合参照图21和图22，在一些具体实施例中，至少一个子像素的阳极701通过各自的阳极连接孔VH20与该子像素的像素驱动电路电连接。对于至少一个像素单元组而言，第一子像素SP1的阳极连接孔VH20的中心的第一连接线L21平行于第一方向X，和/或，第二子像素SP2的阳极连接孔VH20的中心的第二连接线L22平行于第一方向X。和/或，第三子像素SP3的阳极连接孔VH20的中心的第三连接线L23平行于第一方向X。对于至少一个像素单元PX组而言，第四子像素SP4的阳极连接孔VH20的中心的第四连接线L24平行于第一方向X。第一连接线L21、第二连接线L22和第三连接线L23中的每一个与第四连接线L24在第二方向Y上间隔布置。
在一些具体实施例中，第一连接线L21、第二连接线L22和第三连接线L23中的任意两者彼此基本重合。
例如，参照图21，对于至少一个像素单元PX，当使第一子像素SP1、第二子像素SP2和第三子像素SP3位于第一行，使第四子像素SP4位于第二行时，可以使第一连接线L21、第二连接线L22和第三连接线L23中的任意两者彼此基 本重合，从而使得第一子像素SP1、第二子像素SP2和第三子像素SP3的阳极连接孔VH20基本位于同一水平线上。
在一些具体实施例中，第一连接线L21和第三连接线L23彼此基本重合，第四连接线L24和第二连接线L22在第二方向Y上位于第一连接线L21的两侧。
例如，参照图22，对于至少一个像素单元PX，当使第一子像素SP1位于左下角，第二子像素SP2位于右下角，第三子像素SP3位于右上角，第四子像素SP4位于左上角时，可以使第一连接线L21和第三连接线L23彼此基本重合，第四连接线L24和第二连接线L22在第二方向Y上位于第一连接线L21的两侧，例如，使第四连接线L24位于第一连接线L21的上侧，使第二连接线L22位于第一连接线L21的下侧。
可选地，本公开的实施例还提供一种显示装置，该显示装置可以包括上述显示基板。显示装置可以包括但不限于：电子纸、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。应该理解，该显示装置具有与前述实施例提供的显示基板相同的有益效果。
虽然本公开总体构思的一些实施例已被图示和说明，本领域普通技术人员将理解，在不背离本总体发明构思的原则和精神的情况下，可对这些实施例做出改变，本公开的范围以权利要求和它们的等同物限定。

Claims (24)

  1. 一种显示基板，其特征在于，所述显示基板包括：
    衬底基板；
    设置于所述衬底基板上的多个像素单元，所述多个像素单元沿第一方向和第二方向阵列排布以形成多行像素单元和多列像素单元，所述像素单元包括多个子像素，所述子像素包括发光元件和用于驱动所述发光元件的像素驱动电路，所述多个子像素包括第一子像素、第二子像素、第三子像素和第四子像素；
    设置于所述衬底基板上的像素界定层，所述像素界定层包括多个第一开口、多个第二开口、多个第三开口和多个第四开口，
    其中，所述第四子像素为白色子像素，所述第一子像素、所述第二子像素、所述第三子像素和所述第四子像素中的任意两者显示不同的颜色；
    在至少一个像素单元内，所述第一子像素、所述第二子像素和所述第三子像素中的至少一个与所述第四子像素位于不同的行；
    所述第一子像素包括第一开口，所述第二子像素包括第二开口，所述第三子像素包括第三开口，所述第四子像素包括第四开口，在至少一个像素单元内，所述第一子像素的第一开口、所述第二子像素的第二开口和所述第三子像素的第三开口中每一个在所述衬底基板上的正投影的面积小于所述第四子像素的第四开口在所述衬底基板上的正投影的面积。
  2. 根据权利要求1所述的显示基板，其中，对于位于同一行的至少两个像素单元而言，所述至少两个像素单元的第一子像素的第一开口的中心的第一连线平行于第一方向，和/或，所述至少两个像素单元的第二子像素的第二开口的中心的第二连线平行于第一方向；和/或，所述至少两个像素单元的第三子像素的第三开口的中心的第三连线平行于第一方向；
    对于位于同一行的至少两个像素单元而言，所述至少两个像素单元的第四子像素的第四开口的中心的第四连线平行于第一方向；以及
    所述第一连线、所述第二连线和所述第三连线中的至少一个与所述第四连线在第二方向上间隔布置。
  3. 根据权利要求2所述的显示基板，其中，所述第一连线、所述第二连线 和所述第三连线中的每一个与所述第四连线在第二方向上间隔布置。
  4. 根据权利要求3所述的显示基板，其中，所述第一连线与所述第四连线在第二方向上间隔第一距离，所述第二连线与所述第四连线在第二方向上间隔第二距离，所述第三连线与所述第四连线在第二方向上间隔第三距离；
    所述第一距离、所述第二距离和所述第三距离中任意两者之比在0.8～1.2之间。
  5. 根据权利要求1至4中任一项所述的显示基板，其中，对于至少一行像素单元而言，第一子像素、第二子像素和第三子像素位于同一行，形成第一行子像素；多个第四子像素位于同一行，形成第二行子像素；所述第一行子像素和所述第二行子像素在第二方向上相邻。
  6. 根据权利要求1至5中任一项所述的显示基板，其中，所述第一开口在所述衬底基板上的正投影具有沿第一方向的第一宽度和沿第二方向的第一高度，所述第一高度和所述第一宽度中的较大者与所述第一高度和所述第一宽度中的较小者之比大于1.5；和/或，
    所述第二开口在所述衬底基板上的正投影具有沿第一方向的第二宽度和沿第二方向的第二高度，所述第二高度和所述第二宽度中的较大者与所述第二高度和所述第二宽度中的较小者之比大于1.5；和/或，
    所述第三开口在所述衬底基板上的正投影具有沿第一方向的第三宽度和沿第二方向的第三高度，所述第三高度和所述第三宽度中的较大者与所述第三高度和所述第三宽度中的较小者之比大于1.5；和/或，
    所述第四开口在所述衬底基板上的正投影具有沿第一方向的第四宽度和沿第二方向的第四高度，所述第四高度和所述第四宽度中的较大者与所述第四高度和所述第四宽度中的较小者之比大于1.5。
  7. 根据权利要求6所述的显示基板，其中，所述第四开口的第四宽度大于所述第四开口的第四高度；
    所述第一开口的第一宽度小于所述第一开口的第一高度，所述第二开口的第 二宽度小于所述第二开口的第二高度，所述第三开口的第三宽度小于所述第三开口的第三高度。
  8. 根据权利要求1至7中任一项所述的显示基板，其中，对于同一个像素单元而言，所述第一开口、所述第二开口和所述第三开口中每一个在所述衬底基板上的正投影与所述第四开口在所述衬底基板上的正投影沿第二方向至少部分重叠。
  9. 根据权利要求3所述的显示基板，其中，所述第一连线与所述第四连线在第二方向上间隔第一距离，所述第二连线与所述第四连线在第二方向上间隔第二距离，所述第三连线与所述第四连线在第二方向上间隔第三距离；以及
    所述第二距离和所述第三距离中的一个与所述第一距离之比在0.8～1.2之间，所述第二距离和所述第三距离中的另一个与所述第一距离之比大于2。
  10. 根据权利要求1至3以及权利要求9中任一项所述的显示基板，其中，对于至少一行像素单元而言，第一子像素、第二子像素和第三子像素中的一个和第四子像素位于同一行，形成第一行子像素；第一子像素、第二子像素和第三子像素中的另两个位于同一行，形成第二行子像素；所述第一行子像素和所述第二行子像素在第二方向上相邻。
  11. 根据权利要求1至3以及权利要求9至10中任一项所述的显示基板，其中，所述第一开口在所述衬底基板上的正投影具有沿第一方向的第一宽度和沿第二方向的第一高度，所述第一高度和所述第一宽度中的较大者与所述第一高度和所述第一宽度中的较小者之比大于1且小于1.5；和/或，
    所述第二开口在所述衬底基板上的正投影具有沿第一方向的第二宽度和沿第二方向的第二高度，所述第二高度和所述第二宽度中的较大者与所述第二高度和所述第二宽度中的较小者之比大于1且小于1.5；和/或，
    所述第三开口在所述衬底基板上的正投影具有沿第一方向的第三宽度和沿第二方向的第三高度，所述第三高度和所述第三宽度中的较大者与所述第三高度和所述第三宽度中的较小者之比大于1且小于1.5；和/或，
    所述第四开口在所述衬底基板上的正投影具有沿第一方向的第四宽度和沿第二方向的第四高度，所述第四高度和所述第四宽度中的较大者与所述第四高度和所述第四宽度中的较小者之比大于1且小于1.5。
  12. 根据权利要求1至3以及权利要求9至11中任一项所述的显示基板，其中，对于至少一行像素单元而言，第一子像素、第二子像素和第三子像素中的一个和第四子像素位于同一列，形成第一列子像素；第一子像素、第二子像素和第三子像素中的另两个位于同一列，形成第二列子像素；所述第一列子像素和所述第二列子像素在第一方向上交替排列。
  13. 根据权利要求1所述的显示基板，其中，所述显示基板包括：
    设置于所述衬底基板的第一导电膜层；
    设置于所述第一导电膜层远离衬底基板一侧的半导体膜层；
    设置于所述半导体膜层远离衬底基板一侧的第二导电膜层；
    设置于所述第二导电膜层远离衬底基板一侧的第三导电膜层；以及
    位于所述第三导电膜层远离所述衬底基板一侧的第一电极层，
    其中，所述显示基板包括位于所述第一电极层中的多个阳极；
    一行像素单元包括多个像素单元组，每一个像素单元组包括在第一方向上相邻的第一像素单元和第二像素单元，对于至少一个像素单元组而言，多个子像素的像素驱动电路沿第一方向并排布置，多个子像素的发光元件的阳极沿第二方向布置成两行。
  14. 根据权利要求13所述的显示基板，其中，对于同一子像素而言，该子像素的像素驱动电路在所述衬底基板上的正投影与该子像素的发光元件的阳极在所述衬底基板上的正投影具有如下关系：
    该子像素的像素驱动电路在所述衬底基板上的正投影在第二方向上超出该子像素的发光元件的阳极在所述衬底基板上的正投影；和/或，
    该子像素的发光元件的阳极在所述衬底基板上的正投影在第一方向上超出该子像素的像素驱动电路在所述衬底基板上的正投影。
  15. 根据权利要求13或14所述的显示基板，其中，所述像素驱动电路包括第一晶体管、第二晶体管和第三晶体管，所述第一晶体管包括位于所述半导体膜层中的第一沟道区，所述第二晶体管包括位于所述半导体膜层中的第二沟道区，所述第三晶体管包括位于所述半导体膜层中的第三沟道区；
    所述第一沟道区、所述第二沟道区和所述第三沟道区中每一个在所述衬底基板上的正投影均落入所述多个阳极在所述衬底基板上的正投影内。
  16. 根据权利要求15所述的显示基板，其中，对于同一个像素单元而言，所述第一子像素、所述第二子像素、所述第三子像素和所述第四子像素中每一个的像素驱动电路的第一晶体管的第一沟道区在所述衬底基板上的正投影均落入所述第四子像素的阳极在所述衬底基板上的正投影内。
  17. 根据权利要求15或16所述的显示基板，其中，对于同一个像素单元而言，所述第一子像素、所述第二子像素、所述第三子像素和所述第四子像素中每一个的像素驱动电路的第三晶体管的第三沟道区在所述衬底基板上的正投影均落入所述第四子像素的阳极在所述衬底基板上的正投影内。
  18. 根据权利要求15所述的显示基板，其中，对于同一个像素单元而言，所述第一子像素的像素驱动电路的第一晶体管的第一沟道区在所述衬底基板上的正投影落入所述第四子像素的阳极在所述衬底基板上的正投影内；所述第一子像素的像素驱动电路的第二晶体管的第二沟道区在所述衬底基板上的正投影落入所述第一子像素的阳极在所述衬底基板上的正投影内；所述第一子像素的像素驱动电路的第三晶体管的第三沟道区在所述衬底基板上的正投影落入所述第四子像素的阳极在所述衬底基板上的正投影内；和/或，
    对于同一个像素单元而言，所述第二子像素的像素驱动电路的第一晶体管的第一沟道区在所述衬底基板上的正投影落入所述第四子像素的阳极在所述衬底基板上的正投影内；所述第二子像素的像素驱动电路的第二晶体管的第二沟道区在所述衬底基板上的正投影落入所述第二子像素的阳极在所述衬底基板上的正投影内；所述第二子像素的像素驱动电路的第三晶体管的第三沟道区在所述衬底基板上的正投影落入所述第四子像素的阳极在所述衬底基板上的正投影内；和/ 或，
    对于同一个像素单元而言，所述第三子像素的像素驱动电路的第一晶体管的第一沟道区在所述衬底基板上的正投影落入所述第四子像素的阳极在所述衬底基板上的正投影内；所述第三子像素的像素驱动电路的第二晶体管的第二沟道区在所述衬底基板上的正投影落入所述第三子像素的阳极在所述衬底基板上的正投影内；所述第三子像素的像素驱动电路的第三晶体管的第三沟道区在所述衬底基板上的正投影落入所述第四子像素的阳极在所述衬底基板上的正投影内；和/或，
    对于同一个像素单元而言，所述第四子像素的像素驱动电路的第一晶体管的第一沟道区在所述衬底基板上的正投影落入所述第四子像素的阳极在所述衬底基板上的正投影内；所述第四子像素的像素驱动电路的第二晶体管的第二沟道区在所述衬底基板上的正投影落入所述第二子像素的阳极在所述衬底基板上的正投影内；所述第四子像素的像素驱动电路的第三晶体管的第三沟道区在所述衬底基板上的正投影落入所述第四子像素的阳极在所述衬底基板上的正投影内。
  19. 根据权利要求15所述的显示基板，其中，对于同一个像素单元而言，所述第一子像素的像素驱动电路的第一晶体管的第一沟道区在所述衬底基板上的正投影落入所述第一子像素的阳极在所述衬底基板上的正投影内；所述第一子像素的像素驱动电路的第二晶体管的第二沟道区在所述衬底基板上的正投影落入所述第四子像素的阳极在所述衬底基板上的正投影内；所述第一子像素的像素驱动电路的第三晶体管的第三沟道区在所述衬底基板上的正投影落入所述第一子像素的阳极在所述衬底基板上的正投影内；和/或，
    对于同一个像素单元而言，所述第二子像素的像素驱动电路的第一晶体管的第一沟道区在所述衬底基板上的正投影落入所述第二子像素的阳极在所述衬底基板上的正投影内；所述第二子像素的像素驱动电路的第二晶体管的第二沟道区在所述衬底基板上的正投影落入所述第三子像素的阳极在所述衬底基板上的正投影内；所述第二子像素的像素驱动电路的第三晶体管的第三沟道区在所述衬底基板上的正投影落入所述第二子像素的阳极在所述衬底基板上的正投影内；和/或，
    对于同一个像素单元而言，所述第三子像素的像素驱动电路的第一晶体管的 第一沟道区在所述衬底基板上的正投影落入所述第二子像素的阳极在所述衬底基板上的正投影内；所述第三子像素的像素驱动电路的第二晶体管的第二沟道区在所述衬底基板上的正投影落入所述第三子像素的阳极在所述衬底基板上的正投影内；所述第三子像素的像素驱动电路的第三晶体管的第三沟道区在所述衬底基板上的正投影落入所述第二子像素的阳极在所述衬底基板上的正投影内；和/或，
    对于同一个像素单元而言，所述第四子像素的像素驱动电路的第一晶体管的第一沟道区在所述衬底基板上的正投影落入所述第一子像素的阳极在所述衬底基板上的正投影内；所述第四子像素的像素驱动电路的第二晶体管的第二沟道区在所述衬底基板上的正投影落入所述第四子像素的阳极在所述衬底基板上的正投影内；所述第四子像素的像素驱动电路的第三晶体管的第三沟道区在所述衬底基板上的正投影落入所述第一子像素的阳极在所述衬底基板上的正投影内。
  20. 根据权利要求1至19中任一项所述的显示基板，其中，所述显示基板还包括设置于所述像素界定层远离所述衬底基板一侧的黑矩阵；以及
    在至少两个相邻的开口之间的区域中，所述像素界定层在第一方向上的宽度大于所述黑矩阵在第一方向上的宽度，和/或，所述像素界定层在第二方向上的高度大于所述黑矩阵在第二方向上的高度。
  21. 据权利要求1所述的显示基板，其中，至少一个子像素的阳极通过各自的阳极连接孔与该子像素的像素驱动电路电连接；
    对于至少一个像素单元组而言，所述第一子像素的阳极连接孔的中心的第一连接线平行于第一方向，和/或，所述第二子像素的阳极连接孔的中心的第二连接线平行于第一方向；和/或，所述第三子像素的阳极连接孔的中心的第三连接线平行于第一方向；
    对于至少一个像素单元组而言，所述第四子像素的阳极连接孔的中心的第四连接线平行于第一方向；以及
    所述第一连接线、所述第二连接线和所述第三连接线中的每一个与所述第四连接线在第二方向上间隔布置。
  22. 据权利要求21所述的显示基板，其中，所述第一连接线、所述第二连接线和所述第三连接线中的任意两者彼此基本重合。
  23. 据权利要求21所述的显示基板，其中，所述第一连接线和所述第三连接线彼此基本重合；以及
    所述第四连接线和所述第二连接线在第二方向上位于所述第一连接线的两侧。
  24. 一种显示装置，其特征在于，所述显示装置包括根据权利要求1至23中任一项所述的显示基板。
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